JPH10173157A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10173157A JPH10173157A JP8327075A JP32707596A JPH10173157A JP H10173157 A JPH10173157 A JP H10173157A JP 8327075 A JP8327075 A JP 8327075A JP 32707596 A JP32707596 A JP 32707596A JP H10173157 A JPH10173157 A JP H10173157A
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- gate electrode
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】本発明は、ＲＩＥ時のチャージング・ダメージ
によるゲート絶縁膜の破壊を防止することを特徴とす
る。 【解決手段】Ｐ型の半導体基板２１にはＮ型の拡散層２
７が形成されている。メモリセルＭＣの制御ゲート電極
２６は第１層目のメタル配線２８に接続されており、こ
のメタル配線２８は拡散層２７に接続されている。ま
た、第１層目のメタル配線２８は、開口部３２（ビア・
ホール）を介して第２層目のメタル配線３１に接続され
ている。第２層目のメタル配線３１は行デコーダの出力
に接続されている。
によるゲート絶縁膜の破壊を防止することを特徴とす
る。 【解決手段】Ｐ型の半導体基板２１にはＮ型の拡散層２
７が形成されている。メモリセルＭＣの制御ゲート電極
２６は第１層目のメタル配線２８に接続されており、こ
のメタル配線２８は拡散層２７に接続されている。ま
た、第１層目のメタル配線２８は、開口部３２（ビア・
ホール）を介して第２層目のメタル配線３１に接続され
ている。第２層目のメタル配線３１は行デコーダの出力
に接続されている。
Description
【０００１】
【発明の属する技術分野】この発明は多層メタル配線構
造を有する半導体装置に関する。
造を有する半導体装置に関する。
【０００２】
【従来の技術】浮遊ゲート電極及び制御ゲート電極が積
層された２重ゲート構造のトランジスタ素子をメモリセ
ルとして有する不揮発性半導体記憶装置では、制御ゲー
ト電極がワード線となり、メモリセルアレイの行を選択
する。通常、多結晶シリコンによって構成されているワ
ード線の一端はメモリセルが存在していない箇所で切れ
ており、他端は行デコーダの出力に接続されている。２
層のメタル配線構造を採用した不揮発性半導体記憶装置
において、行デコーダの出力に接続される側のメモリセ
ル領域から外れた箇所では、上記ワード線に対し、コン
タクト・ホールを介して第１層のメタル配線が接続され
ており、さらにこの第１層のメタル配線に対して、ビア
（ＶＩＡ）・ホールを介して第２層のメタル配線が接続
され、この第２層のメタル配線が行デコーダの出力に接
続されている。
層された２重ゲート構造のトランジスタ素子をメモリセ
ルとして有する不揮発性半導体記憶装置では、制御ゲー
ト電極がワード線となり、メモリセルアレイの行を選択
する。通常、多結晶シリコンによって構成されているワ
ード線の一端はメモリセルが存在していない箇所で切れ
ており、他端は行デコーダの出力に接続されている。２
層のメタル配線構造を採用した不揮発性半導体記憶装置
において、行デコーダの出力に接続される側のメモリセ
ル領域から外れた箇所では、上記ワード線に対し、コン
タクト・ホールを介して第１層のメタル配線が接続され
ており、さらにこの第１層のメタル配線に対して、ビア
（ＶＩＡ）・ホールを介して第２層のメタル配線が接続
され、この第２層のメタル配線が行デコーダの出力に接
続されている。
【０００３】ところで、上記第１及び第２層のメタル配
線は、それぞれ下部に位置する層間絶縁膜に対しＲＩＥ
（反応性イオンエッチング）によって開口部を形成した
後、全面にメタルを堆積した後にパターン形成される。
線は、それぞれ下部に位置する層間絶縁膜に対しＲＩＥ
（反応性イオンエッチング）によって開口部を形成した
後、全面にメタルを堆積した後にパターン形成される。
【０００４】図１０は第１層のメタル配線を形成した後
にこのメタル配線上に層間絶縁膜を形成し、この層間絶
縁膜に対して開口部（ビア・ホール）をＲＩＥによって
形成する際の製造工程時の断面図を示している。図にお
いて、６１は第１層のメタル配線、６２はこのメタル配
線６１上に設けられた層間絶縁膜、６３はこの層間絶縁
膜６２に対しＲＩＥ工程によって形成される開口部（ビ
ア・ホール）、６４はエッチング用のマスク層である。
なお、上記第１層のメタル配線６１はメモリセルのワー
ド線として使用されており、このメタル配線６１に制御
ゲート電極が接続されたメモリセルＭＣのシンボルを合
わせて示した。
にこのメタル配線上に層間絶縁膜を形成し、この層間絶
縁膜に対して開口部（ビア・ホール）をＲＩＥによって
形成する際の製造工程時の断面図を示している。図にお
いて、６１は第１層のメタル配線、６２はこのメタル配
線６１上に設けられた層間絶縁膜、６３はこの層間絶縁
膜６２に対しＲＩＥ工程によって形成される開口部（ビ
ア・ホール）、６４はエッチング用のマスク層である。
なお、上記第１層のメタル配線６１はメモリセルのワー
ド線として使用されており、このメタル配線６１に制御
ゲート電極が接続されたメモリセルＭＣのシンボルを合
わせて示した。
【０００５】上記ＲＩＥ工程において上記層間絶縁膜６
２をエッチングして開口部６３を形成する際に、プラズ
マの揺らぎにより、第１層のメタル配線６１が帯電す
る。この第１層のメタル配線６１はメモリセルＭＣの制
御ゲート電極に接続されているので、メモリセルの制御
ゲート電極には高電圧が印加されることになる。
２をエッチングして開口部６３を形成する際に、プラズ
マの揺らぎにより、第１層のメタル配線６１が帯電す
る。この第１層のメタル配線６１はメモリセルＭＣの制
御ゲート電極に接続されているので、メモリセルの制御
ゲート電極には高電圧が印加されることになる。
【０００６】上記ＲＩＥ工程の際、通常、メモリセルＭ
Ｃのバックゲート（基板）は一定電位、例えば接地電位
に固定されているので、制御ゲート電極に高電圧が印加
されることにより、制御ゲート電極と浮遊ゲート電極と
の間に存在する容量及び浮遊ゲート電極と基板との間に
存在する容量との容量分割によって、浮遊ゲート電極と
基板との間にもある程度の高電圧が印加されることにな
る。通常、制御ゲート電極と浮遊ゲート電極との間に存
在するゲート絶縁膜に比べて、浮遊ゲート電極と基板と
の間に存在するゲート絶縁膜の膜厚が薄いため、上記の
高電圧が印加されることによって、浮遊ゲート電極と基
板との間のゲート絶縁膜が破壊する恐れがある。その原
因は、上記ビア・ホール開口時のプラズマの揺らぎに伴
うチャージング・ダメージであると想像される。
Ｃのバックゲート（基板）は一定電位、例えば接地電位
に固定されているので、制御ゲート電極に高電圧が印加
されることにより、制御ゲート電極と浮遊ゲート電極と
の間に存在する容量及び浮遊ゲート電極と基板との間に
存在する容量との容量分割によって、浮遊ゲート電極と
基板との間にもある程度の高電圧が印加されることにな
る。通常、制御ゲート電極と浮遊ゲート電極との間に存
在するゲート絶縁膜に比べて、浮遊ゲート電極と基板と
の間に存在するゲート絶縁膜の膜厚が薄いため、上記の
高電圧が印加されることによって、浮遊ゲート電極と基
板との間のゲート絶縁膜が破壊する恐れがある。その原
因は、上記ビア・ホール開口時のプラズマの揺らぎに伴
うチャージング・ダメージであると想像される。
【０００７】不揮発性半導体記憶装置において、将来的
にはスケーリング則によってゲート絶縁膜はさらに薄膜
化される傾向にあり、かつエッチングの際のプラズマ密
度はさらに増す傾向にあるため、上記のような問題はよ
り顕著となる。
にはスケーリング則によってゲート絶縁膜はさらに薄膜
化される傾向にあり、かつエッチングの際のプラズマ密
度はさらに増す傾向にあるため、上記のような問題はよ
り顕著となる。
【０００８】
【発明が解決しようとする課題】上記したように、従来
では多層メタル配線相互を接続するための開口部をＲＩ
Ｅ工程によって形成する際に、ＲＩＥ工程時のチャージ
ング・ダメージにより、下層のメタル配線が帯電し、こ
の下層のメタル配線にゲート電極が接続されたトランジ
スタ素子にゲート絶縁破壊が発生するという問題があ
る。
では多層メタル配線相互を接続するための開口部をＲＩ
Ｅ工程によって形成する際に、ＲＩＥ工程時のチャージ
ング・ダメージにより、下層のメタル配線が帯電し、こ
の下層のメタル配線にゲート電極が接続されたトランジ
スタ素子にゲート絶縁破壊が発生するという問題があ
る。
【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的はＲＩＥ工程時のチャージ
ング・ダメージによるゲート絶縁膜の破壊を防止するこ
とができる半導体装置を提供することである。
されたものであり、その目的はＲＩＥ工程時のチャージ
ング・ダメージによるゲート絶縁膜の破壊を防止するこ
とができる半導体装置を提供することである。
【００１０】
【課題を解決するための手段】この発明の半導体装置
は、第１導電型の第１半導体領域と、上記第１半導体領
域内に形成された第２導電型の拡散層をソース及びドレ
イン領域とし、これらソース及びドレイン領域相互間の
チャネル領域上に絶縁膜を介してゲート電極が設けられ
たトランジスタ素子と、上記ゲート電極よりも上層の導
電体層で構成され、上記ゲート電極と電気的に接続さ
れ、かつそれぞれが開口部を介して互いに電気的に接続
された少なくとも２層の配線と、上記少なくとも２層の
配線と上記ゲート電極との間の接続経路の任意の箇所を
上記第１半導体領域に電気的に接続する接続手段とを具
備している。
は、第１導電型の第１半導体領域と、上記第１半導体領
域内に形成された第２導電型の拡散層をソース及びドレ
イン領域とし、これらソース及びドレイン領域相互間の
チャネル領域上に絶縁膜を介してゲート電極が設けられ
たトランジスタ素子と、上記ゲート電極よりも上層の導
電体層で構成され、上記ゲート電極と電気的に接続さ
れ、かつそれぞれが開口部を介して互いに電気的に接続
された少なくとも２層の配線と、上記少なくとも２層の
配線と上記ゲート電極との間の接続経路の任意の箇所を
上記第１半導体領域に電気的に接続する接続手段とを具
備している。
【００１１】この発明の半導体記憶装置は、第１導電型
の第１半導体領域と、上記第１半導体領域内に形成され
た第２導電型の拡散層をソース及びドレイン領域とし、
これらソース及びドレイン領域相互間のチャネル領域上
に絶縁膜を介してゲート電極が設けられた複数のトラン
ジスタ素子がメモリセルとして行列状に配列され、同一
行に配列されたメモリセルのゲート電極が共通に接続さ
れてワード線となるメモリセルアレイと、上記ワード線
よりも上層の導電体層で構成され、上記ワード線と電気
的に接続され、かつそれぞれが開口部を介して互いに電
気的に接続された少なくとも２層の配線と、上記少なく
とも２層の配線と上記ワード線との間の接続経路の任意
の箇所を上記第１半導体領域に電気的に接続する接続手
段とを具備している。
の第１半導体領域と、上記第１半導体領域内に形成され
た第２導電型の拡散層をソース及びドレイン領域とし、
これらソース及びドレイン領域相互間のチャネル領域上
に絶縁膜を介してゲート電極が設けられた複数のトラン
ジスタ素子がメモリセルとして行列状に配列され、同一
行に配列されたメモリセルのゲート電極が共通に接続さ
れてワード線となるメモリセルアレイと、上記ワード線
よりも上層の導電体層で構成され、上記ワード線と電気
的に接続され、かつそれぞれが開口部を介して互いに電
気的に接続された少なくとも２層の配線と、上記少なく
とも２層の配線と上記ワード線との間の接続経路の任意
の箇所を上記第１半導体領域に電気的に接続する接続手
段とを具備している。
【００１２】この発明の不揮発性半導体記憶装置は、第
１導電型の第１半導体領域と、上記第１半導体領域内に
形成された第２導電型の拡散層をソース及びドレイン領
域とし、これらソース及びドレイン領域相互間のチャネ
ル領域上に第１絶縁膜を介して浮遊ゲート電極が設けら
れ、かつこの浮遊ゲート電極上に第２絶縁膜を介して制
御ゲート電極が設けられた複数のトランジスタ素子がメ
モリセルとして行列状に配列され、同一行に配列された
メモリセルの制御ゲート電極が共通に接続されてワード
線となるメモリセルアレイと、上記ワード線よりも上層
の導電体層で構成され、上記ワード線と電気的に接続さ
れ、かつそれぞれが開口部を介して互いに電気的に接続
された少なくとも２層の配線と、上記少なくとも２層の
配線と上記ワード線との間の接続経路の任意の箇所を上
記第１半導体領域に電気的に接続する接続手段とを具備
している。
１導電型の第１半導体領域と、上記第１半導体領域内に
形成された第２導電型の拡散層をソース及びドレイン領
域とし、これらソース及びドレイン領域相互間のチャネ
ル領域上に第１絶縁膜を介して浮遊ゲート電極が設けら
れ、かつこの浮遊ゲート電極上に第２絶縁膜を介して制
御ゲート電極が設けられた複数のトランジスタ素子がメ
モリセルとして行列状に配列され、同一行に配列された
メモリセルの制御ゲート電極が共通に接続されてワード
線となるメモリセルアレイと、上記ワード線よりも上層
の導電体層で構成され、上記ワード線と電気的に接続さ
れ、かつそれぞれが開口部を介して互いに電気的に接続
された少なくとも２層の配線と、上記少なくとも２層の
配線と上記ワード線との間の接続経路の任意の箇所を上
記第１半導体領域に電気的に接続する接続手段とを具備
している。
【００１３】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１はこの発明を不揮発性
半導体記憶装置に実施した場合のメモリセルアレイ付近
の構成を示すブロック図である。メモリセルアレイ１１
中には複数のメモリセルＭＣが行列状に配列されてい
る。これら各メモリセルＭＣはそれぞれ、浮遊ゲート電
極及び制御ゲート電極が積層された２重ゲート構造のト
ランジスタ素子を用いて構成されている。そして、メモ
リセルアレイ１１の行方向（図中の横方向）に配列され
た複数個のメモリセルＭＣの制御ゲート電極がワード線
ＷＬとなり、このワード線ＷＬに行デコーダ１２からの
出力が与えられることによってメモリセルアレイ１１の
行が選択される。
実施の形態により説明する。図１はこの発明を不揮発性
半導体記憶装置に実施した場合のメモリセルアレイ付近
の構成を示すブロック図である。メモリセルアレイ１１
中には複数のメモリセルＭＣが行列状に配列されてい
る。これら各メモリセルＭＣはそれぞれ、浮遊ゲート電
極及び制御ゲート電極が積層された２重ゲート構造のト
ランジスタ素子を用いて構成されている。そして、メモ
リセルアレイ１１の行方向（図中の横方向）に配列され
た複数個のメモリセルＭＣの制御ゲート電極がワード線
ＷＬとなり、このワード線ＷＬに行デコーダ１２からの
出力が与えられることによってメモリセルアレイ１１の
行が選択される。
【００１４】他方、メモリセルアレイ１１の列方向（図
中の縦方向）に配列された複数個のメモリセルＭＣのド
レインはビット線ＢＬに共通に接続されており、データ
の読み出し時及び書き込み時にはこれら各ビット線ＢＬ
を介して読み出し／書き込み信号が各メモリセルＭＣと
の間でやり取りされる。
中の縦方向）に配列された複数個のメモリセルＭＣのド
レインはビット線ＢＬに共通に接続されており、データ
の読み出し時及び書き込み時にはこれら各ビット線ＢＬ
を介して読み出し／書き込み信号が各メモリセルＭＣと
の間でやり取りされる。
【００１５】なお、各メモリセルＭＣのソースには、図
示していないが、通常は接地電位が与えられている。図
２はこの発明の第１の実施の形態を示しており、上記図
１の不揮発性半導体記憶装置における１行分のメモリセ
ルＭＣと、これらメモリセルＭＣに共通に接続された制
御ゲート電極（ワード線ＷＬ）を示しており、図２
（ａ）は断面図、図２（ｂ）は等価回路図である。
示していないが、通常は接地電位が与えられている。図
２はこの発明の第１の実施の形態を示しており、上記図
１の不揮発性半導体記憶装置における１行分のメモリセ
ルＭＣと、これらメモリセルＭＣに共通に接続された制
御ゲート電極（ワード線ＷＬ）を示しており、図２
（ａ）は断面図、図２（ｂ）は等価回路図である。
【００１６】例えばＰ型の導電型を有する半導体基板２
１上には素子分離用のフィールド絶縁膜２２が形成され
ており、これらのフィールド絶縁膜２２によって囲まれ
た各素子領域には前記各メモリセルＭＣの第１ゲート絶
縁膜２３、多結晶シリコンによって構成された浮遊ゲー
ト電極２４、第２ゲート絶縁膜２５及び多結晶シリコン
によって構成された制御ゲート電極２６（ワード線Ｗ
Ｌ）が積層されている。上記第１ゲート絶縁膜２３の膜
厚は例えば１０〜１５ｎｍであり、第２ゲート絶縁膜２
５の膜厚は例えば２０〜２５ｎｍである。
１上には素子分離用のフィールド絶縁膜２２が形成され
ており、これらのフィールド絶縁膜２２によって囲まれ
た各素子領域には前記各メモリセルＭＣの第１ゲート絶
縁膜２３、多結晶シリコンによって構成された浮遊ゲー
ト電極２４、第２ゲート絶縁膜２５及び多結晶シリコン
によって構成された制御ゲート電極２６（ワード線Ｗ
Ｌ）が積層されている。上記第１ゲート絶縁膜２３の膜
厚は例えば１０〜１５ｎｍであり、第２ゲート絶縁膜２
５の膜厚は例えば２０〜２５ｎｍである。
【００１７】なお、上記各素子領域にはそれぞれ、図示
しないが、基板とは逆導電型、すなわちＮ型の導電型を
有する拡散層からなるソース、ドレイン領域が形成され
ており、このソース、ドレイン領域相互間のチャネル領
域上に上記各浮遊ゲート電極２４が位置している。
しないが、基板とは逆導電型、すなわちＮ型の導電型を
有する拡散層からなるソース、ドレイン領域が形成され
ており、このソース、ドレイン領域相互間のチャネル領
域上に上記各浮遊ゲート電極２４が位置している。
【００１８】上記制御ゲート電極２６（ワード線ＷＬ）
は、複数のメモリセルＭＣに渡って延長されており、そ
の一端はメモリセルが存在していない箇所で切れてい
る。また、上記制御ゲート電極２６（ワード線ＷＬ）の
他端側に位置する素子領域には、基板とは逆導電型、す
なわちＮ型の導電型を有する拡散層２７が形成されてい
る。そして、上記制御ゲート電極２６（ワード線ＷＬ）
よりも上層には、第１層のメタル層、例えばアルミニウ
ム層によって構成された第１層目のメタル配線２８が形
成されている。このメタル配線２８は開口部（コンタク
トホール）２９を介して上記制御ゲート電極２６（ワー
ド線ＷＬ）の他端と電気的に接続されている共に、開口
部（コンタクトホール）３０を介して上記拡散層２７の
表面と電気的に接続されている。さらに、メタル配線２
８よりも上層には、第２層のメタル層、例えばアルミニ
ウム層によって構成された第２層目のメタル配線３１が
形成されており、この配線３１は開口部（ビア・ホー
ル）３２を介して上記メタル配線２８と電気的に接続さ
れている。なお、上記第２層目のメタル配線３１は前記
行デコーダの出力に接続されている。
は、複数のメモリセルＭＣに渡って延長されており、そ
の一端はメモリセルが存在していない箇所で切れてい
る。また、上記制御ゲート電極２６（ワード線ＷＬ）の
他端側に位置する素子領域には、基板とは逆導電型、す
なわちＮ型の導電型を有する拡散層２７が形成されてい
る。そして、上記制御ゲート電極２６（ワード線ＷＬ）
よりも上層には、第１層のメタル層、例えばアルミニウ
ム層によって構成された第１層目のメタル配線２８が形
成されている。このメタル配線２８は開口部（コンタク
トホール）２９を介して上記制御ゲート電極２６（ワー
ド線ＷＬ）の他端と電気的に接続されている共に、開口
部（コンタクトホール）３０を介して上記拡散層２７の
表面と電気的に接続されている。さらに、メタル配線２
８よりも上層には、第２層のメタル層、例えばアルミニ
ウム層によって構成された第２層目のメタル配線３１が
形成されており、この配線３１は開口部（ビア・ホー
ル）３２を介して上記メタル配線２８と電気的に接続さ
れている。なお、上記第２層目のメタル配線３１は前記
行デコーダの出力に接続されている。
【００１９】このような構成でなる装置において、制御
ゲート電極２６（ワード線ＷＬ）は、第１層目及び第２
層目のメタル配線２８、３１を経由して図１中に示す行
デコーダの出力と接続されており、さらに第１層目及び
第２層目のメタル配線２８、３１と制御ゲート電極２６
との間の接続経路の途中の第１層目のメタル配線２８の
一部は、Ｐ型の半導体基板２１に形成されたＮ型の拡散
層２７に電気的に接続されている。
ゲート電極２６（ワード線ＷＬ）は、第１層目及び第２
層目のメタル配線２８、３１を経由して図１中に示す行
デコーダの出力と接続されており、さらに第１層目及び
第２層目のメタル配線２８、３１と制御ゲート電極２６
との間の接続経路の途中の第１層目のメタル配線２８の
一部は、Ｐ型の半導体基板２１に形成されたＮ型の拡散
層２７に電気的に接続されている。
【００２０】ここで、図２（ｂ）の等価回路図に示すよ
うに、Ｐ型の半導体基板２１とＮ型の拡散層２７とは接
合ダイオードＤ１を構成している。このような構成にお
いて、第１層目のメタル配線２８に通じる前記開口部
（ビア・ホール）３２を開口する際のＲＩＥにおいて、
プラズマの揺らぎが起こった場合に発生する負極性のチ
ャージング電流は、上記接合ダイオードＤ１を介して接
地電位に逃がされる。この結果、各メモリセルＭＣの制
御ゲート電極には、プラズマの揺らぎに基づく高電圧が
印加されなくなり、ゲート絶縁膜、特に膜厚が１０〜１
５ｎｍと薄い、浮遊ゲート電極２４と基板（チャネル領
域）との間の第１ゲート絶縁膜２３の絶縁破壊を防止す
ることができる。
うに、Ｐ型の半導体基板２１とＮ型の拡散層２７とは接
合ダイオードＤ１を構成している。このような構成にお
いて、第１層目のメタル配線２８に通じる前記開口部
（ビア・ホール）３２を開口する際のＲＩＥにおいて、
プラズマの揺らぎが起こった場合に発生する負極性のチ
ャージング電流は、上記接合ダイオードＤ１を介して接
地電位に逃がされる。この結果、各メモリセルＭＣの制
御ゲート電極には、プラズマの揺らぎに基づく高電圧が
印加されなくなり、ゲート絶縁膜、特に膜厚が１０〜１
５ｎｍと薄い、浮遊ゲート電極２４と基板（チャネル領
域）との間の第１ゲート絶縁膜２３の絶縁破壊を防止す
ることができる。
【００２１】図３はこの発明の第２の実施の形態を示し
ており、上記図１の不揮発性半導体記憶装置における１
行分のメモリセルＭＣと、これらメモリセルＭＣに共通
に接続された制御ゲート電極（ワード線ＷＬ）を示して
おり、図３（ａ）は断面図、図３（ｂ）は等価回路図で
ある。
ており、上記図１の不揮発性半導体記憶装置における１
行分のメモリセルＭＣと、これらメモリセルＭＣに共通
に接続された制御ゲート電極（ワード線ＷＬ）を示して
おり、図３（ａ）は断面図、図３（ｂ）は等価回路図で
ある。
【００２２】この実施の形態が前記図２のものと異なっ
ている点は、前記第１層目のメタル配線２８が二つの部
分に分割されていることである。そして、一方のメタル
配線２８ａは開口部（コンタクトホール）２９ａを介し
て前記制御ゲート電極２６（ワード線ＷＬ）の他端と電
気的に接続されていると共に開口部（コンタクトホー
ル）２９ｂを介して前記拡散層２７の表面と電気的に接
続されている。また、他方のメタル配線２８ｂは開口部
（コンタクトホール）３０を介して前記拡散層２７の表
面と電気的に接続されている。なお、前記第２層目のメ
タル配線３１は、開口部（ビア・ホール）３２を介して
上記他方のメタル配線２８ｂと電気的に接続されてい
る。その他の構成は図２（ａ）の場合と同様なので、そ
の説明は省略する。
ている点は、前記第１層目のメタル配線２８が二つの部
分に分割されていることである。そして、一方のメタル
配線２８ａは開口部（コンタクトホール）２９ａを介し
て前記制御ゲート電極２６（ワード線ＷＬ）の他端と電
気的に接続されていると共に開口部（コンタクトホー
ル）２９ｂを介して前記拡散層２７の表面と電気的に接
続されている。また、他方のメタル配線２８ｂは開口部
（コンタクトホール）３０を介して前記拡散層２７の表
面と電気的に接続されている。なお、前記第２層目のメ
タル配線３１は、開口部（ビア・ホール）３２を介して
上記他方のメタル配線２８ｂと電気的に接続されてい
る。その他の構成は図２（ａ）の場合と同様なので、そ
の説明は省略する。
【００２３】このような構成でなる装置において、制御
ゲート電極２６（ワード線ＷＬ）は、第１層目及び第２
層目のメタル配線２８ａ、２８ｂ、３１及び拡散層２７
を経由して図１中に示す行デコーダの出力と接続されて
おり、さらに第１層目及び第２層目のメタル配線２８
ａ、２８ｂ、３１と制御ゲート電極２６との間の接続経
路の途中の第１層目のメタル配線２８ａ、２８ｂの一部
は、Ｐ型の半導体基板２１に形成されたＮ型の拡散層２
７に電気的に接続されている。
ゲート電極２６（ワード線ＷＬ）は、第１層目及び第２
層目のメタル配線２８ａ、２８ｂ、３１及び拡散層２７
を経由して図１中に示す行デコーダの出力と接続されて
おり、さらに第１層目及び第２層目のメタル配線２８
ａ、２８ｂ、３１と制御ゲート電極２６との間の接続経
路の途中の第１層目のメタル配線２８ａ、２８ｂの一部
は、Ｐ型の半導体基板２１に形成されたＮ型の拡散層２
７に電気的に接続されている。
【００２４】ここで、図３（ａ）に示すように、第１層
目のメタル配線２８ａ、２８ｂと拡散層２７とを接続す
る開口部（コンタクトホール）２９ａ、２９ｂの形成位
置が異なっているために、図３（ｂ）の等価回路図に示
すように、前記接合ダイオードＤ１の他に、開口部（コ
ンタクトホール）３２と開口部（コンタクトホール）２
９ａ（２９ｂ）との間には拡散層２７による抵抗Ｒが挿
入された構成となっている。
目のメタル配線２８ａ、２８ｂと拡散層２７とを接続す
る開口部（コンタクトホール）２９ａ、２９ｂの形成位
置が異なっているために、図３（ｂ）の等価回路図に示
すように、前記接合ダイオードＤ１の他に、開口部（コ
ンタクトホール）３２と開口部（コンタクトホール）２
９ａ（２９ｂ）との間には拡散層２７による抵抗Ｒが挿
入された構成となっている。
【００２５】このような構成によれば、第１層目のメタ
ル配線２８ｂに通じる前記開口部（ビア・ホール）３２
を開口する際のＲＩＥにおいて、プラズマの揺らぎが起
こった場合に発生する負極性のチャージング電流は、上
記接合ダイオードＤ１を介して接地電位に逃がされる。
しかも、このチャージング電流は、第１層目のメタル配
線２８ｂを経由して必ず拡散層２７に流れ込むので、チ
ャージング電流を接地電位に逃がす効果がより確実とな
る。この結果、各メモリセルＭＣの制御ゲート電極に
は、プラズマの揺らぎに基づく高電圧が印加されなくな
り、ゲート絶縁膜、特に膜厚が１０〜１５ｎｍと薄い、
浮遊ゲート電極２４と基板（チャネル領域）との間の第
１ゲート絶縁膜２３の絶縁破壊を防止することができ
る。
ル配線２８ｂに通じる前記開口部（ビア・ホール）３２
を開口する際のＲＩＥにおいて、プラズマの揺らぎが起
こった場合に発生する負極性のチャージング電流は、上
記接合ダイオードＤ１を介して接地電位に逃がされる。
しかも、このチャージング電流は、第１層目のメタル配
線２８ｂを経由して必ず拡散層２７に流れ込むので、チ
ャージング電流を接地電位に逃がす効果がより確実とな
る。この結果、各メモリセルＭＣの制御ゲート電極に
は、プラズマの揺らぎに基づく高電圧が印加されなくな
り、ゲート絶縁膜、特に膜厚が１０〜１５ｎｍと薄い、
浮遊ゲート電極２４と基板（チャネル領域）との間の第
１ゲート絶縁膜２３の絶縁破壊を防止することができ
る。
【００２６】図４はこの発明の第３の実施の形態を示し
ており、上記図１の不揮発性半導体記憶装置における１
行分のメモリセルＭＣと、これらメモリセルＭＣに共通
に接続された制御ゲート電極（ワード線ＷＬ）を示して
おり、図４（ａ）は断面図、図４（ｂ）は等価回路図で
ある。
ており、上記図１の不揮発性半導体記憶装置における１
行分のメモリセルＭＣと、これらメモリセルＭＣに共通
に接続された制御ゲート電極（ワード線ＷＬ）を示して
おり、図４（ａ）は断面図、図４（ｂ）は等価回路図で
ある。
【００２７】この実施の形態が前記図３のものと異なっ
ている点は、前記第１層目の一方のメタル配線２８ａを
設ける代わりに、前記制御ゲート電極２６（ワード線Ｗ
Ｌ）を前記拡散層２７上まで延長して制御ゲート電極２
６を拡散層２７に直接接続して、いわゆるダイレクト・
コンタクトさせるようにした点である。その他の構成は
図３の場合と同様なので、その説明は省略する。
ている点は、前記第１層目の一方のメタル配線２８ａを
設ける代わりに、前記制御ゲート電極２６（ワード線Ｗ
Ｌ）を前記拡散層２７上まで延長して制御ゲート電極２
６を拡散層２７に直接接続して、いわゆるダイレクト・
コンタクトさせるようにした点である。その他の構成は
図３の場合と同様なので、その説明は省略する。
【００２８】このような構成でなる装置において、制御
ゲート電極２６（ワード線ＷＬ）は、第１層目及び第２
層目のメタル配線２８ｂ、３１及び拡散層２７を経由し
て図１中に示す行デコーダの出力と接続されており、さ
らに第１層目及び第２層目のメタル配線２８ｂ、３１と
制御ゲート電極２６との間の接続経路の途中で、制御ゲ
ート電極２６の一部が、Ｐ型の半導体基板２１に形成さ
れたＮ型の拡散層２７に電気的に接続されている。
ゲート電極２６（ワード線ＷＬ）は、第１層目及び第２
層目のメタル配線２８ｂ、３１及び拡散層２７を経由し
て図１中に示す行デコーダの出力と接続されており、さ
らに第１層目及び第２層目のメタル配線２８ｂ、３１と
制御ゲート電極２６との間の接続経路の途中で、制御ゲ
ート電極２６の一部が、Ｐ型の半導体基板２１に形成さ
れたＮ型の拡散層２７に電気的に接続されている。
【００２９】ここで、図４（ａ）に示すように、第１層
目のメタル配線２８ｂと拡散層２７とを接続する開口部
（コンタクトホール）２９ｂの形成位置と、制御ゲート
電極２６と拡散層２７との間のダイレクト・コンタクト
形成位置とが異なっているために、図４（ｂ）に示すそ
の等価回路は前記図３（ｂ）の場合と同様に、接合ダイ
オードＤ１の他に拡散層２７による抵抗Ｒが挿入された
ものとなっている。
目のメタル配線２８ｂと拡散層２７とを接続する開口部
（コンタクトホール）２９ｂの形成位置と、制御ゲート
電極２６と拡散層２７との間のダイレクト・コンタクト
形成位置とが異なっているために、図４（ｂ）に示すそ
の等価回路は前記図３（ｂ）の場合と同様に、接合ダイ
オードＤ１の他に拡散層２７による抵抗Ｒが挿入された
ものとなっている。
【００３０】従って、この実施の形態で得られる効果
は、図３の場合と同様である。図５はこの発明の第４の
実施の形態による断面図であり、上記図１の不揮発性半
導体記憶装置における１行分のメモリセルＭＣと、これ
らメモリセルＭＣに共通に接続された制御ゲート電極
（ワード線ＷＬ）を示している。
は、図３の場合と同様である。図５はこの発明の第４の
実施の形態による断面図であり、上記図１の不揮発性半
導体記憶装置における１行分のメモリセルＭＣと、これ
らメモリセルＭＣに共通に接続された制御ゲート電極
（ワード線ＷＬ）を示している。
【００３１】この実施の形態が前記図２に示すものと異
なっている点は、前記Ｐ型の導電型を有する半導体基板
２１の代わりにＮ型の導電型を有する半導体基板（また
はＰ型の半導体基板内に形成されたＮ型の導電型を有す
るウエル領域）３３を用い、これに伴って前記各素子領
域に形成されるメモリセルのソース、ドレイン領域を基
板（またはウエル領域）とは逆導電型、すなわちＰ型の
導電型を有する拡散層で構成し、かつ前記ＲＩＥにおい
てプラズマの揺らぎが起こった場合に発生するチャージ
ング電流を逃がすために半導体基板（またはウエル領
域）３３内にはＰ型の拡散層３４を形成するようにした
点である。その他の構成は図２（ａ）の場合と同様なの
で、その説明は省略する。
なっている点は、前記Ｐ型の導電型を有する半導体基板
２１の代わりにＮ型の導電型を有する半導体基板（また
はＰ型の半導体基板内に形成されたＮ型の導電型を有す
るウエル領域）３３を用い、これに伴って前記各素子領
域に形成されるメモリセルのソース、ドレイン領域を基
板（またはウエル領域）とは逆導電型、すなわちＰ型の
導電型を有する拡散層で構成し、かつ前記ＲＩＥにおい
てプラズマの揺らぎが起こった場合に発生するチャージ
ング電流を逃がすために半導体基板（またはウエル領
域）３３内にはＰ型の拡散層３４を形成するようにした
点である。その他の構成は図２（ａ）の場合と同様なの
で、その説明は省略する。
【００３２】この実施の形態によれば、Ｎ型の半導体基
板（またはウエル領域）３３とＰ型の拡散層３４とは接
合ダイオードを構成するので、前記第１層目のメタル配
線２８に通じる前記開口部（ビア・ホール）３２を開口
する際のＲＩＥにおいて、プラズマの揺らぎが起こった
場合に発生する正極性のチャージング電流は、上記接合
ダイオードを介して所定の電位に逃がされる。この結
果、各メモリセルＭＣの制御ゲート電極には、プラズマ
の揺らぎに基づく高電圧が印加されなくなり、ゲート絶
縁膜、特に膜厚が１０〜１５ｎｍと薄い、浮遊ゲート電
極２４と基板（チャネル領域）との間の第１ゲート絶縁
膜２３の絶縁破壊を防止することができる。
板（またはウエル領域）３３とＰ型の拡散層３４とは接
合ダイオードを構成するので、前記第１層目のメタル配
線２８に通じる前記開口部（ビア・ホール）３２を開口
する際のＲＩＥにおいて、プラズマの揺らぎが起こった
場合に発生する正極性のチャージング電流は、上記接合
ダイオードを介して所定の電位に逃がされる。この結
果、各メモリセルＭＣの制御ゲート電極には、プラズマ
の揺らぎに基づく高電圧が印加されなくなり、ゲート絶
縁膜、特に膜厚が１０〜１５ｎｍと薄い、浮遊ゲート電
極２４と基板（チャネル領域）との間の第１ゲート絶縁
膜２３の絶縁破壊を防止することができる。
【００３３】図６はこの発明の第５の実施の形態による
断面図であり、上記図１の不揮発性半導体記憶装置にお
ける１行分のメモリセルＭＣと、これらメモリセルＭＣ
に共通に接続された制御ゲート電極（ワード線ＷＬ）を
示している。
断面図であり、上記図１の不揮発性半導体記憶装置にお
ける１行分のメモリセルＭＣと、これらメモリセルＭＣ
に共通に接続された制御ゲート電極（ワード線ＷＬ）を
示している。
【００３４】この実施の形態が前記図３に示すものと異
なっている点は、前記Ｐ型の導電型を有する半導体基板
２１の代わりにＮ型の導電型を有する半導体基板（また
はＰ型の半導体基板内に形成されたＮ型の導電型を有す
るウエル領域）３３を用い、これに伴って前記各素子領
域に形成されるメモリセルのソース、ドレイン領域を基
板（またはウエル領域）とは逆導電型、すなわちＰ型の
導電型を有する拡散層で構成し、かつ前記ＲＩＥにおい
てプラズマの揺らぎが起こった場合に発生するチャージ
ング電流を逃がすために半導体基板（またはウエル領
域）３３内にはＰ型の拡散層３４を形成するようにした
点である。その他の構成は図３の場合と同様なので、そ
の説明は省略する。
なっている点は、前記Ｐ型の導電型を有する半導体基板
２１の代わりにＮ型の導電型を有する半導体基板（また
はＰ型の半導体基板内に形成されたＮ型の導電型を有す
るウエル領域）３３を用い、これに伴って前記各素子領
域に形成されるメモリセルのソース、ドレイン領域を基
板（またはウエル領域）とは逆導電型、すなわちＰ型の
導電型を有する拡散層で構成し、かつ前記ＲＩＥにおい
てプラズマの揺らぎが起こった場合に発生するチャージ
ング電流を逃がすために半導体基板（またはウエル領
域）３３内にはＰ型の拡散層３４を形成するようにした
点である。その他の構成は図３の場合と同様なので、そ
の説明は省略する。
【００３５】この実施の形態によれば、Ｎ型の半導体基
板（またはウエル領域）３３とＰ型の拡散層３４とは接
合ダイオードを構成するので、前記第１層目のメタル配
線２８ｂに通じる前記開口部（ビア・ホール）３２を開
口する際のＲＩＥにおいて、プラズマの揺らぎが起こっ
た場合に発生する正極性のチャージング電流は、上記接
合ダイオードを介して所定の電位に逃がされる。この結
果、各メモリセルＭＣの制御ゲート電極には、プラズマ
の揺らぎに基づく高電圧が印加されなくなり、ゲート絶
縁膜、特に膜厚が１０〜１５ｎｍと薄い、浮遊ゲート電
極２４と基板（チャネル領域）との間の第１ゲート絶縁
膜２３の絶縁破壊を防止することができる。
板（またはウエル領域）３３とＰ型の拡散層３４とは接
合ダイオードを構成するので、前記第１層目のメタル配
線２８ｂに通じる前記開口部（ビア・ホール）３２を開
口する際のＲＩＥにおいて、プラズマの揺らぎが起こっ
た場合に発生する正極性のチャージング電流は、上記接
合ダイオードを介して所定の電位に逃がされる。この結
果、各メモリセルＭＣの制御ゲート電極には、プラズマ
の揺らぎに基づく高電圧が印加されなくなり、ゲート絶
縁膜、特に膜厚が１０〜１５ｎｍと薄い、浮遊ゲート電
極２４と基板（チャネル領域）との間の第１ゲート絶縁
膜２３の絶縁破壊を防止することができる。
【００３６】図７はこの発明の第６の実施の形態による
断面図であり、上記図１の不揮発性半導体記憶装置にお
ける１行分のメモリセルＭＣと、これらメモリセルＭＣ
に共通に接続された制御ゲート電極（ワード線ＷＬ）を
示している。
断面図であり、上記図１の不揮発性半導体記憶装置にお
ける１行分のメモリセルＭＣと、これらメモリセルＭＣ
に共通に接続された制御ゲート電極（ワード線ＷＬ）を
示している。
【００３７】この実施の形態が前記図４に示すものと異
なっている点は、前記Ｐ型の導電型を有する半導体基板
２１の代わりにＮ型の導電型を有する半導体基板（また
はＰ型の半導体基板内に形成されたＮ型の導電型を有す
るウエル領域）３３を用い、これに伴って前記各素子領
域に形成されるメモリセルのソース、ドレイン領域を基
板（またはウエル領域）とは逆導電型、すなわちＰ型の
導電型を有する拡散層で構成し、かつ前記ＲＩＥにおい
てプラズマの揺らぎが起こった場合に発生するチャージ
ング電流を逃がすために半導体基板（またはウエル領
域）３３内にはＰ型の拡散層３４を形成するようにした
点である。その他の構成は図４の場合と同様なので、そ
の説明は省略する。
なっている点は、前記Ｐ型の導電型を有する半導体基板
２１の代わりにＮ型の導電型を有する半導体基板（また
はＰ型の半導体基板内に形成されたＮ型の導電型を有す
るウエル領域）３３を用い、これに伴って前記各素子領
域に形成されるメモリセルのソース、ドレイン領域を基
板（またはウエル領域）とは逆導電型、すなわちＰ型の
導電型を有する拡散層で構成し、かつ前記ＲＩＥにおい
てプラズマの揺らぎが起こった場合に発生するチャージ
ング電流を逃がすために半導体基板（またはウエル領
域）３３内にはＰ型の拡散層３４を形成するようにした
点である。その他の構成は図４の場合と同様なので、そ
の説明は省略する。
【００３８】この実施の形態によれば、Ｎ型の半導体基
板（またはウエル領域）３３とＰ型の拡散層３４とは接
合ダイオードを構成するので、前記第１層目のメタル配
線２８ｂに通じる前記開口部（ビア・ホール）３２を開
口する際のＲＩＥにおいて、プラズマの揺らぎが起こっ
た場合に発生する正極性のチャージング電流は、上記接
合ダイオードを介して所定の電位に逃がされる。この結
果、各メモリセルＭＣの制御ゲート電極には、プラズマ
の揺らぎに基づく高電圧が印加されなくなり、ゲート絶
縁膜、特に膜厚が１０〜１５ｎｍと薄い、浮遊ゲート電
極２４と基板（チャネル領域）との間の第１ゲート絶縁
膜２３の絶縁破壊を防止することができる。
板（またはウエル領域）３３とＰ型の拡散層３４とは接
合ダイオードを構成するので、前記第１層目のメタル配
線２８ｂに通じる前記開口部（ビア・ホール）３２を開
口する際のＲＩＥにおいて、プラズマの揺らぎが起こっ
た場合に発生する正極性のチャージング電流は、上記接
合ダイオードを介して所定の電位に逃がされる。この結
果、各メモリセルＭＣの制御ゲート電極には、プラズマ
の揺らぎに基づく高電圧が印加されなくなり、ゲート絶
縁膜、特に膜厚が１０〜１５ｎｍと薄い、浮遊ゲート電
極２４と基板（チャネル領域）との間の第１ゲート絶縁
膜２３の絶縁破壊を防止することができる。
【００３９】ところで、上記図２ないし図７の各実施の
形態では、基板（またはウエル領域）内に基板（または
ウエル領域）とは逆導電型の拡散層を設けて、行デコー
ダと制御ゲート電極との間の接続経路の任意の箇所をこ
の拡散層に接続することにより、ＲＩＥ時のプラズマの
揺らぎが起こった場合に発生する正極性及び負極性のい
ずれか一方のチャージング電流を逃がすように構成した
が、これは基板（またはウエル領域）内に基板（または
ウエル領域）と同一逆導電型の拡散層と逆導電型の拡散
層との両方を設け、行デコーダと制御ゲート電極との間
の接続経路の任意の箇所をこれらの拡散層に接続するこ
とにより、ＲＩＥ時のプラズマの揺らぎが起こった場合
に発生する正極性及び負極性の両方のチャージング電流
を逃がすように構成しても良い。図８はこの発明の第６
の実施の形態による断面図であり、正極性及び負極性の
両方のチャージング電流を逃がすようにしたものであ
る。
形態では、基板（またはウエル領域）内に基板（または
ウエル領域）とは逆導電型の拡散層を設けて、行デコー
ダと制御ゲート電極との間の接続経路の任意の箇所をこ
の拡散層に接続することにより、ＲＩＥ時のプラズマの
揺らぎが起こった場合に発生する正極性及び負極性のい
ずれか一方のチャージング電流を逃がすように構成した
が、これは基板（またはウエル領域）内に基板（または
ウエル領域）と同一逆導電型の拡散層と逆導電型の拡散
層との両方を設け、行デコーダと制御ゲート電極との間
の接続経路の任意の箇所をこれらの拡散層に接続するこ
とにより、ＲＩＥ時のプラズマの揺らぎが起こった場合
に発生する正極性及び負極性の両方のチャージング電流
を逃がすように構成しても良い。図８はこの発明の第６
の実施の形態による断面図であり、正極性及び負極性の
両方のチャージング電流を逃がすようにしたものであ
る。
【００４０】図において、Ｐ型の半導体基板（もしくは
Ｐウエル領域）４１内にはＮウエル（Ｎ−ｗｅｌｌ）領
域４２が形成されている。そして、このＮウエル領域４
２内にはＰ型の拡散層４３が形成され、Ｐ型の半導体基
板（もしくはＰウエル領域）４１内にはＮ型の拡散層４
４が形成されている。４５は図２ないし図７中の前記制
御ゲート電極２６（ワード線ＷＬ）に相当する制御ゲー
ト電極（ワード線ＷＬ）であり、この制御ゲート電極４
５（ワード線ＷＬ）よりも上層には、第１層のメタル
層、例えばアルミニウム層によって構成された第１層目
のメタル配線４６ａ、４６ｂが形成されている。
Ｐウエル領域）４１内にはＮウエル（Ｎ−ｗｅｌｌ）領
域４２が形成されている。そして、このＮウエル領域４
２内にはＰ型の拡散層４３が形成され、Ｐ型の半導体基
板（もしくはＰウエル領域）４１内にはＮ型の拡散層４
４が形成されている。４５は図２ないし図７中の前記制
御ゲート電極２６（ワード線ＷＬ）に相当する制御ゲー
ト電極（ワード線ＷＬ）であり、この制御ゲート電極４
５（ワード線ＷＬ）よりも上層には、第１層のメタル
層、例えばアルミニウム層によって構成された第１層目
のメタル配線４６ａ、４６ｂが形成されている。
【００４１】上記一方の第１層目のメタル配線４６ａ
は、開口部（コンタクトホール）４７ａを介して上記制
御ゲート電極４５（ワード線ＷＬ）と電気的に接続され
ている共に、開口部（コンタクトホール）４７ａを介し
て上記Ｎ型の拡散層４４の表面と電気的に接続され、か
つ開口部（コンタクトホール）４７ｂを介して上記Ｐ型
の拡散層４３の表面と電気的に接続されている。
は、開口部（コンタクトホール）４７ａを介して上記制
御ゲート電極４５（ワード線ＷＬ）と電気的に接続され
ている共に、開口部（コンタクトホール）４７ａを介し
て上記Ｎ型の拡散層４４の表面と電気的に接続され、か
つ開口部（コンタクトホール）４７ｂを介して上記Ｐ型
の拡散層４３の表面と電気的に接続されている。
【００４２】上記他方の第１層目のメタル配線４６ｂ
は、開口部（コンタクトホール）４８を介して上記Ｐ型
の拡散層４３の表面と電気的に接続されている。さら
に、上記メタル配線４６ａ、４６よりも上層には、第２
層のメタル層、例えばアルミニウム層によって構成され
た第２層目のメタル配線４９が形成されており、この配
線４９は開口部（ビア・ホール）５０を介して上記メタ
ル配線４６ｂと電気的に接続されている。なお、上記第
２層目のメタル配線４９は前記図１中の行デコーダの出
力に接続されている。
は、開口部（コンタクトホール）４８を介して上記Ｐ型
の拡散層４３の表面と電気的に接続されている。さら
に、上記メタル配線４６ａ、４６よりも上層には、第２
層のメタル層、例えばアルミニウム層によって構成され
た第２層目のメタル配線４９が形成されており、この配
線４９は開口部（ビア・ホール）５０を介して上記メタ
ル配線４６ｂと電気的に接続されている。なお、上記第
２層目のメタル配線４９は前記図１中の行デコーダの出
力に接続されている。
【００４３】この実施の形態によれば、制御ゲート電極
４５（ワード線ＷＬ）は、第１層目及び第２層目のメタ
ル配線４６ａ、４６ｂ、４９及び拡散層４３、４４を経
由して図１中に示す行デコーダの出力と接続されてお
り、さらに第１層目及び第２層目のメタル配線４６ａ、
４６ｂ、４９と制御ゲート電極４５との間の接続経路の
途中の第１層目のメタル配線４６ａ、４６ｂの一部は、
Ｐ型の拡散層４３及びＮ型の拡散層４４に電気的に接続
されている。
４５（ワード線ＷＬ）は、第１層目及び第２層目のメタ
ル配線４６ａ、４６ｂ、４９及び拡散層４３、４４を経
由して図１中に示す行デコーダの出力と接続されてお
り、さらに第１層目及び第２層目のメタル配線４６ａ、
４６ｂ、４９と制御ゲート電極４５との間の接続経路の
途中の第１層目のメタル配線４６ａ、４６ｂの一部は、
Ｐ型の拡散層４３及びＮ型の拡散層４４に電気的に接続
されている。
【００４４】なお、前記ＲＩＥ時に、Ｐ型の半導体基板
（もしくはＰウエル領域）４１は接地電位に、Ｎウエル
領域４２は正極性の電位にそれぞれ設定されているもの
とする。
（もしくはＰウエル領域）４１は接地電位に、Ｎウエル
領域４２は正極性の電位にそれぞれ設定されているもの
とする。
【００４５】この実施の形態によれば、ＲＩＥ時のプラ
ズマの揺らぎが起こった場合に発生する正極性のチャー
ジング電流は、Ｐ型の拡散層４３とＮウエル領域４２と
からなる接合ダイオードによって接地電位に逃がされ、
負極性のチャージング電流は、Ｎ型の拡散層４４とＰ型
の半導体基板（もしくはＰウエル領域）４１とからなる
接合ダイオードによって正極性の電位に逃がされる。
ズマの揺らぎが起こった場合に発生する正極性のチャー
ジング電流は、Ｐ型の拡散層４３とＮウエル領域４２と
からなる接合ダイオードによって接地電位に逃がされ、
負極性のチャージング電流は、Ｎ型の拡散層４４とＰ型
の半導体基板（もしくはＰウエル領域）４１とからなる
接合ダイオードによって正極性の電位に逃がされる。
【００４６】すなわち、この実施の形態によれば、プラ
ズマの揺らぎによって、正、負両極性のチャージング電
流が発生しても、前記各メモリセルＭＣの第１ゲート絶
縁膜の絶縁破壊を防止することができる。
ズマの揺らぎによって、正、負両極性のチャージング電
流が発生しても、前記各メモリセルＭＣの第１ゲート絶
縁膜の絶縁破壊を防止することができる。
【００４７】なお、この実施の形態では、第１層目のメ
タル配線を４６ａと４６ｂに分離し、それぞれのメタル
配線とＰ型の拡散層４３とを接続する開口部４７ａ、４
８を異なる位置に形成して、この両メタル配線４６ａ、
４６ｂ間に拡散層４３による抵抗を挿入するようにして
いるが、第１層目のメタル配線４６を分離せず、Ｐ型の
拡散層４３と接続する開口部は一か所にしてもよい。反
対に第１層目のメタル配線４６ａとＮ型の拡散層４４を
接続する開口部を４７ａの一か所から互いに位置が異な
る２か所とすることにより、第１層目のメタル配線の途
中にＮ型の拡散層による抵抗を挿入するようにしてもよ
い。
タル配線を４６ａと４６ｂに分離し、それぞれのメタル
配線とＰ型の拡散層４３とを接続する開口部４７ａ、４
８を異なる位置に形成して、この両メタル配線４６ａ、
４６ｂ間に拡散層４３による抵抗を挿入するようにして
いるが、第１層目のメタル配線４６を分離せず、Ｐ型の
拡散層４３と接続する開口部は一か所にしてもよい。反
対に第１層目のメタル配線４６ａとＮ型の拡散層４４を
接続する開口部を４７ａの一か所から互いに位置が異な
る２か所とすることにより、第１層目のメタル配線の途
中にＮ型の拡散層による抵抗を挿入するようにしてもよ
い。
【００４８】ところで、上記図２ないし図８の各実施の
形態では、各制御ゲート電極（ワード線ＷＬ）の一端は
メモリセルが存在していない箇所で切れており、その先
には何も接続されないように説明したが、パターンレイ
アウトによっては各制御ゲート電極（ワード線ＷＬ）の
一端にも、他端の場合と同様に拡散層を介して基板ある
いはウエル領域に接続する構成とすることにより、浮遊
ゲート電極と基板（チャネル領域）との間の第１ゲート
絶縁膜の絶縁破壊の防止効果をより高めることもでき
る。
形態では、各制御ゲート電極（ワード線ＷＬ）の一端は
メモリセルが存在していない箇所で切れており、その先
には何も接続されないように説明したが、パターンレイ
アウトによっては各制御ゲート電極（ワード線ＷＬ）の
一端にも、他端の場合と同様に拡散層を介して基板ある
いはウエル領域に接続する構成とすることにより、浮遊
ゲート電極と基板（チャネル領域）との間の第１ゲート
絶縁膜の絶縁破壊の防止効果をより高めることもでき
る。
【００４９】また、上記各実施の形態ではこの発明を２
重ゲート構造のトランジスタ素子をメモリセルとして有
する不揮発性半導体記憶装置に実施した場合を説明した
が、この発明は不揮発性半導体記憶装置に限定されず、
多層メタル配線構造を有し、１層ゲート電極構造のトラ
ンジスタ素子を有する半導体装置、例えばＳＲＡＭ（ス
タティック型ランダム・アクセス・メモリ）、ＤＲＡＭ
（ダイナミック型ランダム・アクセス・メモリ）、通常
のロジック回路などにも実施することができる。
重ゲート構造のトランジスタ素子をメモリセルとして有
する不揮発性半導体記憶装置に実施した場合を説明した
が、この発明は不揮発性半導体記憶装置に限定されず、
多層メタル配線構造を有し、１層ゲート電極構造のトラ
ンジスタ素子を有する半導体装置、例えばＳＲＡＭ（ス
タティック型ランダム・アクセス・メモリ）、ＤＲＡＭ
（ダイナミック型ランダム・アクセス・メモリ）、通常
のロジック回路などにも実施することができる。
【００５０】図９は２層メタル配線構造を有し、１層ゲ
ート電極構造を有するトランジスタ素子を有する半導体
装置にこの発明を実施した、この発明の第７の実施の形
態による断面図である。なお、説明の便宜上、図では２
個のトランジスタ素子のみを示しているが、実際は多数
のトランジスタ素子が形成されている。
ート電極構造を有するトランジスタ素子を有する半導体
装置にこの発明を実施した、この発明の第７の実施の形
態による断面図である。なお、説明の便宜上、図では２
個のトランジスタ素子のみを示しているが、実際は多数
のトランジスタ素子が形成されている。
【００５１】例えばＰ型の導電型を有する半導体基板５
１上には素子分離用のフィールド絶縁膜５２が形成され
ており、これらのフィールド絶縁膜５２によって囲まれ
た各素子領域にはトランジスタ素子のゲート絶縁膜５３
及び多結晶シリコンによって構成されたゲート電極５４
が積層されている。
１上には素子分離用のフィールド絶縁膜５２が形成され
ており、これらのフィールド絶縁膜５２によって囲まれ
た各素子領域にはトランジスタ素子のゲート絶縁膜５３
及び多結晶シリコンによって構成されたゲート電極５４
が積層されている。
【００５２】なお、上記各素子領域にはそれぞれ、図示
しないが、基板とは逆導電型、すなわちＮ型の導電型を
有する拡散層からなるソース、ドレイン領域が形成され
ており、このソース、ドレイン領域相互間のチャネル領
域上に上記各ゲート電極５４が位置している。また、上
記基板５１には、この基板とは逆導電型、すなわちＮ型
の導電型を有する拡散層５５が形成されている。
しないが、基板とは逆導電型、すなわちＮ型の導電型を
有する拡散層からなるソース、ドレイン領域が形成され
ており、このソース、ドレイン領域相互間のチャネル領
域上に上記各ゲート電極５４が位置している。また、上
記基板５１には、この基板とは逆導電型、すなわちＮ型
の導電型を有する拡散層５５が形成されている。
【００５３】上記各ゲート電極５４よりも上層には、第
１層のメタル層、例えばアルミニウム層によって構成さ
れた第１層目のメタル配線５６が形成されている。この
メタル配線５６は開口部（コンタクトホール）５７ａを
介して上記ゲート電極５４と電気的に接続されている共
に、開口部（コンタクトホール）５７ｂを介して上記拡
散層５５の表面と電気的に接続されている。
１層のメタル層、例えばアルミニウム層によって構成さ
れた第１層目のメタル配線５６が形成されている。この
メタル配線５６は開口部（コンタクトホール）５７ａを
介して上記ゲート電極５４と電気的に接続されている共
に、開口部（コンタクトホール）５７ｂを介して上記拡
散層５５の表面と電気的に接続されている。
【００５４】さらに、上記メタル配線５６よりも上層に
は、第２層のメタル層、例えばアルミニウム層によって
構成された第２層目のメタル配線５８が形成されてお
り、このメタル配線５８は開口部（ビア・ホール）５９
を介して上記メタル配線５６と電気的に接続されてい
る。
は、第２層のメタル層、例えばアルミニウム層によって
構成された第２層目のメタル配線５８が形成されてお
り、このメタル配線５８は開口部（ビア・ホール）５９
を介して上記メタル配線５６と電気的に接続されてい
る。
【００５５】このような構成でなる装置において、第１
層目及び第２層目のメタル配線５６、５８とトランジス
タ素子のゲート電極５４とは相互に接続されており、第
１層目のメタル配線５６の一部は、Ｐ型の半導体基板５
１に形成されたＮ型の拡散層５５に電気的に接続されて
いる。また、前記開口部（ビア・ホール）５９を開口す
るＲＩＥの際に、基板５１は接地電位に固定されるもの
とする。
層目及び第２層目のメタル配線５６、５８とトランジス
タ素子のゲート電極５４とは相互に接続されており、第
１層目のメタル配線５６の一部は、Ｐ型の半導体基板５
１に形成されたＮ型の拡散層５５に電気的に接続されて
いる。また、前記開口部（ビア・ホール）５９を開口す
るＲＩＥの際に、基板５１は接地電位に固定されるもの
とする。
【００５６】このような構成において、第１層目のメタ
ル配線５６に通じる開口部（ビア・ホール）５９を開口
する際のＲＩＥにおいて、プラズマの揺らぎが起こった
場合に発生する負極性のチャージング電流は、Ｎ型の拡
散層５５とＰ型の基板５１とから構成される接合ダイオ
ードを介して接地電位に逃がされる。この結果、各トラ
ンジスタ素子のゲート電極には、プラズマの揺らぎに基
づく高電圧が印加されなくなり、ゲート絶縁膜５３の絶
縁破壊を防止することができる。
ル配線５６に通じる開口部（ビア・ホール）５９を開口
する際のＲＩＥにおいて、プラズマの揺らぎが起こった
場合に発生する負極性のチャージング電流は、Ｎ型の拡
散層５５とＰ型の基板５１とから構成される接合ダイオ
ードを介して接地電位に逃がされる。この結果、各トラ
ンジスタ素子のゲート電極には、プラズマの揺らぎに基
づく高電圧が印加されなくなり、ゲート絶縁膜５３の絶
縁破壊を防止することができる。
【００５７】なお、この発明は上記した実施の形態に限
定されるものではなく、種々の変形が可能であることは
いうまでもない。例えば、上記した各実施の形態では、
制御ゲート電極もしくはゲート電極上に設けられたメタ
ル配線が２層である場合について説明したが、これは２
層よりも多いメタル配線を設けた半導体装置にも実施で
きることはいうまでもない。
定されるものではなく、種々の変形が可能であることは
いうまでもない。例えば、上記した各実施の形態では、
制御ゲート電極もしくはゲート電極上に設けられたメタ
ル配線が２層である場合について説明したが、これは２
層よりも多いメタル配線を設けた半導体装置にも実施で
きることはいうまでもない。
【００５８】
【発明の効果】以上説明したようにこの発明によれば、
多層のメタル配線を設けたものにおいて、各メタル配線
相互を接続する開口部を形成する際のＲＩＥ工程時のチ
ャージング・ダメージによるゲート絶縁膜の破壊を防止
することができる半導体装置を提供することがででき
る。
多層のメタル配線を設けたものにおいて、各メタル配線
相互を接続する開口部を形成する際のＲＩＥ工程時のチ
ャージング・ダメージによるゲート絶縁膜の破壊を防止
することができる半導体装置を提供することがででき
る。
【図１】この発明を不揮発性半導体記憶装置に実施した
場合のメモリセルアレイ付近の構成を示すブロック図。
場合のメモリセルアレイ付近の構成を示すブロック図。
【図２】この発明の第１の実施の形態を示しており、図
１の不揮発性半導体記憶装置における１行分のメモリセ
ルと制御ゲート電極とを示しており、（ａ）は断面図、
（ｂ）は等価回路図。
１の不揮発性半導体記憶装置における１行分のメモリセ
ルと制御ゲート電極とを示しており、（ａ）は断面図、
（ｂ）は等価回路図。
【図３】この発明の第２の実施の形態を示しており、図
１の不揮発性半導体記憶装置における１行分のメモリセ
ルと制御ゲート電極とを示しており、（ａ）は断面図、
（ｂ）は等価回路図。
１の不揮発性半導体記憶装置における１行分のメモリセ
ルと制御ゲート電極とを示しており、（ａ）は断面図、
（ｂ）は等価回路図。
【図４】この発明の第３の実施の形態を示しており、図
１の不揮発性半導体記憶装置における１行分のメモリセ
ルと制御ゲート電極とを示しており、（ａ）は断面図、
（ｂ）は等価回路図。
１の不揮発性半導体記憶装置における１行分のメモリセ
ルと制御ゲート電極とを示しており、（ａ）は断面図、
（ｂ）は等価回路図。
【図５】この発明の第４の実施の形態による断面図。
【図６】この発明の第５の実施の形態による断面図。
【図７】この発明の第６の実施の形態による断面図。
【図８】この発明の第７の実施の形態による断面図。
【図９】この発明の第８の実施の形態による断面図。
【図１０】下層にメタル配線を形成した層間絶縁膜に対
して開口部を形成する際の製造工程時の断面図。
して開口部を形成する際の製造工程時の断面図。
１１…メモリセルアレイ、 １２…行デコーダ、 ＭＣ…メモリセル、 ＷＬ…ワード線、 ＢＬ…ビット線、 ２１…Ｐ型の半導体基板、 ２２…フィールド絶縁膜、 ２３…第１ゲート絶縁膜、 ２４…浮遊ゲート電極、 ２５…第２ゲート絶縁膜、 ２６…制御ゲート電極（ワード線ＷＬ）、 ２７…Ｎ型の拡散層 ２８…第１層目のメタル配線、 ２９、３０…開口部（コンタクトホール）、 ３１…第２層目のメタル配線、 ３２…開口部（ビア・ホール）、 ３３…Ｎ型の半導体基板（またはＮ型のウエル領域）、 ３４…Ｐ型の拡散層、 ４１…Ｐ型の半導体基板（もしくはＰウエル領域）、 ４２…Ｎウエル領域、 ４３…Ｐ型の拡散層、 ４４…Ｎ型の拡散層、 ４５…制御ゲート電極（ワード線ＷＬ）、 ４６ａ、４６ｂ…第１層目のメタル配線 ４７ａ、４７ｂ、４８…開口部（コンタクトホール）、 ４９…第２層目のメタル配線、 ５０…開口部（ビア・ホール）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (12)
- 【請求項１】 第１導電型の第１半導体領域と、 上記第１半導体領域内に形成された第２導電型の拡散層
をソース及びドレイン領域とし、これらソース及びドレ
イン領域相互間のチャネル領域上に絶縁膜を介してゲー
ト電極が設けられたトランジスタ素子と、 上記ゲート電極よりも上層の導電体層で構成され、上記
ゲート電極と電気的に接続され、かつそれぞれが開口部
を介して互いに電気的に接続された少なくとも２層の配
線と、 上記少なくとも２層の配線と上記ゲート電極との間の接
続経路の任意の箇所を上記第１半導体領域に電気的に接
続する接続手段とを具備したことを特徴とする半導体装
置。 - 【請求項２】 前記接続手段が、前記第１半導体領域内
に形成され、前記少なくとも２層の配線の一つが接続さ
れた第２導電型の第２半導体領域で構成されていること
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記接続手段が、前記第１半導体領域内
に形成され、前記少なくとも２層の配線の一つと前記ゲ
ート電極とが共に接続された第２導電型の第２半導体領
域で構成されていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項４】 前記絶縁膜の膜厚が１５ｎｍ以下である
ことを特徴とする請求項１ないし３に記載の半導体装
置。 - 【請求項５】 第１導電型の第１半導体領域と、 上記第１半導体領域内に形成された第２導電型の拡散層
をソース及びドレイン領域とし、これらソース及びドレ
イン領域相互間のチャネル領域上に絶縁膜を介してゲー
ト電極が設けられた複数のトランジスタ素子がメモリセ
ルとして行列状に配列され、同一行に配列されたメモリ
セルのゲート電極が共通に接続されてワード線となるメ
モリセルアレイと、 上記ワード線よりも上層の導電体層で構成され、上記ワ
ード線と電気的に接続され、かつそれぞれが開口部を介
して互いに電気的に接続された少なくとも２層の配線
と、 上記少なくとも２層の配線と上記ワード線との間の接続
経路の任意の箇所を上記第１半導体領域に電気的に接続
する接続手段とを具備したことを特徴とする半導体記憶
装置。 - 【請求項６】 前記接続手段が、前記第１半導体領域内
に形成され、前記少なくとも２層の配線の一つが接続さ
れた第２導電型の第２半導体領域で構成されていること
を特徴とする請求項５に記載の半導体記憶装置。 - 【請求項７】 前記接続手段が、前記第１半導体領域内
に形成され、前記少なくとも２層の配線の一つと前記ワ
ード線とが共に接続された第２導電型の第２半導体領域
で構成されていることを特徴とする請求項５に記載の半
導体記憶装置。 - 【請求項８】 前記絶縁膜の膜厚が１５ｎｍ以下である
ことを特徴とする請求項５ないし７に記載の半導体記憶
装置。 - 【請求項９】 第１導電型の第１半導体領域と、 上記第１半導体領域内に形成された第２導電型の拡散層
をソース及びドレイン領域とし、これらソース及びドレ
イン領域相互間のチャネル領域上に第１絶縁膜を介して
浮遊ゲート電極が設けられ、かつこの浮遊ゲート電極上
に第２絶縁膜を介して制御ゲート電極が設けられた複数
のトランジスタ素子がメモリセルとして行列状に配列さ
れ、同一行に配列されたメモリセルの制御ゲート電極が
共通に接続されてワード線となるメモリセルアレイと、 上記ワード線よりも上層の導電体層で構成され、上記ワ
ード線と電気的に接続され、かつそれぞれが開口部を介
して互いに電気的に接続された少なくとも２層の配線
と、 上記少なくとも２層の配線と上記ワード線との間の接続
経路の任意の箇所を上記第１半導体領域に電気的に接続
する接続手段とを具備したことを特徴とする不揮発性半
導体記憶装置。 - 【請求項１０】 前記接続手段が、前記第１半導体領域
内に形成され、前記少なくとも２層の配線の一つが接続
された第２導電型の第２半導体領域で構成されているこ
とを特徴とする請求項９に記載の不揮発性半導体記憶装
置。 - 【請求項１１】 前記接続手段が、前記第１半導体領域
内に形成され、前記少なくとも２層の配線の一つと前記
ワード線とが共に接続された第２導電型の第２半導体領
域で構成されていることを特徴とする請求項９に記載の
不揮発性半導体記憶装置。 - 【請求項１２】 前記絶縁膜の膜厚が１５ｎｍ以下であ
ることを特徴とする請求項９ないし１１に記載の不揮発
性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8327075A JPH10173157A (ja) | 1996-12-06 | 1996-12-06 | 半導体装置 |
| US08/985,182 US6078074A (en) | 1996-12-06 | 1997-12-04 | Semiconductor device having multilayer metal interconnection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8327075A JPH10173157A (ja) | 1996-12-06 | 1996-12-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173157A true JPH10173157A (ja) | 1998-06-26 |
Family
ID=18195018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8327075A Pending JPH10173157A (ja) | 1996-12-06 | 1996-12-06 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6078074A (ja) |
| JP (1) | JPH10173157A (ja) |
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1996
- 1996-12-06 JP JP8327075A patent/JPH10173157A/ja active Pending
-
1997
- 1997-12-04 US US08/985,182 patent/US6078074A/en not_active Expired - Fee Related
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