KR920010191B1 - 반도체 메모리장치 - Google Patents

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KR920010191B1 KR1019850000951A KR850000951A KR920010191B1 KR 920010191 B1 KR920010191 B1 KR 920010191B1 KR 1019850000951 A KR1019850000951 A KR 1019850000951A KR 850000951 A KR850000951 A KR 850000951A KR 920010191 B1 KR920010191 B1 KR 920010191B1
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고우찌 아라가와
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가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
히다찌 디바이스 엔지니어링 가부시기가이샤
이와야나기 히테오
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Abstract

내용 없음.

Description

반도체 메모리장치
제1도는 본 발명을 적용한 다이나믹 RAM의 칩 레이아우트를 도시한 평면도.
제2도는 제1도의 다이나믹 RAM의 메모리 셀 어레이의 일부를 도시한 평면도.
제3도 및 제4도는 각각 다이나믹 RAM의 메모리 셀의 구조를 도시한 제2도의 절단선 Ⅲ-Ⅲ에 따른 단면도 및 회로도.
제5도는 메모리 셀 어레이 끝에서의 레지스트막의 형성을 도시한 제2도의 절단선 Ⅴ-Ⅴ에 따른 단면도.
제6도는 제1도의 다이나믹 RAM의 더미 셀 어레이의 일부를 도시한 평면도.
제7도 및 제8도는 각각 다이나믹 RAM의 더미 셀의 회로도 및 구조를 도시한 제6도의 절단선 Ⅷ-Ⅷ에 따른 단면도.
본 발명은 반도체 메모리장치에 관하여, 특히 고집적화된 반도체 메모리장치에 적용해서 유효한 기술에 관한 것이다.
반도체 메모리장치로서는 반도체 칩위에 여러개의 메모리 셀을 매트릭스상태로 배열해서 형성한 메모리 셀 어레이가 있다. 이 메모리 셀 어레이내에는 한쪽방향으로 연장한 다수개의 워드선이 형성되어 있다. 층간 절연막을 사이로 하여 워드선 위에 형성되고, 워드선에 직교하는 방향으로 연장하는 다수개의 데이타선이 형성되어 있다.
고집적화가 진전되고 있을 때, 상기 워드선 및 데이타선의 패턴폭은 미세화하고, 예를들면 256K 비트의 다이나믹 RAM(Random Access Memory)에서 2μm정도로 되어 있다.
패턴의 미세화에 따라서 제조의 효율은 낮아진다. 이로 인해, 불량 비트, 불량 행 또는 불량 열을 예비소자로 치환하는 소위 용장구성이 사용되어 있다.
본 발명자의 연구에 의하면, 가장 많이 치환되는 부분은 각 메모리 셀 어레이의 단부에 있는 워드선이다.
본 발명자는 그 원인에 대해서 다음과 같이 생각하고 있다.
워드선은 인 실리게이트 글라스등으로 되는 층간 절연막으로 피복되고, 그 위에 데이타선이 형성된다. 데이타선을 형성하기 전에 층간 절연막에 접촉구멍이 형성된다. 접촉구멍 형성용 레지스트두께는 접촉구멍의 패턴의 가공정밀도의 면에서, 예를들면 1μm정도로 제한된다. 레지스트막은 회전도포, 백킹(backing)등의 처리중, 자신의 유동성에 의해서 볼록부의 두께가 오목부 보다도 얇게 형성된다. 이로 인해, 두꺼운 필드산화막 및 캐파시터의 전극층위에 형성된 워드선의 부분의 레지스트가 다른 부분보다 얇아진다.
특히, 메모리 셀 어레이의 끝에 위치하는 워드선의 부분의 레지스트막이 가장 얇아진다. 이 워드선의 한쪽에는 다른 워드선이 전혀 존재하지 않으므로, 레지스트막이 워드선의 존재하지 않는 방향으로 흐르는 경향이 있는 것이라고 생각된다. 레지스트막의 두께는 바닥의 패턴에 의존한다.
한편, 미세한 접촉구멍을 형성하기 위해 드라이 에칭이 사용된다. 또, 기판표면을 완전히 노출하기 위해, 오버 에칭이 행하여진다. 드라이 에칭중에 레지스트막은 전체에 수천 Å이 에칭된다. 특히, 레지스트막의 얇은 부분에서는 레지스트막이 제거되어 아래의 층간 절연막이 노출되기 쉽다. 노출한 층간 절연막은 용이하게 에칭된다. 이로 인해, 층간 절연막의 아래에 있는 워드선이 에칭되어, 단선등의 불량이 발생한다.
워드선이 단선되는 것과 같은 불량은 레지스트막의 특히 얇은 곳에서 국소적으로 발생한다. 이 불량은 메모리 셀 어레이의 단부에 있는 워드선 뿐만아니라, 더미 셀 어레이내의 더미 셀 선택용 워드선에도 발생한다.
본 발명의 목적은 고집적인 반도체 메모리 장치에 있어서, 레지스트 처리상의 문제를 유효하게 해결할 수 있는 기술을 제공하는데 있다.
본 발명의 다른 목적은 고집적인 반도체 메모리 장치의 워드선의 단선을 방지하는데 있다.
본 발명의 상기 및 그 외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.
본 출원에 있어서, 공개되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
메모리 어레이의 가장 끝에 위치하는 워드선의 외측에 메모리의 회로동작에 관계가 없는 추가의 워드선을 배치한다. 추가된 워드선은 포토 레지스트의 흐름을 방지하는 기능을 하기 위해, 가장 끝에 위치하는 워드선 위를 덮는 레지스트막의 두께를 인접하는 워드선 및 그 외의 워드선과 대략 같도록 할 수가 있다. 추가의 워드선은 워드선을 형성할때에 동시에 형성되기 때문에, 이를 형성하는데 새로운 공정을 필요로 하는 일은 없다.
다음에 본 발명을 다이나믹 RAM에 적용한 실시예를 설명한다.
제1도는 다이나믹 RAM의 칩 레이아우트 패턴을 도시한 도면이다. 반도체 칩인 실리콘 칩(1) 위에는 메모리 셀 어레이가 4개 있고, 각 메모리 셀 어레이(2A),(2B),(2C) 및 (2D)는 칩(1)중에 서로가 분리하여 배치되어 있다. 각 메모리 셀 어레이(2A) 내지 (2D)의 사이에는 X디코더(3A),(3B) 및 Y디코더(4A),(4B)가 배치되어 그 교점 부분에 행열 전환회로(5)가 배치되어 있다. 메모리 셀 어레이(2A) 내지 (2D)의 Y디코더측 부분에는 워드선 4줄분에 상당하는 용장회로(10A),(10B),(10C) 및 (10D)가 있다. 메모리 어레이와 Y디코더의 사이에 각각 더미 셀 어레이(6A),(6B),(6C) 및 (6D)와 센스앰프(7A),(7B),(7C) 및 (7D)가 배치되어 있다. 또, 칩(1)의 주변에는 입출력 버퍼 및 신호발생회로등을 포함한 주변회로(8) 및 본딩패드(9)가 배치되어 있다.
상술한 레지스트막의 막 두께의 저감을 방지하기 위한 추가의 워드선(11)을 스크라이브 라인(scribe line)에 가까운 메모리 셀 어레이의 단부에 용장회로(10)측의 메모리 셀 어레이 단부 및 더미 셀 어레이(6)의 내부에 각각 배치하고 있다.
우선, 제2도를 사용하여 메모리 셀 어레이내의 추가의 워드선에 대해서 설명한다.
제2도는 메모리 셀 어레이(2A)의 일부를 확대해서 도시한다. 도면을 보기 쉽게 하기 위해서 각 도체층 사이의 절연막 및 최종의 보호막은 생략하고 있다.
제2도에서 알 수 있는 바와같이, 메모리 셀 어레이(2A)에는 다수의 메모리 셀이 매트릭스 상태로 배열되어 있다. 다른 메모리 셀 어레이(2B),(2C) 및 (2D)도 마찬가지이다. 이로 인해, 워드선 WL0∼WL4..는 메모리 셀 어레이 위에서 서로 평행하다. 워드선의 위에서 데이타선 DL0∼DL3,...은 워드선과 직교하는 방향으로 서로 평행으로 연장하고 있다. 그리고, 데이타선은 도면을 보기 쉽게 하기 위해서 그 일부만을 도시한다.
워드선 WL0∼WL4...와 데이타선 DL0∼DL3...의 교점에 대응해서 메모리 셀이 배치되어 있다.
제3도에 메모리 셀의 구조가 도시되어 있으며, 제4도에 메모리 셀의 회로도가 도시되어 있다. 제3도는 제2도의 절단선 Ⅲ-Ⅲ에 따른 단면도이다.
다이나믹 RAM의 메모리 셀은 제4도에 도시한 것과 같이, MISFET Q와 이 MISFET Q에 연결되는 정보축적용의 캐파시터 C로 구성되어 있다. MISFET Q는 P형 실리콘 단결정으로 되는 반도체 기판(12)(반도체 칩(1))의 표면에 형성된 N+형 반도체영역(22)를 소오스 및 드레인영역, 얇은 2산화 실리콘막(19)를 게이트 절연막, 폴리 실리콘(20)과 몰리브덴 실리사이드(21)로 되는 워드선 WL의 일부를 게이트전극으로 하고 있다.
캐파시터 C는 반도체 기판(12)의 표면의 N형 반도체영역(15)를 한쪽의 전극, 얇은 절연막(16)을 유전체층, 절연막(16) 위에 형성한 제1층째의 폴리 실리콘층(17)을 다른쪽의 전극으로 하고 있다. (25)는 접촉구멍이며, 층간 절연막(24) 위에 위치하는 각 데이타선(도시하지 않음)이 접촉구멍(25)를 통해서 N+형 반도체영역(22)에 대해서 전기적으로 접속된다.
제3도에 있어서, (13)은 필드절연막이며, 반도체 기판(12)의 선택적인 열산화에 의해서 형성된다. 필드 절연막(13) 아래에는 P+형 채널 스톱퍼(14)가 형성되어 있다. (18)은 층간 절연막이며, 폴리 실리콘층(17)의 표면산화에 의해서 얻어진다.
제2도에 있어서, 배선(28)은 전원전압 Vcc(5V)를 캐파시터 C의 한쪽의 전극인 폴리 실리콘층(17)에 공급하기 위한 알루미늄 배선이다. 배선(28)은 데이타선과 동시에 형성되어, 데이타선과 같은 방향으로 연장하고 있다. 배선(28)은 접촉구멍(27)을 통해서 폴리 실리콘층(17)가 전기적으로 접속한다. 그리고, 폴리 실리콘층(17)에 다른 고정전위 예를들면, 접지전위(OV)를 공급할때 배선(28)에는 OV가 인가된다.
메모리 셀 어레이(2A)의 좌변은 N+형 반도체 영역으로 되는 가드링영역(29)에 인접하고 있다. 가드링영역(29)는 메모리 셀 어레이(2A),(2B),(2C) 및 (2D)의 바깥둘레를 둘러싸고 형성되어 소수 캐리어가 메모리 셀에 주는 영향을 제거하기 위한 것이다.
워드선 WL0∼WL4...는 제2도의 아래쪽으로 연장하고, X디코더(3A)에 접속한다. 각, 워드선에는 X디코더를 통해서 메모리 셀을 선택하기 위하여, 저레벨이나 고레벨의 한쪽의 신호가 인가된다. 데이타선 DL0∼DL3...은 제2도의 오른쪽으로 연장하고, 더미 셀 어레이(6A), 센스앰프(7A) 및 Y디코더(4A)에 접속한다.
메모리 셀 어레이(2A)의 끝, 즉 가장 끝의 워드선 WL0의 외측에 추가의 워드선 WLADD1(11)이 형성된다. 추가의 워드선 WLADD1은 워드선 WL0∼WL4...와 동시에 형성된다. 추가의 워드선 WLADD1은 워드선 WL0가 접촉구멍(25)를 형성할때에 단선 또는 형상 불량으로 되는 것을 방지한다. 즉, 접촉구멍(25)를 형성하기 위한 레지스트막이 워드선 WL0위에서 얇아지는 것을 방지한다.
접촉구멍 형성용의 레지스트막(26)의 형상을 제5도에 도시한다. 제5도는 제2도의 절단선 Ⅴ-Ⅴ에 따른 단면으로서, 여기에 레지스트막(26)의 형상을 합쳐서 도시한 도면이다. 추가의 워드선 WLADD1의 레지스트막(26)이 도면의 좌측방향으로 흐르는 것을 방지하기 위해 레지스트막(26)의 워드선 WL0위의 두께는 다른 워드선 위의 레지스트막(26)의 그것과 마찬가지이다. 따라서, 접촉구멍(25)를 형성할때, 레지스트막(26)이 워드선 WL0위에 있어서도 드라이 에칭에 대한 마스크로서 충분히 작용한다.
추가의 워드선 WLADD1을 형성하지 않을때, 레지스트막(26)의 형상은 제5도에 점선으로 도시한 형상으로 된다. 워드선 WL0위에서 레지스트막(26)의 두께는 다른 워드선 위의 레지스트막의 두께의 약 1/3정도로 되어 버린다.
상술한 바와 같이, 레지스트막의 두께는 그 아래의 패턴에 의존한다. 추가의 워드선 WLADD1을 형성하는 것에 의해서 가장 끝의 워드선 WL0의 주변의 패턴의 상태를 다른 워드선의 그것과 대략 동일하게 한다. 이로 인해서, 워드선 WL0의 단선 및 형상 불량을 방지한다.
메모리 셀 어레이(2A)의 Y디코더측의 끝에도 다른 추가의 워드선 WLADD2가 형성되어 있다. 이 추가의 워드선 WLADD2는 상술한 추가의 워드선 WLADD1과 같고, 메모리 셀 어레이(2A)내의 인접하는 워드선 WLR3의 단선 및 형상 불량을 방지한다.
워드선 WLR3은 용장회로(10A)의 일부이다. 용장회로(10A)는 메모리 셀 어레이(2A)내에 메모리 셀과 연속해서 마련된다. 용장회로(10A)는 4개의 예비열을 가지며, 각 예비열은 1줄의 워드선 및 이에 접속된 메모리 셀을 갖는다. 워드선 WLR3은 용장회로(10A)의 4줄의 워드선중 가장 Y디코더측에 있다. 이 조건은 워드선 WL0와 대략 마찬가지이다.
워드선 WLR3의 단선 및 형상 불량을 방지하는 것에 의해, 용장회로(10A)를 유효하게 활용할 수 있고, 반도체 기억장치의 신뢰성을 높일 수가 있다. 불량 메모리 셀을 치환하기 위한 용장회로 그 자체의 불량을 저감하고, 치환을 확실하게 효율좋게 할 수 있다.
추가의 워드선 WLADD1과 WLADD2에는 고정전위가 인가된다. 추가의 워드선은 메모리 셀의 리드, 라이트 및 데이타 유지등의 동작에는 전혀 관계가 없다. 그러나, 추가의 워드선이 부유상태로 되는 것을 가능한한 피하는 것이 바람직하다. 제2도에 도시한 것과 같이, 추가의 워드선 WLADD1과 WLADD2는 접지전위(OV)에 접속되어 있다.
그리고, 추가의 워드선의 전위는 다른 고정전위, 예를들면 폴리 실리콘층(17)과 같은 전위를 할 수도 있다.
추가의 워드선을 마련한 것에 의해서, 제2도에 도시한 것과 같이, 그 한쪽의 단자에 메모리 셀의 캐파시터 C와 같은 구조의 캐파시터 CADD가 접속된 MISFET QADD가 형성된다. 추가의 워드선 WLADD가 어떠한 전위일지라도, 캐파시터 CLADD의 한쪽의 단자는 가드링(29)와 전기적으로 접속하고 있지 않으면 안된다. 캐파시터 CADD의 N형 영역(15)에 트랩(trap)된 소수 캐리어가 인접하는 메모리 셀의 캐파시터에 나쁜 영향을 주는 것을 방지하기 위해서 소수 캐리어가 가드링(29)에 방출될 필요가 있다.
이로 인해 MISFET QADD의 채널 영역에는 N형 영역(15)의 형성과 동시에 N형 영역을 형성한다. N형 불순물로서 비소의 도입은 실리콘 산화막(16)을 통한 이온주입에 의하면 좋다. 이 이온주입시, MISFET QADD의 채널 영역에는 실리콘 산화막(16)이 형성되어 있다.
그리고, 제2도에 있어서, 워드선 WL0∼WL4...WLR, WLADD등이 가드링(29)를 가로지르는 부분에는 마찬가지로 하여 N형 영역을 형성할 필요가 있다. 다른 메모리 셀 어레이(2B),(2C) 및 (2D)내에는 추가의 워드선 WLADD(11)이 제2도에 도시한 것과 같이 형성된다.
추가의 워드선 WLADD3, WLADD4가 제6도에 도시한 것과 같이, 더미 셀 어레이(6A)내에 형성되어 있다. 제6도는 더미 셀 어레이(6A)의 일부를 확대하여 도시한 것이다. 도면은 보기 쉽게 하기 위해서, 각 도체층 사이의 절연막 및 최종의 보호막은 생략하고 있다.
제6도에 도시한 것과 같이, 더미 셀 어레이(6A)에는 더미 셀이 2열로 나란히 있다. 제2도에 도시한 데이타선 DL0∼DL3...에 더미 셀 어레이(6A) 위에 연재되어 각 데이타선에 대응해서 1개의 더미 셀이 마련된다. 더미 셀 선택용의 워드선 DWL 및 MISFET QDC의 게이트전극으로 되는 배선(30)이 데이타선과 직교하는 방향으로 형성되어 있다.
더미 셀은 제7도에 도시한 것과 같이, MISFET QD, 캐파시터 CD, 캐파시터 CD의 전하를 방전하기 위한 MISFET QDC로 된다. MISFET QD및 QDC는 메모리 셀의 MISFET Q와 동일한 공정에 의해서 형성되고, 캐파시터 CD는 메모리 셀의 캐파시터 C와 동일한 공정에 의해서 형성된다. 따라서, 제8도에 도시한 것과 같은 구조의 더미 셀이 얻어진다.
N+형 반도체 영역(33)은 MISFET QDC로 접지전위(OV)를 공급하기 위한 배선으로서 사용된다. 배선(31)은 접속구멍(32)를 통해서, 반도체 영역(33)에 접속하여 그 저항을 적게하기 위해서 형성된다. 반도체 영역(33)에는 알루미늄 배선(34)에 의해서 접지단위가 인가된다. 캐파시터 CD의 한쪽의 전극인 폴리 실리콘층(17)에는 배선(28)이 접촉구멍(27)을 통해서 접속된다.
추가의 워드선 WLADD3은 워드선 DWL1과 배선(30)과의 사이에서 이들과 대략 평행하게 형성된다. 주로, 워드선 DWL1의 단선 및 형상 불량을 방지하기 위해서이다. 추가의 워드선 WLADD4도 동일한 이유로 마련된다. 추가의 워드선 WLADD3및 WLADD4를 형성하는 것에 의해서, 워드선 DWL1및 DWL2위에서 접촉구멍(25)를 형성하기 위한 레지스트막의 두께를 충분히 확보할 수 있다. 추가의 워드선 WLADD3및 WLADD4에는 알루미늄 배선(34)에 의해서 접지전위(OV)가 인가된다. 그리고, 상술한 바와 같이 추가의 워드선에 다른 고정전위를 인가하여도 좋다.
본 발명에 의하면 반도체 메모리 장치에 있어서의 워드선중 가장 끝에 위치하는 워드선의 외측에 메모리의 회로동작에 관계가 없는 추가의 워드선을 배치하고 있다. 이로 인해 추가의 워드선이 레지스트의 흐름을 방지하는 기능을 하며, 추가의 워드선이 레지스트의 흐름을 방지하는 기능을 하며, 가장 끝에 위치하고 있던 워드선 위의 레지스트 도포막의 두께가 저감되는 것을 방지할 수가 있다. 따라서, 레지스트막의 두께의 저감에 기인해서 일어나는 워드선의 단선문제를 유효하게 해결할 수가 있다.
상기, 추가의 워드선은 워드선과 동일 공정에 의해서 형성할 수가 있으므로, 추가의 워드선을 형성하는데 대해 어떤 공정을 증가시키는 일은 없다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명하였으나, 본 발명는 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않은 범위에서 여러가지로 변경이 가능하다는 것은 말할 것도 없다.
예를들면, 추가의 워드선에 대해서 공간이 있으면, 1줄 뿐만 아니라 여러줄을 마련할 수가 있다. 추가의 워드선은 각 워드선과 마찬가지의 패턴구성으로 하는 것이 바람직하며, 그 재료로서는 각 워드선과 동일하게 하는 것이 좋다. 따라서, 추가의 워드선은 예를들면, 폴리 실리콘막 또는 고융점 금속막(Mo, Ti, Ta, W) 또는 고융점 금속의 실리사이드막을 사용할 수가 있다.
또, 본 발명은 2개 또는 8개의 메모리 셀 어레이를 갖는 반도체 기억장치에도 적용된다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명이 그 배경으로 된 이용분야인 다이나믹 RAM에 적용하였을때에 대해서 설명하였으나, 이에 한정되는 것은 아니다.
본 발명은 다이나믹 RAM에 한정되지 않으며 그 이외의 반도체 기억장치에 적용할 수 있다. 여러개의 메모리 셀을 배치하여 되는 메모리 셀 어레이를 갖는 반도체 기억장치에 널리 적용된다.
본 발명은 워드선이 반도체 기판위에 형성된 2층째의 도전층에 의해서 형성되는 반도체 장치에 유효하다. 특히, 플로팅 게이트의 위에 워드선을 갖는 EPROM에 유효하다. 추가의 워드선의 형상은 다른 워드선과 동일한 것이 바람직하므로, 추가의 워드선 아래에도 플로팅 게이트를 형성하는 것이 좋다.

Claims (46)

  1. 반도체 기판위에 행 및 열상태로 형성된 여러개의 메모리 셀을 포함한 메모리 어레이, 행으로 형성되고, 대응하는 행으로 어레이된 상기 메모리 셀에 결합된 여러개의 데이타선, 열로 형성되고, 대응하는 열로 어레이된 상기 메모리 셀에 결합된 여러개의 워드선, 상기 열로 형성된 여러개의 워드선의 외측에 인접해서 형성되고, 상기 워드선과 동일 방향으로 연장하며, 상기 워드선과 동일 재료로 형성된 배선을 포함하는 반도체 메모리 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 배선은 고정 전위가 인가될 수 있도록 마련된 반도체 메모리 장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 배선과 인접하는 워드선사이의 거리는 상기 각 워드선 사이의 거리와 동일한 반도체 메모리 장치.
  4. 반도체 기판위에 행 및 열로 형성된 여러개의 메모리 셀을 포함하며, 상기 각 메모리 셀은 전하를 축적하기 위한 캐파시터와 이에 직렬로 접속된 MISFET를 포함하는 메모리 셀 어레이, 행으로 형성되고, 대응하는 행으로 어레이 된 상기 MISFET에 결합된 여러개의 데이타선, 열로 형성되고, 대응하는 열로 어레이된 상기 MISFET에 결합된 여러개의 워드선, 상기 MISFET에 접속된 여러개의 워드선의 외측에 인접하여 형성되고, 상기 워드선과 동일 방향으로 연장하며, 상기 워드선과 동일 재료로 형성된 배선을 포함하는 반도체 메모리 장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 배선은 고정 전위가 인가될 수 있도록 마련된 반도체 메모리 장치.
  6. 특허청구의 범위 제4항에 있어서, 상기 배선과 인접하는 워드선사이의 거리는 상기 각 워드선의 사이의 거리와 동일한 반도체 메모리 장치.
  7. 특허청구의 범위 제5항에 있어서, 상기 캐파시터는 그 한쪽의 전극으로서 상기 반도체 기판위에 형성된 도체층을 가지며, 상기 도체층은 상기 메모리 셀 어레이내의 각 메모리 셀에 공통의 전극이며, 상기 워드선의 일부 및 상기 배선의 일부는 상기 도체층위에 형성되고, 상기 배선의 다른 부분은 상기 반도체 기판위에 형성된 얇은 절연막위에 연장하고, 상기 얇은 절연막위의 상기 배선에 인접하는 부분의 상기 반도체 기판표면에 상기 MISFET의 소오스와 드레인영역과 동일한 제1의 반도체 영역이 형성되는 반도체 메모리 장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 캐파시터는 다른쪽의 전극으로서 상기 반도체 기판내에 형성된 제2의 반도체 영역을 갖고, 상기 얇은 절연막위에 형성된 상기 배선아래의 반도체 기판에 제3의 반도체 영역이 형성되고, 상기 제3의 반도체 영역은 상기 제2의 반도체 영역과 동일하고, 상기 제3의 반도체 영역은 상기 제1의 반도체 영역에 연속해서 형성되는 반도체 메모리 장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 제1의 반도체 영역은 상기 메모리 셀 어레이에 인접해서 마련된 가드링에 접속되는 반도체 메모리 장치.
  10. 반도체 기판위에 행 및 열로 형성된 여러개의 메모리 셀을 포함하며, 상기 각 메모리 셀은 전하를 축적하기 위한 제1의 캐파시터와 이에 직렬로 접속된 제1의 MISFET를 포함하는 메모리 셀 어레이, 반도체 기판위에 형성된 여러개의 기준 레벨발생용의 더미 셀을 포함하며, 상기 각 더미 셀은 전하를 축적하기 위한 제2의 캐파시터, 이에 직렬 접속된 제2의 MISFET와 상기 제2의 캐파시터에 축적된 전하를 방출하기 위한 제3의 MISFET를 포함하는 더미 셀 어레이, 행으로 형성되고, 대응하는 행으로 어레이 된 상기 제1의 MISFET 및 상기 제2의 MISFET에 결합된 여러개의 데이타선, 열로 형성되고, 대응하는 열로 어레이된 상기 제1의 MISFET 및 상기 제2의 MISFET에 결합된 여러개의 워드선, 상기 제1의 MISFET에 접속된 여러개의 워드선의 외측에 인접하여 형성되고, 상기 워드선과 같은 재료로 형성된 제1의 배선, 상기 제2의 MISFET에 접속된 워드선에 인접해서 형성되고, 상기 워드선과 같은 방향으로 연장하여 상기 워드선과 같은 재료로 형성된 제2의 배선을 포함하는 반도체 메모리 장치.
  11. 특허청구의 범위 제10항에 있어서, 상기 제1 및 제2의 배선은 고정 전위가 인가될 수 있도록 마련된 반도체 메모리 장치.
  12. 특허청구의 범위 제10항에 있어서, 상기 제1 및 제2의 배선과 인접하는 워드선사이의 거리는 상기 각 워드선의 사이의 거리와 동일한 반도체 메모리 장치.
  13. 특허청구의 범위 제11항에 있어서, 상기 제2의 캐파시터는 그 한쪽의 전극으로서 상기 반도체 기판위에 형성된 도체층을 가지며, 상기 도체층은 여러개의 더미 셀에 공통의 전극이고, 상기 제2의 MISFET에 접속된 상기 워드선의 일부는 상기 도체층위에 형성되고, 상기 제2의 배선은 상기 도체층위에 형성되는 반도체 메모리 장치.
  14. 특허청구의 범위 제13항에 있어서, 상기 제3의 MISFET에 접속되는 제3의 배선이 상기 제2의 MISFET에 접속된 워드선에 인접하고, 상기 도체층이 존재하지 않는 영역에 형성되며, 상기 제3의 배선은 상기 워드선과 같은 방향으로 연장하고 상기 워드선과 같은 재료로 형성되며, 상기 제2의 MISFET에 접속된 워드선과 상기 제3의 배선과의 사이에 상기 제2의 배선이 마련된 반도체 메모리 장치.
  15. 반도체 기판위에 행 및 열로 형성된 여러개의 메모리 셀을 포함하는 메모리 셀 어레이, 열로 형성되고, 대응하는 열로 어레이 된 상기 메모리 셀에 결합된 여러개의 워드선, 상기 워드선위에 행으로 형성되고, 대응하는 행으로 어레이된 상기 메모리 셀에 결합된 여러개의 데이타선, 상기 데이타선과 상기 메모리 셀을 결합하기 위해서 상기 워드선과 상기 데이타선 사이에 마련된 층간 절연막에 드라이 에칭하여 형성된 접촉구멍, 상기 접촉구멍 형성용 레지스트막이 상기 여러개의 워드선중의 끝의 워드선위에서 얇아지는 것을 방지하기 위하여 상기 열로 형성된 여러개의 워드선의 외측에 인접해서 형성한 막을 포함하는 반도체 메모리 장치.
  16. 특허청구의 범위 제15항에 있어서, 상기 막은 상기 워드선과 같은 방향으로 연장하고, 상기 워드선과 같은 재료로 형서된 배선인 반도체 메모리 장치.
  17. 반도체 기판위에 행과 열로 형성된 여러개의 메모리 셀을 포함하는 적어도 하나의 메모리 셀 어레이, 행으로 형성되고, 대응하는 행으로 어레이된 상기 메모리 셀에 결합된 여러개의 워드선, 열로 형성되고, 대응하는 열로 어레이된 상기 메모리 셀에 결합된 여러개의 데이타선, 상기 데이타선과 메모리 셀을 결합하기 위해서 상기 워드선과 데이타선 사이에 형성된 층간 절연막에 드라이 에칭하여 형성된 접촉구멍과 열로 형성된 상기 여러개의 워드선과 상기 메모리 셀 어레이의 제1의 주면에지 사이에 형성되며, 상기 주변에지에 가장 근접하게 위치한 상기 워드선상에서 상기 접촉구멍 형성용 레지스트막의 두께가 얇아지는 것을 방지하는 위치에서 상기 반도체 기판상에 위치하는 막을 포함하며, 상기 데이타선은 알루미늄으로 구성되고, 상기 워드선과 상기 막은 각각 제1의 다결정 실리콘층과 상기 제1층위에 형성된 제2실리사이드 층으로 구성된 반도체 메모리 장치.
  18. 특허청구의 범위 제17항에 있어서, 상기 막은 상기 워드선과 같은 방향으로 연장하고, 상기 워드선과 같은 재료로 형성된 배선인 반도체 메모리 장치.
  19. 특허청구의 범위 제18항에 있어서, 상기 배선은 상기 메모리 셀 어레이의 동작에 관계없이 배열되는 메모리 장치.
  20. 특허청구의 범위 제17항에 있어서, 상기 메모리 셀과 상기 제1의 주변에지에 대향하는 상기 메모리 셀 어레이의 제2의 주변에지 사이에 상기 메모리 셀 어레이로 형성되고, 상기 메모리 셀 어레이의 메모리 셀과 데이타선을 공유하며, 용장 메모리 셀과 용장 워드선을 포함하는 용장회로, 상기 열로 형성된 여러개의 워드선과 같은 방향으로 연장되고, 상기 용장 워드선과 상기 제2의 주변에지에 가장 근접한 상기 용장 워드선상에 상기 레지스트막의 두께가 얇아지는 것은 방지하기 위한 상기 메모리 셀 어레이의 제2의 주변에지사이에 위치한 제2의 막을 포함하는 반도체 메모리 장치.
  21. 특허청구의 범위 제17항에 있어서, 상기 데이타선은 상기 워드선 위에 형성되는 반도체 메모리 장치.
  22. 특허청구의 범위 제17항에 있어서, 상기 데이타선은 알루미늄으로 형성되고, 상기 워드선과 상기 막은 서로 동시에 형성되는 반도체 메모리 장치.
  23. 특허청구의 범위 제21항에 있어서, 상기 데이타선은 알루미늄으로 형성되고, 상기 워드선과 상기 막은 서로 동시에 형성되는 반도체 메모리 장치.
  24. 특허청구의 범위 제17항에 있어서, 상기 각각의 메모리 셀은 전하 축적용 캐파시터와 상기 캐파시터와 직렬 접속된 MISFET를 포함하는 반도체 메모리 장치.
  25. 특허청구의 범위 제17항에 있어서, 상기 막은 고정 전위로 접속 배열되는 반도체 메모리 장치.
  26. 특허청구의 범위 제17항에 있어서, 상기 막과 인접하는 워드선 사이의 거리는 상기 워드선들 사이의 거리와 동일한 반도체 메모리 장치.
  27. 반도체 기판상에 행과 열로 형성된 여러개의 메모리 셀을 갖는 적어도 하나의 메모리 셀 어레이, 열로 형성되고, 대응하는 열로 어레이된 상기 메모리 셀에 결합된 여러개의 데이타선, 행으로 형성되고, 대응하는 행으로 어레이된 상기 메모리 셀에 결합된 여러개의 워드선, 행으로 형성된 상기 여러개의 워드선과 같은 방향으로 연장되어 형성되고 상기 여러개의 워드선과 상기 메모리 셀 어레이의 적어도 하나의 주변에지 사이에 위치하고 상기 워드선과 같은 재료로 형성된 상기 막을 포함하는 반도체 메모리 장치의 제조방법에 있어서, 상기 워드선과 막을 형성한후, 상기 여러개의 워드선과 막위에 포토레지스트층을 형성하는 공정과, 상기 워드선과 상기 메모리 셀에 데이타선이 결합된 상기 데이타선 사이에 형성된 중간막에 드라이 에칭하여 마스크로서 상기 포토레지스트층을 사용하여 접촉구멍을 형성하는 공정을 포함하며, 상기 막은 상기 주변에지에 가장 근접하게 위치한 상기 워드선 상에서 레지스트 막의 두께가 얇아지는 것을 방지하는 위치의 상기 기판상에 위치하고, 상기 데이타선은 알루미늄으로 구성되고 상기 워드선과 상기 막은 제1의 다결정 실리콘층과 상기 제1층위에 형성된 제2의 실리사이드층으로 각각 형성되는 반도체 메모리 장치의 제조방법.
  28. 특허청구의 범위 제27항에 있어서, 상기 막은 고정 전위로 결합되는 반도체 메모리 장치의 제조방법.
  29. 특허청구의 범위 제28항에 있어서, 상기 막은 상기 메모리 셀 어레이의 동작에 관계없이 배열되는 반도체 메모리 장치의 제조방법.
  30. 특허청구의 범위 제27항에 있어서, 상기 막과 인접하는 상기 워드선사이의 거리는 상기 워드선들 사이의 거리와 동일한 반도체 메모리 장치의 제조 방법.
  31. 특허청구의 범위 제27항에 있어서, 상기 워드선과 상기 막은 서로 동시에 형성되는 반도체 메모리 장치의 제조 방법.
  32. 열에 제1 및 제2의 에지를 가지며, 반도체 기판상에 행과 열로 형성된 여러개의 메모리 셀을 포함하는 적어도 하나의 메모리 셀 어레이, 행으로 연장되고 상기 메모리 셀에 접속되어 있는 여러개의 제1의 워드선과 상기 제1의 워드선과 상기 메모리 셀 어레이의 상기 제1의 에지사이에 행으로 형성되고, 상기 메모리 셀 어레이상의 용장회로용 메모리 셀에 접속된 제2의 워드선, 열로 형성되고, 상기 제1 및 제2의 워드선에 형성되고, 상기 제1 및 제2의 워드선을 직교하며, 대응하는 열에 배열된 상기 메모리 셀과 상기 용장회로용 메모리 셀에 접속된 여러개의 데이타선, 상기 제1 및 제2의 워드선과 데이타선 사이에 형성된 층간 절연막, 상기 데이타선과 상기 메모리 셀을 접속한 상기 층간 절연막에 형성된 접촉구멍, 상기 메모리 셀 어레이내에 형성되고 상기 용장 회로용 상기 제2의 워드선과 상기 메모리 셀 어레이의 제1의 에지 사이에 형성되며, 행으로 형성되고 상기 제1의 워드선과 같은 재료로 형성되는 배선을 포함하는 반도체 메모리 장치.
  33. 특허청구의 범위 제32항에 있어서, 상기 제1 및 제2의 워드선은 다결정 실리콘으로 형성되는 반도체 메모리 장치.
  34. 특허청구의 범위 제32항에 있어서, 상기 제1 및 제2의 워드선은 제1의 다결정 실리콘층과 상기 제1의 층위의 제2의 실리사이드층으로 형성되는 반도체 메모리 장치.
  35. 특허청구의 범위 제32항에 있어서, 상기 데이타선은 알루미늄으로 형성되는 반도체 메모리 장치.
  36. 특허청구의 범위 제34항에 있어서, 상기 데이타선은 알루미늄으로 형성되는 반도체 메모리 장치.
  37. 특허청구의 범위 제32항에 있어서, 상기 배선은 상기 메모리 셀 어레이의 동작에 관계없이 배열되는 반도체 메모리 장치.
  38. 특허청구의 범위 제32항에 있어서, 각각의 메모리 셀은 전하축적용 캐파시터와 상기 캐파시터에 직렬 접속된 MISFET를 포함하는 반도체 메모리 장치.
  39. 특허청구의 범위 제37항에 있어서, 상기 배선은 고정 전위로 접속 배열되는 반도체 메모리 장치.
  40. 특허청구의 범위 제32항에 있어서, 또 상기 메모리 셀 어레이와, 상기 제1워드선과 상기 메모리 셀 어레이의 제2의 에지사이에 형성되며, 행으로 배열되고 상기 제1의 워드선과 같은 재료로 형성되는 다른 배선을 포함하는 반도체 메모리 장치.
  41. 특허청구의 범위 제40항에 있어서, 상기 제1 및 제2의 워드선은 다결정 실리콘으로 형성되는 반도체 메모리 장치.
  42. 특허청구의 범위 제40항에 있어서, 상기 제1 및 제2의 워드선은 제1의 다결정 실리콘층과 상기 제1의 층위의 제2의 실리사이드층으로 형성되는 반도체 메모리 장치.
  43. 특허청구의 범위 제40항에 있어서, 상기 데이타선은 알루미늄으로 형성되는 반도체 메모리 장치.
  44. 특허청구의 범위 제42항에 있어서, 상기 데이타선은 알루미늄으로 형성되는 반도체 메모리 장치.
  45. 특허청구의 범위 제40항에 있어서, 상기 다른 배선은 상기 메모리 셀 어레이의 동작에 관계없이 배열되는 반도체 메모리 장치.
  46. 특허청구의 범위 제45항에 있어서, 상기 배선은 고정 전위로 접속 배열되는 반도체 메모리 장치.
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