JP3434397B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3434397B2 JP22917595A JP22917595A JP3434397B2 JP 3434397 B2 JP3434397 B2 JP 3434397B2 JP 22917595 A JP22917595 A JP 22917595A JP 22917595 A JP22917595 A JP 22917595A JP 3434397 B2 JP3434397 B2 JP 3434397B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、半導体記憶装置におけるメモリ
ブロックとその周辺回路との配置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置、特にＤＲＡＭ
（ダイナミックランダムアクセスメモリ）の高集積化と
ともに大容量化が進んでいる。このような大容量化に伴
って、メモリセルアレイは多数のメモリブロック（サブ
アレイ）に分割されている。これは、メモリセルの信号
電圧の低下、ならびに消費電力または遅延時間の増大に
対処するために、ビット線およびワード線が多数に分割
されるからである。一般に半導体記憶装置は２の累乗２
N ビットの記憶容量を有するため、メモリブロックは偶
数行および偶数列に配置される。
【０００３】図１６および図１７は従来のＤＲＡＭの構
成を示すレイアウト図である。これらは、たとえば培風
館発行の伊藤清男著「超ＬＳＩメモリ」の第１９頁の図
１．１４に示されている。
【０００４】図１６は、６４ＫビットのＤＲＡＭの内部
構成を示す。図１６に示されるように、このＤＲＡＭ
は、半導体基板１０と、半導体基板１０上に形成された
メモリセルアレイＭＡ１およびＭＡ２と、メモリセルア
レイＭＡ１，ＭＡ２を縦断して配置されたロウデコーダ
４２と、メモリセルアレイＭＡ１，ＭＡ２を横断して配
置されたコラムデコーダ４３と、メモリセルアレイＭＡ
１のための周辺回路１１と、メモリセルアレイＭＡ２の
ための周辺回路１２とを備える。
【０００５】図１７は、６４ＭビットのＤＲＡＭの内部
構成を示す。図１７に示されるように、このＤＲＡＭ
は、半導体基板１０と、半導体基板１０上に形成された
メモリセルアレイＭＡ１〜ＭＡ４と、メモリセルアレイ
ＭＡ１〜ＭＡ４を横断して配置されたロウデコーダ４２
と、メモリセルアレイＭＡ１〜ＭＡ４の一方の短辺に隣
接して配置されたコラムデコーダ４３と、メモリセルア
レイＭＡ１〜ＭＡ４のための周辺回路１１とを備える。
【０００６】ここで、図１７に示されたメモリセルアレ
イＭＡ１〜ＭＡ４の各々は６４個のサブアレイに分割さ
れている。図１７では、メモリセルアレイＭＡ３のサブ
アレイＳＡ１〜ＳＡ６４のみが図示されている。このＤ
ＲＡＭは６４Ｍビットの記憶容量を有するので、メモリ
セルアレイＭＡ１〜ＭＡ４の各々は１６Ｍ（１６×
２ 20）個のメモリセルを含み、さらにサブアレイＳＡ１
〜ＳＡ６４の各々は２５６Ｋ（２５６×２10）個のメモ
リセルを含む。したがって、このＤＲＡＭでは、２行お
よび１２８列にサブアレイが配置されている。
【０００７】また、周辺回路１１は、メモリセルアレイ
ＭＡ１〜ＭＡ４を制御する制御回路（図示せず）と、入
出力インタフェース回路（図示せず）とを含む。入出力
インタフェース回路は、外部から与えられた制御信号お
よび書込データを内部信号に変換して制御回路に供給し
たり、あるいはメモリセルアレイＭＡ１〜ＭＡ４から制
御回路に転送された読出データを外部に出力する回路で
ある。制御回路は、入出力インタフェース回路に与えら
れる制御信号またはデータに基づいてメモリセルアレイ
ＭＡ１〜ＭＡ４を制御する回路である。
【０００８】
【発明が解決しようとする課題】上述したようにＤＲＡ
Ｍは２の累乗２N 個のメモリセルを含むことから、サブ
アレイを偶数行および偶数列に配置することが常識であ
った。しかしながら、大容量化に伴ってサブアレイの数
はますます増大する傾向にある。そのため、図１６およ
び図１７に示されたような配置方法では１ＧビットのＤ
ＲＡＭを実現することは困難である。すなわち、１Ｇビ
ットのＤＲＡＭではメモリセルアレイを多数のサブアレ
イに分割しなければならないので、周辺回路から各サブ
アレイまでの距離がまちまちとなり、その結果、信号遅
延もまちまちとなるという問題があった。
【０００９】したがって、この発明の目的は大きい記憶
容量を有する半導体記憶装置を提供することである。
【００１０】この発明の他の目的は、信号遅延が均等な
半導体記憶装置を提供することである。
【００１１】この発明のさらに他の目的は、複数のメモ
リブロックとその周辺回路とを配置する新たな方法を提
供することである。
【００１２】
【課題を解決するための手段】この発明の１つの局面に
従うと、外部クロック信号に応答して動作する同期型半
導体記憶装置は、複数の単位ブロックと、第１の内部ク
ロック信号生成回路とを備える。複数の単位ブロック
は、所定の領域を包囲するように配置される。第１の内
部クロック信号生成回路は、所定の領域に配置され、外
部クロック信号に応答して第１の内部クロック信号を生
成し、複数の単位ブロックにそれぞれ供給する。複数の
単位ブロックの各々は、複数のワード線、ワード線と交
差する複数のビット線、およびワード線とビット線との
交点に対応する複数のメモリセルを含む複数のメモリブ
ロックと、複数のメモリブロックで包囲されるように配
置された、複数のメモリブロックのための周辺回路とを
備える。単位ブロックの各々における周辺回路は、第１
の内部クロック信号に応答して第２の内部クロック信号
を生成し、複数のメモリブロックにそれぞれ供給する第
２の内部クロック信号生成回路を含む。
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】この発明のさらにもう１つの局面に従う
と、外部クロック信号に応答して動作する同期型半導体
記憶装置は、４つの単位ブロックと第１の内部クロック
信号生成回路とを備える。単位ブロックの各々は８つの
メモリブロックとそのための周辺回路とを備える。８つ
のメモリブロックは３行および３列にその第２行第２列
を除いて配置される。メモリブロックの各々は、複数の
ワード線、ワード線と交差する複数のビット線、および
ワード線とビット線との交点に対応する複数のメモリセ
ルを含む。周辺回路は第２行第２列に配置される。第１
の内部クロック信号生成回路は４つの単位ブロックの中
心に配置され、外部クロック信号に応答して第１の内部
クロック信号を生成し、４つの単位ブロックにそれぞれ
供給する。単位ブロックの各々における周辺回路は、第
１の内部クロック信号に応答して第２の内部クロック信
号を生成し、８つのメモリブロックにそれぞれ供給する
第２の内部クロック信号生成回路を含む。
【００２２】ここで、上記半導体記憶装置は好ましくは
さらに、クロック入力端子を備える。クロック入力端子
は４つの単位ブロックの中心に配置され、第１の内部ク
ロック信号生成回路に接続され、外部クロック信号を受
ける。
【００２３】上記半導体記憶装置は好ましくはさらに、
アドレスバッファを備える。アドレスバッファは第１の
内部クロック信号生成回路の周辺に配置され、外部アド
レス信号に応答して内部アドレス信号を生成する。
【００２４】上記半導体記憶装置は好ましくはさらに、
アドレス入力端子を備える。アドレス入力端子は、クロ
ック入力端子の周辺に配置され、アドレスバッファに接
続され、外部アドレス信号を受ける。また、単位ブロッ
クの各々は好ましくはさらに、制御入力端子を備える。
制御入力端子は、周辺回路上に配置され、メモリブロッ
クを制御するための制御信号を受ける。この制御信号は
好ましくはアドレスストローブ信号を含む。
【００２５】また、上記単位ブロックの各々における周
辺回路は好ましくは、８つのメモリブロックをテストす
るテスト回路を含む。
【００２６】
【００２７】この発明のさらにもう１つの局面に従う
と、半導体記憶装置は、半導体基板と、第１から第４ま
でのメモリブロックと、それらメモリブロックのための
周辺回路とを備える。第１から第４までのメモリブロッ
クは、半導体基板上であってその中心を包囲するように
配置される。メモリブロックの各々は、正方形の形状を
有し、かつ複数のワード線、ワード線と交差する複数の
ビット線、およびワード線とビット線との交点に対応す
る複数のメモリセルを含む。周辺回路は、半導体基板上
であってその中心に配置される。第１のメモリブロック
の一方の短辺が第４のメモリブロックの一方の長辺と隣
接しかつ第１のメモリブロックの一方の長辺が第４のメ
モリブロックの一方の短辺と一致するように、第１のメ
モリブロックは配置される。第２のメモリブロックの一
方の短辺が第１のメモリブロックの他方の長辺と隣接し
かつ第２のメモリブロックの一方の長辺が第１のメモリ
ブロックの他方の短辺と一致するように、第２のメモリ
ブロックは配置される。第３のメモリブロックの一方の
短辺が第２のメモリブロックの他方の長辺と隣接しかつ
第３のメモリブロックの一方の長辺が第２のメモリブロ
ックの他方の短辺と一致するように、第３のメモリブロ
ックは配置される。第４のメモリブロックの他方の短辺
が第３のメモリブロックの他方の長辺と隣接しかつ第４
のメモリブロックの他方の長辺が第３のメモリブロック
の他方の短辺と一致するように、第４のメモリブロック
は配置される。
【００２８】この発明のさらにもう１つの局面に従う
と、半導体記憶装置は、半導体基板と、第１から第５ま
でのメモリブロックと、それらメモリブロックのための
周辺回路とを備える。第１から第５までのメモリブロッ
クは半導体基板上であってその中心を包囲するように配
置される。メモリブロックの各々は、複数のワード線、
ワード線と交差する複数のビット線、およびワード線と
ビット線との交点に対応する複数のメモリセルを含む。
第１のメモリブロックの一方の長辺が第５のメモリブロ
ックの一方の短辺と隣接しかつ第１のメモリブロックの
一方の短辺が第５のメモリブロックの一方の長辺と一致
するように、第１のメモリブロックは配置される。第２
のメモリブロックの一方の長辺が第１のメモリブロック
の他方の短辺と隣接しかつ第２のメモリブロックの一方
の短辺が第１のメモリブロックの他方の長辺と一致する
ように、第２のメモリブロックは配置される。第３のメ
モリブロックの一方の短辺が第２のメモリブロックの他
方の短辺と隣接しかつ第３のメモリブロックの一方の長
辺が第２のメモリブロックの他方の長辺と一致するよう
に、第３のメモリブロックは配置される。第４のメモリ
ブロックの一方の短辺が第３のメモリブロックの他方の
長辺と隣接しかつ第４のメモリブロックの一方の長辺が
第３のメモリブロックの他方の短辺と一致するように、
第４のメモリブロックは配置される。第５のメモリブロ
ックの他方の短辺が第４のメモリブロックの他方の長辺
と隣接しかつ第５のメモリブロックの一方の長辺が第４
のメモリブロックの他方の短辺と一致するように、第５
のメモリブロックは配置される。
【００２９】この発明のさらに他の局面に従うと、半導
体記憶装置は、半導体基板と、第１から第６までのメモ
リブロックと、それらメモリブロックのための周辺回路
とを備える。第１のメモリブロックの一方の短辺が第６
のメモリブロックの一方の短辺と隣接しかつ第１のメモ
リブロックの一方の長辺が第６のメモリブロックの一方
の長辺と一致するように、第１のメモリブロックは配置
される。第２のメモリブロックの一方の短辺が第１のメ
モリブロックの他方の長辺と隣接しかつ第２のメモリブ
ロックの一方の長辺が第１のメモリブロックの他方の短
辺と一致するように、第２のメモリブロックは配置され
る。第３のメモリブロックの一方の長辺が第２のメモリ
ブロックの他方の短辺と隣接しかつ第３のメモリブロッ
クの一方の短辺が第２のメモリブロックの一方の長辺と
一致するように、第３のメモリブロックは配置される。
第４のメモリブロックの一方の短辺が第３のメモリブロ
ックの他方の短辺と隣接しかつ第４のメモリブロックの
一方の長辺が第３のメモリブロックの他方の長辺と一致
するように、第４のメモリブロックは配置される。第５
のメモリブロックの一方の短辺が第４のメモリブロック
の他方の長辺と隣接しかつ第５のメモリブロックの一方
の長辺が第４のメモリブロックの他方の短辺と一致する
ように、第５のメモリブロックは配置される。第６のメ
モリブロックの他方の長辺が第５のメモリブロックの他
方の短辺と隣接しかつ第６のメモリブロックの他方の短
辺が第５のメモリブロックの一方の長辺と一致するよう
に、第６のメモリブロックは配置される。
【００３０】したがって、この発明によれば、周辺回路
から各メモリブロックまでの距離が概ね均等となり、そ
の結果、信号遅延も概ね均等となる。そのため、大きい
記憶容量を有する半導体記憶装置を実現することが容易
となる。
【００３１】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
【００３２】［実施の形態１］図１は、この発明の実施
の形態１によるＤＲＡＭの構成を示すレイアウト図であ
る。図１を参照して、このＤＲＡＭは、半導体基板１０
と、半導体基板１０上に２行Ｌ１，Ｌ２および２列Ｃ
１，Ｃ２に配置された４つの単位ブロックＵ１〜Ｕ４と
を備える。単位ブロックＵ１〜Ｕ４の各々は、８つのメ
モリブロックと、その８つのメモリブロックのための周
辺回路とを備える。具体的には、単位ブロックＵ１は、
３行Ｌ１１〜Ｌ１３および３列Ｃ１１〜Ｃ１３にその第
２行第２列（Ｌ１２，Ｃ１２）を除いて配置されたメモ
リブロックＢ１１〜Ｂ１８と、その第２行第２列（Ｌ１
２，Ｃ１２）に配置された周辺回路１１とを備える。単
位ブロックＵ２は、３行Ｌ２１〜Ｌ２３および３列Ｃ１
１〜Ｃ１３にその第２行第２列（Ｌ２２，Ｃ１２）を除
いて配置されたメモリブロックＢ２１〜Ｂ２８と、その
第２行第２列（Ｌ２２，Ｃ１２）に配置された周辺回路
１２とを備える。単位ブロックＵ３は、３行Ｌ２１〜Ｌ
２３および３列Ｃ２１〜Ｃ２３にその第２行第２列（Ｌ
２２，Ｃ２２）を除いて配置されたメモリブロックＢ３
１〜Ｂ３８と、その第２行第２列（Ｌ２２，Ｃ２２）に
配置された周辺回路１３とを備える。そして、単位ブロ
ックＵ４は、３行Ｌ１１〜Ｌ１３および３列Ｃ２１〜Ｃ
２３にその第２行第２列（Ｌ１２，Ｃ２２）を除いて配
置されたメモリブロックＢ４１〜Ｂ４８と、その第２行
第２列（Ｌ１２，Ｃ２２）に配置された周辺回路１４と
を備える。
【００３３】このＤＲＡＭが１Ｇビットの記憶容量を有
する場合は、メモリブロックＢ１１〜Ｂ１８，Ｂ２１〜
Ｂ２８，Ｂ３１〜Ｂ３８，Ｂ４１〜Ｂ４８の各々が３２
Ｍ（３２×２20）個のメモリセル２０を含み、その結
果、単位ブロックＵ１〜Ｕ４の各々が２５０Ｍ（２５０
×２20）個のメモリセル２０を含む。
【００３４】図２は、図１中の単位ブロックＵ１〜Ｕ４
の各々の構成を詳細に示すブロック図である。図２を参
照して、この単位ブロックは、メモリセルアレイ１６
と、ロウデコーダ２２と、コラムデコーダ２３と、制御
入力端子２４〜２６と、ロウアドレスストローブ（ＲＡ
Ｓ）バッファ２７と、コラムアドレスストローブ（ＣＡ
Ｓ）バッファ２８と、ライトイネーブル（ＷＥ）バッフ
ァ２９と、アドレス入力端子３０と、アドレスバッファ
３１と、サブクロック生成器３２と、入出力レジスタ３
３と、入力バッファ３４と、出力バッファ３５と、デー
タ入出力端子３６とを備える。ここで、入力バッファ３
４と出力バッファ３５とは入出力インターフェース回路
を構成する。
【００３５】メモリセルアレイ１６は、上述した８つの
メモリブロックに分割される。メモリセルアレイ１６
は、複数のワード線、ワード線と交差する複数のビット
線、およびワード線とビット線との交点に対応する複数
のメモリセルを含む。図２では、１本のワード線１７
と、１対のビット線１８および１９と、１つのメモリセ
ル２０とが示されている。
【００３６】メモリセルアレイ１６はさらに、スペアメ
モリセルアレイ２１を含む。スペアメモリセルアレイ２
１は、上記ワード線と置換可能な複数のスペアワード線
（図示せず）と、上記ビット線と置換可能な複数のスペ
アビット線（図示せず）と、上記メモリセルと置換可能
な複数のスペアメモリセル（図示せず）とを含む。
【００３７】制御入力端子２４〜２６は、外部から与え
られた外部ロウアドレスストローブ信号／ＲＡＳ、外部
コラムアドレスストローブ信号／ＣＡＳ、および外部ラ
イトイネーブル信号／ＷＥをそれぞれ受ける。ＲＡＳバ
ッファ２７は制御入力端子２４と接続され、外部ロウア
ドレスストローブ信号／ＲＡＳに応答して内部ロウアド
レスストローブ信号／ＲＡＳＩを生成する。ＣＡＳバッ
ファ２８は制御入力端子２５と接続され、外部コラムア
ドレスストローブ信号／ＣＡＳに応答して内部コラムア
ドレスストローブ信号／ＣＡＳＩを生成する。ＷＥバッ
ファ２９は制御入力端子２６と接続され、外部ライトイ
ネーブル信号／ＷＥに応答して内部ライトイネーブル信
号／ＷＥＩを生成する。
【００３８】アドレス入力端子３０は外部アドレス信号
ＡＤを受ける。アドレスバッファ３１はアドレス入力端
子３０と接続され、外部アドレス信号ＡＤに応答してコ
ラムアドレス信号ＲＡＤまたはコラムアドレス信号ＣＡ
Ｄを生成する。ロウデコーダ２２は内部ロウアドレスス
トローブ信号／ＲＡＳＩに応答してロウアドレス信号Ｒ
ＡＤを取込み、その取込まれたロウアドレス信号ＲＡＤ
に応答してワード線を選択する。コラムデコーダ２３は
内部コラムアドレスストローブ信号／ＣＡＳＩに応答し
てコラムアドレス信号ＣＡＤを取込み、その取込まれた
コラムアドレス信号ＣＡＤに応答してビット線を選択す
る。
【００３９】このＤＲＡＭは同期型半導体記憶装置であ
るので、外部から与えられたクロック信号に応答して動
作する。したがって、サブクロック生成器３２は、後述
するメインクロック生成器によって生成されたメインク
ロック信号ＣＫｍに応答してサブクロック信号ＣＫｓを
生成する。サブクロック信号ＣＫｓは、ＲＡＳバッファ
２７、ＣＡＳバッファ２８、ＷＥバッファ２９、アドレ
スバッファ３１、入出力レジスタ３３などに供給され
る。
【００４０】リードモードにおいては、コラムデコーダ
２３によって選択されたいくつかのビット線から入出力
レジスタ３３へデータが転送され、その転送されたデー
タは出力バッファ３５およびデータ入出力端子３６を介
して外部に出力される。他方、ライトモードにおいて
は、データ入出力端子３６および入力バッファ３４を介
してデータＤＱが入出力レジスタ３３に供給され、その
供給されたデータがコラムデコーダ２３によって選択さ
れたいくつかのビット線に転送される。
【００４１】図３および図４は、図１中の単位ブロック
Ｕ１〜Ｕ４の構成をさらに詳細に示すレイアウト図であ
る。図３および図４に示されるように、図２中のメモリ
セルアレイ１６は８つのサブアレイ４１に分割され、図
２中のロウデコーダ２２もまた８つのロウデコーダ４２
に分割され、さらに図２中のコラムデコーダ２３もまた
８つのコラムデコーダ４３に分割される。各ロウデコー
ダ４２は、対応するサブアレイ４１を縦断して配置され
る。各コラムデコーダ４３は、対応するサブアレイ４１
に隣接して配置される。したがって、メモリブロックＢ
１１〜Ｂ１８，Ｂ２１〜Ｂ２８，Ｂ３１〜Ｂ３８，Ｂ４
１〜Ｂ４８の各々は、サブアレイ４１と、ロウデコーダ
４２と、コラムデコーダ４３とを含む。他方、周辺回路
１１〜１４の各々は、ＲＡＳバッファ２７、ＣＡＳバッ
ファ２８、ＷＥバッファ２９、入出力レジスタ３３、入
力バッファ３４、および出力バッファ３５を含む。
【００４２】再び図２を参照して、このＤＲＡＭにおけ
る１つの周辺回路はさらに、対応する８つのメモリブロ
ックの欠陥を救済するための冗長回路３７を含む。冗長
回路３７は、欠陥メモリセルのアドレスがプログラム可
能なプログラム回路（図示せず）を含む。プログラムさ
れたロウアドレス信号が与えられると、冗長回路３７
は、そのロウアドレス信号に応答して選択されるべきワ
ード線の代わりにスペアワード線を選択するようにロウ
デコーダ２２を制御する。また、プログラムされたコラ
ムアドレス信号が与えられると、冗長回路３７は、その
コラムアドレス信号に応答して選択されるべきビット線
の代わりにスペアビット線を選択するようにコラムデコ
ーダ２３を制御する。
【００４３】また、このＤＲＡＭにおける周辺回路１１
〜１４の各々はさらに、対応する８つのメモリブロック
をテストするためのテスト回路３８を含む。ここでのテ
ストとしては、たとえば複数のメモリセルに同時に同じ
データを書込んだ後、その複数のメモリセルから読出さ
れたデータの一致または不一致を検出する、いわゆるマ
ルチビットテストが挙げられる。
【００４４】また、このＤＲＡＭにおける周辺回路１１
〜１４の各々はさらに、昇圧電位（Ｖｐｐ）生成器３９
および基板電位（Ｖｂｂ）生成器４０を含む。Ｖｐｐ生
成器３９は、ワード線などを駆動するための昇圧電位Ｖ
ｐｐを生成する。Ｖｂｂ生成器４０は、半導体基板１０
に供給するための負の基板電位Ｖｂｂを生成する。
【００４５】再び図３および図４を参照して、このＤＲ
ＡＭは、メインクロック生成器４４と、４つのアドレス
制御回路４５とを含む。メインクロック生成器４５は、
単位ブロックＵ１〜Ｕ４の中心に配置され、外部クロッ
ク信号に応答してメインクロック信号ＣＫｍを生成す
る。メインクロック信号ＣＫｍは、周辺回路１１〜１４
におけるサブクロック生成器３２にそれぞれ供給され
る。各サブクロック生成器３２によって生成されたサブ
クロック信号ＣＫｓは、対応する８つのメモリブロック
にそれぞれ供給される。
【００４６】また、アドレス制御回路４５は、メインク
ロック生成器４４の周辺に配置される。各アドレス制御
回路４５は、図２に示されたアドレスバッファ３１、ア
ドレス遷移検出器（ＡＴＤ）（図示せず）などを含む。
【００４７】図５は、図１〜図４の構成に加えて、１４
行および１４列に配置されたグリッド型の外部端子を示
す。これら外部端子は、このＤＲＡＭを覆うモールド樹
脂（図示せず）から突出し、半球形状の先端を有する。
図５に示されるように、クロック入力端子群４７は単位
ブロックＵ１〜Ｕ４の中心に配置され、さらにその周辺
にアドレス入力端子群４８が配置される。クロック入力
端子群４７は、メインクロック生成器４４と接続され、
外部クロック信号を受けるクロック入力端子を含む。ア
ドレス入力端子群４８は、アドレスバッファ３１に接続
され、外部アドレス信号ＡＤを受けるアドレス入力端子
３０を含む。
【００４８】また、制御入力端子群４９が周辺回路１１
〜１４上にそれぞれ配置される。制御入力端子群４９
は、図２に示された制御入力端子２４〜２６を含む。そ
の他の外部端子５０は、データの入出力、電源の供給な
どのためのものである。
【００４９】上述したようにこの実施の形態１によれ
ば、周辺回路１１〜１４の各々を包囲するように８つの
メモリブロックが配置されているため、周辺回路から各
メモリブロックまでの距離はほぼ均等となり、その結
果、信号遅延もほぼ均等となる。しかも、周辺回路をメ
モリセルアレイの端に配置した場合に比べて、周辺回路
からメモリブロックまでの最長距離が半分となり、その
結果、信号遅延も半分となる。
【００５０】また、最も周波数の高いクロック信号を扱
うクロック入力端子およびメインクロック生成器４４が
単位ブロックＵ１〜Ｕ４の中心に配置されているため、
メインクロック生成器４４から各サブクロック生成器３
２までの距離が均等となり、その結果、クロック信号の
遅延、つまりクロックスキューが均等となる。また、ク
ロック信号に次いで周波数の高いアドレス信号を扱うア
ドレス入力端子３０およびアドレス制御回路４５がメイ
ンクロック生成器４４の周辺に配置されているため、ア
ドレス制御回路４５から各単位ブロックまでの距離がほ
ぼ均等となり、その結果、アドレス信号の遅延がほぼ均
等となる。さらに、制御入力端子２４〜２６が各周辺回
路上に配置されているため、制御入力端子２４〜２６か
らバッファ２７〜２９までの距離が短縮され、その結
果、動作の高速化が可能になるとともに、それら配線の
ための占有面積が削減される。
【００５１】実施の形態１はこのような構成を採用して
いるため、１Ｇビットなどの大きな記憶容量を有するＤ
ＲＡＭが実現可能となる。
【００５２】また、メインクロック生成器４４がメイン
クロック信号ＣＫｍを生成し、さらに単位ブロックＵ１
〜Ｕ４の各々においてサブクロック生成器３２がサブク
ロック信号ＣＫｓを生成しているため、いずれのメモリ
ブロックにも同じタイミングでサブクロック信号ＣＫｓ
を供給することができる。
【００５３】さらに、各単位ブロックごとに１つのテス
ト回路３８が設けられているので、これら単位ブロック
Ｕ１〜Ｕ４を当時にテストすることができ、その結果、
テスト時間が短縮される。
【００５４】上記実施の形態１によるＤＲＡＭは４つの
単位ブロックＵ１〜Ｕ４を含むが、単位ブロックの数は
１つでもよく、特に限定されない。
【００５５】［実施の形態２］図６は、この発明の実施
の形態２によるＤＲＡＭの構成を示すレイアウト図であ
る。図６に示されるように、この実施の形態２では周辺
回路１１が中央に配置され、３２（２の累乗）個のメモ
リブロックＢ１〜Ｂ３２が周辺回路１１を包囲するよう
に配置されている。すなわち、メモリブロックＢ１〜Ｂ
３２は５（奇数）行Ｌ１〜Ｌ５および７（奇数）列Ｃ１
〜Ｃ７にその第３行第３列、第４列および第５列（Ｌ
３，Ｃ３），（Ｌ３，Ｃ４），（Ｌ３，Ｃ５）を除いて
配置され、周辺回路１１がその第３行第３列、第４列お
よび第５列に配置されている。
【００５６】この実施の形態２によれば、メモリブロッ
クＢ１〜Ｂ３２が周辺回路１１を包囲するように配置さ
れ、しかもメモリブロックＢ１〜Ｂ３２および周辺回路
１１が対称に配置されているため、周辺回路１１から各
メモリブロックまでの距離がほぼ均等となり、その結
果、信号遅延もほぼ均等となる。したがって、大きい記
憶容量を有するＤＲＡＭが実現可能となる。
【００５７】［実施の形態３］図７は、この発明の実施
の形態３によるＤＲＡＭの構成を示すレイアウト図であ
る。図７に示されるように、この実施の形態３では周辺
回路１１が中央に配置され、１６（２の累乗）個のメモ
リブロックＢ１〜Ｂ１６が周辺回路１１を包囲するよう
に配置されている。すなわち、メモリブロックＢ１〜Ｂ
１６は、３（奇数）行Ｌ１〜Ｌ３および６（偶数）列Ｃ
１〜Ｃ６にその第２行第３列および第４列（Ｌ２，Ｃ
３），（Ｌ２，Ｃ４）を除いて配置され、周辺回路１１
がその第２行第３列および第４列に配置されている。
【００５８】この実施の形態３によれば、メモリブロッ
クＢ１〜Ｂ１６が周辺回路１１を包囲するように配置さ
れ、しかもメモリブロックＢ１〜Ｂ１６および周辺回路
１１が対称に配置されているため、周辺回路１１から各
メモリブロックまでの距離はほぼ均等となり、その結
果、信号遅延もほぼ均等となる。したがって、大きい記
憶容量を有するＤＲＡＭが実現可能となる。
【００５９】［実施の形態４］図８は、この発明の実施
の形態４によるＤＲＡＭの構成を示すレイアウト図であ
る。図８に示されるように、この実施の形態４では周辺
回路１１が中央に配置され、３２（２の累乗）個のメモ
リブロックＢ１〜Ｂ３２が周辺回路１１を包囲するよう
に配置されている。すなわち、メモリブロックＢ１〜Ｂ
３２は、６（偶数）行Ｌ１〜Ｌ６および７（奇数）列Ｃ
１〜Ｃ７にその第３行第２列〜第６列および第４行第２
列〜第６列（Ｌ３，Ｃ２）〜（Ｌ３，Ｃ６），（Ｌ４，
Ｃ２）〜〜（Ｌ４，Ｃ６）を除いて配置され、周辺回路
１１がその第３行第２列〜第６列および第４行第２列〜
第６列に配置されている。
【００６０】この実施の形態４によれば、メモリブロッ
クＢ１〜Ｂ３２が周辺回路１１を包囲するように配置さ
れ、しかもメモリブロックＢ１〜Ｂ３２および周辺回路
１１が対称に配置されているため、周辺回路１１から各
メモリブロックまでの距離がほぼ均等となり、その結
果、信号遅延もほぼ均等となる。したがって、大きい記
憶容量を有するＤＲＡＭが実現可能となる。
【００６１】［実施の形態５］図９は、この発明の実施
の形態５によるＤＲＡＭの構成を示すレイアウト図であ
る。図９に示されるように、この実施の形態５では周辺
回路１１が中央に配置され、２６（偶数）個のメモリブ
ロックＢ１〜Ｂ２６が周辺回路１１を包囲するように配
置されている。すなわち、メモリブロックＢ１〜Ｂ２６
は、５（奇数）行Ｌ１〜Ｌ５および６（偶数）列Ｃ１〜
Ｃ６にその第３行第２列〜第５列（Ｌ３，Ｃ２）〜（Ｌ
３，Ｃ５）を除いて配置され、周辺回路１１はその第３
行第２列〜第５列に配置される。
【００６２】この実施の形態５によれば、メモリブロッ
クＢ１〜Ｂ２６が周辺回路１１を包囲するようにかつ対
称に配置されているため、周辺回路１１から各メモリブ
ロックまでの距離がほぼ均等となり、その結果、信号遅
延もほぼ均等となる。したがって、大きい記憶容量を有
するＤＲＡＭが実現可能となる。
【００６３】［実施の形態６］図１０は、この発明の実
施の形態６によるＤＲＡＭの構成を示すレイアウト図で
ある。図１０に示されるように、この実施の形態６では
周辺回路１１が中央に配置され、２１（偶数）個のメモ
リブロックＢ１〜Ｂ２２が周辺回路１１を包囲するよう
に配置されている。すなわち、メモリブロックＢ１〜Ｂ
２２は、４（偶数）行Ｌ１〜Ｌ４および７（奇数）列Ｃ
１〜Ｃ７にその第２行第３列〜第５列および第３行第３
列〜第５列（Ｌ２，Ｃ３）〜（Ｌ２，Ｃ５），（Ｌ３，
Ｃ３）〜（Ｌ３，Ｃ５）を除いて配置され、周辺回路１
１はその第２行第３列〜第５列および第３行第３列〜第
５列に配置される。
【００６４】この実施の形態６によれば、メモリブロッ
クＢ１〜Ｂ２２が周辺回路１１を包囲するようにかつ対
称に配置されているため、周辺回路１１から各メモリブ
ロックまでの距離がほぼ均等となり、その結果、信号遅
延もほぼ均等となる。したがって、大きい記憶容量を有
するＤＲＡＭが実現可能となる。
【００６５】［実施の形態７］図１１は、この発明の実
施の形態７によるＤＲＡＭの構成を示すレイアウト図で
ある。図１１に示されるように、この実施の形態７では
周辺回路１１が中央に配置され、６４（２の累乗）個の
メモリブロックＢ１〜Ｂ６４が周辺回路１１を包囲する
ように配置されている。すなわち、メモリブロックＢ１
〜Ｂ６４は、８（偶数）行Ｌ１〜Ｌ８および９（奇数）
列Ｃ１〜Ｃ９にその第４行第３列〜第６列および第５行
第３列〜第６列（Ｌ４，Ｃ３）〜（Ｌ４，Ｃ６），（Ｌ
５，Ｃ３）〜（Ｌ５，Ｃ６）を除いて配置され、周辺回
路１１がその第４行第３列〜第６列および第５行第３列
〜第６列に配置されている。
【００６６】この実施の形態７によれば、メモリブロッ
クＢ１〜Ｂ６４が周辺回路１１を包囲するように配置さ
れているため、周辺回路１１から各メモリブロックまで
の距離が概ね均等となり、その結果、信号遅延も概ね均
等となる。したがって、大きい記憶容量を有するＤＲＡ
Ｍが実現可能となる。
【００６７】［実施の形態８］図１２は、この発明の実
施の形態８によるＤＲＡＭの構成を示すレイアウト図で
ある。図１２に示されるように、この実施の形態８では
周辺回路１１が中央に配置され、６４（２の累乗）個の
メモリブロックＢ１〜Ｂ６４が周辺回路１１を包囲する
ように配置されている。すなわち、メモリブロックＢ１
〜Ｂ６４は、９（奇数）行Ｌ１〜Ｌ９および８（偶数）
列Ｃ１〜Ｃ８にその第３行第４列および第５列、第４行
第４列および第５列、第５行第４列および第５列、なら
びに第６行第４列および第５列（Ｌ３，Ｃ４），（Ｌ
３，Ｃ５），（Ｌ４，Ｃ４），（Ｌ４，Ｃ５），（Ｌ
５，Ｃ４），（Ｌ５，Ｃ５），（Ｌ６，Ｃ４），（Ｌ
６，Ｃ５）を除いて配置され、周辺回路１１がその第３
行第４列および第５列、第４行第４列および第５列、第
５行第４列および第５列、ならびに第６行第４列および
第５列に配置されている。
【００６８】この実施の形態８によれば、メモリブロッ
クＢ１〜Ｂ６４が周辺回路１１を包囲するように配置さ
れているため、周辺回路１１から各メモリブロックまで
の距離が概ね均等となり、その結果、信号遅延も概ね均
等となる。したがって、大きい記憶容量を有するＤＲＡ
Ｍが実現可能となる。
【００６９】［実施の形態９］図１３は、この発明の実
施の形態９によるＤＲＡＭの構成を示すレイアウト図で
ある。図１３に示されるように、正方形の形状を有する
周辺回路１１が中央に配置され、４（２の累乗）個のメ
モリブロックＢ１〜Ｂ４が周辺回路１１を包囲するよう
に配置されている。上述した「超ＬＳＩメモリ」の第１
３２頁および第１３３頁にも記載されているように、一
般にメモリブロックの短辺と長辺の比はほぼ２となる場
合が多い。この実施の形態９におけるメモリブロックＢ
１〜Ｂ４の各々は長方形の形状を有し、その短辺と長辺
の比は２となっている。そして、各メモリブロックの短
辺が他のメモリブロックの長辺と隣接しかつ各メモリブ
ロックの長辺が当該他のメモリブロックの短辺と一致す
るように、各メモリブロックは配置されている。
【００７０】また、周辺回路１１から各メモリブロック
へはその長辺の中心を通って制御信号、データ信号など
が供給されるのが望ましい。最も長い信号線の長さがそ
の短辺の長さに等しくなり、その結果、高速動作が可能
となるからである。
【００７１】この実施の形態９によれば、メモリブロッ
クＢ１〜Ｂ４が周辺回路１１を包囲するようにかつ対称
に配置されているため、周辺回路１１から各メモリブロ
ックまでの距離がほぼ均等となり、その結果、信号遅延
もほぼ均等となる。したがって、大きい記憶容量を有す
るＤＲＡＭが実現可能となる。
【００７２】［実施の形態１０］図１４は、この発明の
実施の形態１０によるＤＲＡＭの構成を示すレイアウト
図である。図１４に示されるように、この実施の形態１
０では周辺回路１１が中央に配置され、５個のメモリブ
ロックＢ１〜Ｂ５が周辺回路１１を包囲するように配置
されている。この実施の形態１０が上記実施の形態９と
異なるところは、周辺回路１１がメモリブロックと同じ
形状を有する点と、メモリブロックＢ１〜Ｂ５の数が５
である点である。
【００７３】この実施の形態１０によれば、メモリブロ
ックＢ１〜Ｂ５が周辺回路１１を包囲するようにかつ線
対称に配置されているため、周辺回路１１から各メモリ
ブロックまでの距離がほぼ均等となり、その結果、信号
遅延もほぼ均等となる。したがって、大きい記憶容量を
有するＤＲＡＭが実現可能となる。
【００７４】［実施の形態１１］図１５は、この発明の
実施の形態１１によるＤＲＡＭの構成を示すレイアウト
図である。図１５に示されるように、この実施の形態１
１では周辺回路１１が中央に配置され、６（偶数）個の
メモリブロックＢ１〜Ｂ６が周辺回路１１を包囲するよ
うに配置されている。この実施の形態１１が上記実施の
形態９および１０と異なるところは、周辺回路１１が２
つのメモリブロックに相当する正方形の形状を有する点
と、メモリブロックＢ１〜Ｂ６の数が６である点であ
る。
【００７５】この実施の形態１１によれば、メモリブロ
ックＢ１〜Ｂ６が周辺回路１１を包囲するようにかつ対
称に配置されているため、周辺回路１１から各メモリブ
ロックまでの距離がほぼ均等となり、その結果、信号遅
延もほぼ均等となる。したがって、大きい記憶容量を有
するＤＲＡＭが実現可能となる。
【００７６】以上、この発明の実施の形態を詳述した
が、この発明の範囲は上述した実施の形態によって限定
されるものではない。たとえばこの発明はＳＲＡＭスタ
ティックランダムアクセスメモリ）にも適用可能であ
り、また、メモリブロックの数は特に限定されないな
ど、この発明はその趣旨を逸脱しない範囲内で当業者の
知識に基づき種々の改良、修正、変形などを加えた形態
で実施し得るものである。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＲＡＭの構
成を示すレイアウト図である。
【図２】 図１中の各単位ブロックの構成を示すブロッ
ク図である。
【図３】 図１のＤＲＡＭの構成をさらに詳細に示すレ
イアウト図である。
【図４】 図１のＤＲＡＭの構成をさらに詳細に示すも
う１つのレイアウト図である。
【図５】 図１のＤＲＡＭの構成に加えて外部端子の構
成を示すレイアウト図である。
【図６】 この発明の実施の形態２によるＤＲＡＭの構
成を示すレイアウト図である。
【図７】 この発明の実施の形態３によるＤＲＡＭの構
成を示すレイアウト図である。
【図８】 この発明の実施の形態４によるＤＲＡＭの構
成を示すレイアウト図である。
【図９】 この発明の実施の形態５によるＤＲＡＭの構
成を示すレイアウト図である。
【図１０】 この発明の実施の形態６によるＤＲＡＭの
構成を示すレイアウト図である。
【図１１】 この発明の実施の形態７によるＤＲＡＭの
構成を示すレイアウト図である。
【図１２】 この発明の実施の形態８によるＤＲＡＭの
構成を示すレイアウト図である。
【図１３】 この発明の実施の形態９によるＤＲＡＭの
構成を示すレイアウト図である。
【図１４】 この発明の実施の形態１０によるＤＲＡＭ
の構成を示すレイアウト図である。
【図１５】 この発明の実施の形態１１によるＤＲＡＭ
の構成を示すレイアウト図である。
【図１６】 ６４ＫビットのＤＲＡＭの典型的な従来の
構成を示すレイアウト図である。
【図１７】 ６４ＭビットのＤＲＡＭの典型的な従来の
構成を示すレイアウト図である。
【符号の説明】
１０ 半導体基板、１１〜１４ 周辺回路、１６ メモ
リセルアレイ、１７ワード線、１８，１９ ビット線、
２０ メモリセル、２２，４２ ロウデコーダ、２３，
４３ コラムデコーダ、２４〜２６ 制御入力端子、２
７ ＲＡＳバッファ、２８ ＣＡＳバッファ、３０ ア
ドレス入力端子、３１ アドレスバッファ、３２ サブ
クロック生成器、３７ 冗長回路、３８ テスト回路、
４４メインクロック生成器、４５ アドレス制御回路、
Ｂ１〜Ｂ６４ メモリブロック、Ｕ１〜Ｕ４ 単位ブロ
ック。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 G11C 11/401 H01L 27/10 H01L 27/108

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部クロック信号に応答して動作する同
    期型半導体記憶装置であって、 所定の領域を包囲するように配置された複数の単位ブロ
    ックと、 前記所定の領域に配置され、前記外部クロック信号に応
    答して第１の内部クロック信号を生成し、前記複数の単
    位ブロックにそれぞれ供給する第１の内部クロック信号
    生成回路とを備え、 前記複数の単位ブロックの各々が、複数のワード線、前
    記ワード線と交差する複数のビット線、および前記ワー
    ド線と前記ビット線との交点に対応する複数のメモリセ
    ルを含む複数のメモリブロックと、 前記複数のメモリブロックで包囲されるように配置され
    た、前記複数のメモリブロックのための周辺回路とを備
    え、 前記単位ブロックの各々における周辺回路が、 前記第１の内部クロック信号に応答して第２の内部クロ
    ック信号を生成し、前記複数のメモリブロックにそれぞ
    れ供給する第２の内部クロック信号生成回路を含むこと
    を特徴とする 、半導体記憶装置。
  2. 【請求項２】 外部クロック信号に応答して動作する同
    期型半導体記憶装置であって、 ４つの単位ブロックと、 前記４つの単位ブロックの中心に配置され、前記外部ク
    ロック信号に応答して第１の内部クロック信号を生成
    し、前記４つの単位ブロックにそれぞれ供給する第１の
    内部クロック信号生成回路とを備え、 前記単位ブロックの各々が、 ３行および３列にその第２行第２列を除いて配置され、
    各々が、複数のワード線、前記ワード線と交差する複数
    のビット線、および前記ワード線と前記ビット線との交
    点に対応する複数のメモリセルを含む８つのメモリブロ
    ックと、 前記第２行第２列に配置され、前記８つのメモリブロッ
    クのための周辺回路とを備え、 前記単位ブロックの各々における周辺回路が、 前記第１の内部クロック信号に応答して第２の内部クロ
    ック信号を生成し、前記８つのメモリブロックにそれぞ
    れ供給する第２の内部クロック信号生成回路を含むこと
    を特徴とする、半導体記憶装置。
  3. 【請求項３】 前記４つの単位ブロックの中心に配置さ
    れ、前記第１の内部クロック信号生成回路に接続され、
    前記外部クロック信号を受けるクロック入力端子をさら
    に備えたことを特徴とする請求項２に記載の半導体記憶
    装置。
  4. 【請求項４】 前記第１の内部クロック信号生成回路の
    周辺に配置され、外部アドレス信号に応答して内部アド
    レス信号を生成するアドレスバッファをさらに備えたこ
    とを特徴とする請求項３に記載の半導体記憶装置。
  5. 【請求項５】 前記クロック入力端子の周辺に配置さ
    れ、前記アドレスバッファに接続され、前記外部アドレ
    ス信号を受けるアドレス入力端子をさらに備えたことを
    特徴とする請求項４に記載の半導体記憶装置。
  6. 【請求項６】 前記単位ブロックの各々がさらに、 前記周辺回路上に配置され、前記メモリブロックを制御
    するための制御信号を受ける制御入力端子を備えたこと
    を特徴とする請求項５に記載の半導体記憶装置。
  7. 【請求項７】 前記制御信号はアドレスストローブ信号
    を含むことを特徴とする請求項６に記載の半導体記憶装
    置。
  8. 【請求項８】 前記単位ブロックの各々における周辺回
    路は前記８つのメモリブロックをテストするテスト回路
    を含むことを特徴とする請求項２に記載の半導体記憶装
    置。
  9. 【請求項９】 半導体基板と、 前記半導体基板上であってその中心を包囲するように配
    置され、各々が、長方形の形状を有し、かつ複数のワー
    ド線、前記ワード線と交差する複数のビット線、および
    前記ワード線と前記ビット線との交点に対応する複数の
    メモリセルを含む第１から第４までのメモリブロック
    と、 前記半導体基板上であってその中心に配置され、前記第
    １から第４までのメモリブロックのための周辺回路とを
    備え、 前記第１のメモリブロックの一方の短辺が前記第４のメ
    モリブロックの一方の長辺と隣接しかつ前記第１のメモ
    リブロックの一方の長辺が前記第４のメモリブロックの
    一方の短辺と一致するように前記第１のメモリブロック
    が配置され、 前記第２のメモリブロックの一方の短辺が前記第１のメ
    モリブロックの他方の長辺と隣接しかつ前記第２のメモ
    リブロックの一方の長辺が前記第１のメモリブロックの
    他方の短辺と一致するように前記第２のメモリブロック
    が配置され、 前記第３のメモリブロックの一方の短辺が前記第２のメ
    モリブロックの他方の長辺と隣接しかつ前記第３のメモ
    リブロックの一方の長辺が前記第２のメモリブロックの
    他方の短辺と一致するように前記第３のメモリブロック
    が配置され、 前記第４のメモリブロックの他方の短辺が前記第３のメ
    モリブロックの他方の長辺と隣接しかつ前記第４のメモ
    リブロックの他方の長辺が前記第３のメモリブロックの
    他方の短辺と一致するように前記第４のメモリブロック
    が配置される、半導体記憶装置。
  10. 【請求項１０】 半導体基板と、 前記半導体基板上であってその中心を包囲するように配
    置され、各々が、長方形の形状を有し、かつ複数のワー
    ド線、前記ワード線と交差する複数のビット線、および
    前記ワード線と前記ビット線との交点に対応する複数の
    メモリセルを含む第１から第５までのメモリブロック
    と、 前記半導体基板上であってその中心に配置され、前記第
    １から第５までのメモリブロックのための周辺回路とを
    備え、 前記第１のメモリブロックの一方の長辺が前記第５のメ
    モリブロックの一方の短辺と隣接しかつ前記第１のメモ
    リブロックの一方の短辺が前記第５のメモリブロックの
    一方の長辺と一致するように前記第１のメモリブロック
    が配置され、 前記第２のメモリブロックの一方の長辺が前記第１のメ
    モリブロックの他方の短辺と隣接しかつ前記第２のメモ
    リブロックの一方の短辺が前記第１のメモリブロックの
    他方の長辺と一致するように前記第２のメモリブロック
    が配置され、 前記第３のメモリブロックの一方の短辺が前記第２のメ
    モリブロックの他方の短辺と隣接しかつ前記第３のメモ
    リブロックの一方の長辺が前記第２のメモリブロックの
    他方の長辺と一致するように前記第３のメモリブロック
    が配置され、 前記第４のメモリブロックの一方の短辺が前記第３のメ
    モリブロックの他方の長辺と隣接しかつ前記第４のメモ
    リブロックの一方の長辺が前記第３のメモリブロックの
    他方の短辺と一致するように前記第４のメモリブロック
    が配置され、 前記第５のメモリブロックの他方の短辺が前記第４のメ
    モリブロックの他方の長辺と隣接しかつ前記第５のメモ
    リブロックの前記一方の長辺が前記第４のメモリブロッ
    クの他方の短辺と一致するように前記第５のメモリブロ
    ックが配置される、半導体記憶装置。
  11. 【請求項１１】 半導体基板と、 前記半導体基板上であってその中心を包囲するように配
    置され、各々が、長方形の形状を有し、かつ複数のワー
    ド線、前記ワード線と交差する複数のビット線、および
    前記ワード線と前記ビット線との交点に対応する複数の
    メモリセルを含む第１から第６までのメモリブロック
    と、 前記半導体基板上であってその中心に配置され、前記第
    １から第６までのメモリブロックのための周辺回路とを
    備え、 前記第１のメモリブロックの一方の短辺が前記第６のメ
    モリブロックの一方の短辺と隣接しかつ前記第１のメモ
    リブロックの一方の長辺が前記第６のメモリブロックの
    一方の長辺と一致するように前記第１のメモリブロック
    が配置され、 前記第２のメモリブロックの一方の短辺が前記第１のメ
    モリブロックの他方の長辺と隣接しかつ前記第２のメモ
    リブロックの一方の長辺が前記第１のメモリブロックの
    他方の短辺と一致するように前記第２のメモリブロック
    が配置され、 前記第３のメモリブロックの一方の長辺が前記第２のメ
    モリブロックの他方の短辺と隣接しかつ前記第３のメモ
    リブロックの一方の短辺が前記第２のメモリブロックの
    前記一方の長辺と一致するように前記第３のメモリブロ
    ックが配置され、 前記第４のメモリブロックの一方の短辺が前記第３のメ
    モリブロックの他方の短辺と隣接しかつ前記第４のメモ
    リブロックの一方の長辺が前記第３のメモリブロックの
    他方の長辺と一致するように前記第４のメモリブロック
    が配置され、 前記第５のメモリブロックの一方の短辺が前記第４のメ
    モリブロックの他方の長辺と隣接しかつ前記第５のメモ
    リブロックの一方の長辺が前記第４のメモリブロックの
    他方の短辺と一致するように前記第５のメモリブロック
    が配置され、 前記第６のメモリブロックの他方の長辺が前記第５のメ
    モリブロックの他方の短辺と隣接しかつ前記第６のメモ
    リブロックの他方の短辺が前記第５のメモリブロックの
    前記一方の長辺と一致するように前記第６のメモリブロ
    ックが配置される、半導体記憶装置。
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