JP3973250B2 - 半導体記憶装置 - Google Patents

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【0001】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、高速でアクセスすることのできるダイナミック型半導体記憶装置に関する。
【0002】
【従来の技術】
図97は、従来の半導体記憶装置の要部の構成を概略的に示す図である。図97において、半導体記憶装置は、複数のアレイブロックMBa〜MBnを含む。アレイブロックMBa〜MBnの各々は、行列状に配置される複数のメモリセルMCと、各行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線WLと、各列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線対BLPを含む。図97においては、アレイブロックMBa〜MBn各々において、1本のワード線WLと1つのビット線対BLPを代表的に示す。
【0003】
アレイブロックMBa〜MBnそれぞれに対応して、XデコーダXDa〜XDn、センスアンプ帯SABa〜SABnおよびセレクタ帯STRa〜STRnが配置され、またアレイブロックMBa〜MBnに共通にYデコーダYDおよびグローバルI/O線GI/Oが設けられる。
【0004】
XデコーダXDa〜XDnは活性化時、与えられた行アドレス信号(この経路は示さず)をデコードし、対応のアレイブロックMBa〜MBnのアドレス指定された行に対応して配置されたワード線を選択状態へと駆動する。
【0005】
センスアンプ帯SABa〜SABnは、対応のアレイブロックMBa〜MBnの各列(ビット線対BLP)に対応して配置されるセンスアンプを含み、活性化時、対応のビット線対BLP上に現れたメモリセルデータを検知し増幅しラッチする。
【0006】
YデコーダYDは、与えられた列アドレス信号をデコードし、アドレス指定された列を選択する列選択信号を列選択信号線CS上に伝達する。セレクタ帯STRa〜STRnは、YデコーダYDから列選択信号線CS上に伝達された列選択信号と図示しないアレイブロック選択信号とに応答して、アレイブロック選択信号の指定するアレイブロックのアドレス指定された列(ビット線対BLP)をグローバルI/OバスGI/Oへ接続する。
【0007】
グローバルI/OバスGI/Oには、データ読出時に活性化され、グローバルI/OバスGI/O上のデータを増幅して内部リード/ライトバスRWBS上へ伝達するリードドライバRDRと、データ書込時に活性化され、内部リード/ライトバスRWBS上のデータをバッファ処理してグローバルI/OバスGI/Oへ伝達するライトドライバWDRが設けられる。
【0008】
リード/ライトバスRWBSとデータ入出力端子DQとの間に、データ読出時に活性化され、内部リード/ライトバスRWBS上のデータをバッファ処理してデータ入出力端子DQへ出力する出力バッファOBFと、データ書込時に活性化され、データ入出力端子DQへ与えられたデータ信号から内部書込データを生成して内部リード/ライトバスRWBSへ伝達する入力バッファIBFが設けられる。
【0009】
図97に示す半導体記憶装置においては、複数のアレイブロックMBa〜MBnのうち1つのアレイブロックのみが活性化される。ここで、「アレイ活性化」は、アレイにおいてワード線が選択状態とされ、この選択されたワード線に接続されるメモリセルのデータが各ビット線対BLP上に読出されてセンスアンプにより増幅される状態を示す。アレイブロック選択信号により指定されたアレイブロックに対してのみデータの書込/読出が行なわれる。
【0010】
図98は、図97に示すアレイブロックMBa〜MBnの内部構成を詳細に示す図である。図98においては、1つのアレイブロックの1列に関連する部分の構成を代表的に示す。また、1本のワード線WLのみが示される。
【0011】
図98において、ビット線対BLPは、互いに相補なデータ信号を伝達するビット線BLおよびZBLを含む。ビット線BLとワード線WLの交差部に配置されるメモリセルMCは、データを電荷の形態で格納するキャパシタMQと、ワード線WL上の信号電位に応答して、メモリキャパシタMQをビット線BLへ接続するnチャネルMOSトランジスタで構成されるアクセストランジスタMTを含む。
【0012】
センスアンプ帯SABに含まれるセンスアンプSAは、ビット線BLに接続される一方導通端子と、ビット線ZBLに接続されるコントロールゲートと、センスアンプ活性化信号Vpを受ける他方導通端子とを有するpチャネルMOSトランジスタP1と、ビット線ZBLに接続される一方導通端子と、ビット線BLに接続されるコントロールゲートと、センスアンプ活性化信号Vpを受ける他方導通端子とを有するpチャネルMOSトランジスタP2と、ビット線BLに接続される一方導通端子と、ビット線ZBLに接続されるコントロールゲートと、センスアンプ活性化信号Vnを受ける他方導通端子とを有するnチャネルMOSトランジスタN4と、ビット線ZBLに接続される一方導通端子と、ビット線対BLに接続されるコントロールゲートと、センスアンプ活性化信号Vnを受ける他方導通端子とを有するnチャネルMOSトランジスタN5を含む。
【0013】
pチャネルMOSトランジスタP1およびP2は、フリップフロップを構成し、センスアンプ活性化信号Vpの活性化時(ハイレベル)、ビット線BLおよびZBLのうちの電位の高いビット線をハイレベルへ駆動する。nチャネルMOSトランジスタN4およびN5も、フリップフロップを構成し、センスアンプ活性化信号Vnの活性化時(ローレベル)、ビット線BLおよびZBLの低電位のビット線をローレベルへ駆動する。
【0014】
アレイブロックMB♯A(MBa〜MBnのいずれか)に対しては、ローカルI/O線LIOaおよびLIObからなるローカルI/OバスLI/OAが配置される。
【0015】
セレクタ帯STRはビット線BLおよびZBLに対して設けられ、列選択信号CS(図97に示す列選択信号線上に伝達される信号であり、同じ符号で示す)に応答してビット線BLおよびZBLをローカルI/O線LIOaおよびLIObへ接続する列選択ゲートCSELと、アレイブロック選択信号TGAに応答してローカルI/O線LIOaおよびLIObをグローバルI/OバスGI/Oを構成するグローバルI/O線GIOaおよびGIObへそれぞれ接続するブロック選択ゲートBSELAを含む。列選択ゲートCSELは、ビット線BLとローカルI/O線LIOaの間に配置されるnチャネルMOSトランジスタで構成されるトランスファゲートN6と、ビット線ZBLとローカルI/O線LIObの間に配置されるnチャネルMOSトランジスタで構成されるトランスファゲートN7を含む。ブロック選択ゲートBSELAは、ローカルI/O線LIOaとグローバルI/O線GIOaの間に配置されるnチャネルMOSトランジスタで構成されるトランスファゲートN8と、ローカルI/O線LIObとグローバルI/O線GIObの間に配置されるnチャネルMOSトランジスタで構成されるトランスファゲートN9を含む。
【0016】
図98においては、また別のアレイブロックMB♯Bに対して設けられるブロック選択ゲートBSELBを示す。このブロック選択ゲートBSELBは、ブロック選択信号TGBに応答して、このアレイブロックMB♯Bに対して配置されるローカルI/O線をグローバルI/OバスGI/Oへ接続する。
【0017】
リードドライバRDRは、このグローバルI/OバスGI/O上に現れた相補的な信号を差動増幅して内部リード/ライトバスRWBSへ伝達する。ライトドライバWDRは、内部リード/ライトバスRWBS上の信号を増幅して相補書込データを生成してグローバルI/Oバス線GIOaおよびGIOb上に伝達する。
【0018】
ビット線BLおよびZBLには、イコライズ信号EQに応答してビット線BLおよびZBLを所定のプリチャージ電位Vprにプリチャージしかつイコライズするプリチャージ/イコライズ回路EPが設けられる。このイコライズ/プリチャージ回路EPは、イコライズ信号EQに応答してビット線BLおよびZBLを接続するnチャネルMOSトランジスタN1と、イコライズ信号EQに応答してプリチャージ電位Vprをビット線BLへ伝達するnチャネルMOSトランジスタN2と、イコライズ信号EQに応答してプリチャージ電位Vprをビット線ZBLへ伝達するnチャネルMOSトランジスタN3を含む。イコライズ信号EQは、この半導体記憶装置のスタンバイサイクル時において活性状態のハイレベルとされる。次に動作について説明する。
【0019】
今、画像データ処理などにおいてよく行なわれる、ある画素データを別の画素データで書換える動作を考える。このような動作は、画像の複製の処理などにおいて実行される。今、特に、1つのアレイブロックMB♯Aから別のアレイブロックMB♯Bへ画素データを転送する動作をその動作波形図である図99を参照して説明する。図99においては、アレイブロックMB♯Aに関連する制御信号およびローカルI/Oバスは、その末尾に文字「A」を付し、アレイブロックMB♯Bについての制御信号およびローカルI/O線等については、その末尾に「B」を付して示す。
【0020】
ロウアドレスストローブ信号ZRASがハイレベルの非活性状態においては、イコライズ信号EQAおよびEQBはともに活性状態のハイレベルにある。アドレスストローブ信号ZRASがローレベルの活性状態とされると、この半導体記憶装置のメモリセル選択動作が始まる。今、外部から与えられるアドレス信号(図示せず)がアレイブロックMB♯Aを指定しているため、このアレイブロックMB♯Aに対してのイコライズ信号EQAがローレベルとされ、イコライズ/プリチャージ回路EPが非活性状態とされる。これにより、アレイブロックMB♯Aにおいてビット線BLおよびZBLはプリチャージ電位Vprでフローティング状態とされる。続いて、図97に示すXデコーダによりロウアドレスストローブ信号ZRASの立下がり時に与えられたアドレス信号に従って、アレイブロックMB♯Aにおいてワード線WLAが選択され、ワード線WLA上の電位が上昇する。これにより、ビット線対BLP上に、この選択ワード線WLAに接続されるメモリセルのデータが読出され、ビット線対BLPAの電位がこの選択メモリセルデータに応じて変化する。図99においては、ハイレベルのデータが読出された場合の波形が一例として示される。
【0021】
次いで、所定時間が経過し、ビット線対BLPAのビット線BLAおよびZBLAの電位差が十分に大きくなると、センスアンプ活性化信号VpおよびVnが活性状態とされて、センスアンプ帯SABAに含まれるセンスアンプSAが、このビット線対BLPA上の電位を差動的に増幅する。
【0022】
センスアンプSAにより、ビット線BLおよびZBLの電位差が十分に拡大した後、YデコーダYDからの列選択信号CSAが選択状態を示すハイレベルに立上がり、列選択ゲートCSELが導通し、ビット線BLおよびZBLがローカルI/O線LIOaおよびLIObに接続される。
【0023】
次いで、図示しないブロックデコーダからのブロック選択信号TGAが選択状態を示すハイレベルとされ、ブロック選択ゲートBSELAが導通し、ローカルI/O線LIOaおよびLIObがグローバルI/O線GIOaおよびGIObに接続される。これにより、センスアンプSAにより検知増幅された選択メモリセルデータがグローバルI/OバスGI/O上に伝達される。
【0024】
この後、リードドライバRDRが活性化され、このグローバルI/OバスGI/O上に与えられた信号を差動増幅し、内部読出データを生成して内部リード/ライトバスRWBS上に伝達する。この内部リード/ライトバスRWBS上の内部読出データは、出力バッファOBF(図97参照)を介してデータ入出力端子DQへ伝達される。この読出されたデータは、半導体記憶装置の別のアレイブロックに再書込みするため、一旦レジスタなどの外部に設けられたデータ保持手段に格納される。半導体記憶装置においては別のワード線を選択するためにアレイプリチャージ動作が行なわれる。すなわち、ロウアドレスストローブ信号ZRASを非活性状態のハイレベルとし、選択アレイブロックMB♯Aの選択ワード線WLAを非選択状態とし、メモリセルMCに含まれるアクセストランジスタMTを非導通状態とする。この後、センスアンプ活性化信号VpおよびVnを非活性状態とし、次いでイコライズ信号EQAをハイレベルとして、イコライズ/プリチャージ回路EPを活性化して、ビット線対BLPAのビット線BLおよびZBLを中間電位Vprにプリチャージする。このときまた、列選択信号CSAはローレベルの非選択状態とされており、ビット線対BLPAとローカルI/O線LI/OAとは切離され、またローカルI/OバスLI/OAとグローバルI/OバスGI/Oも切離される。またデータ入出力端子DQの出力バッファOBFが非活性状態とされ、出力ハイインピーダンス状態とされる。
【0025】
次に、アレイブロックMB♯Bを選択するためにロウアドレスストローブ信号ZRASが再び活性状態のローレベルとされる。このとき同時にアドレス信号が与えられ、アレイブロックMB♯Bの指定およびアレイブロックMB♯Bにおけるワード線WLBの指定が行なわれる。これにより、指定されたアレイブロックMB♯Bにおいて、イコライズ信号EQBがローレベルとされ、イコライズ/プリチャージ回路EPが非活性状態とされる。ビット線対BLPBに選択メモリセルデータが現れた後、センスアンプ活性化信号VpBおよびVnBが活性状態とされ、ビット線対BLPBの電位が選択メモリセルデータに応じて変化する。次いで列選択信号CSBがハイレベルとされ、このビット線対BLPBがローカルI/OバスLI/OBに接続される。一方、データ書込のため、入力バッファIBFを介して、先に読出されて一旦保持されているデータが書込まれ、ライトドライバWDRを介して書込データがグローバルI/Oバス上に伝達される。
【0026】
グローバルI/Oバス上のデータが伝達されると、次いでアレイブロック選択信号TGBがハイレベルとされ、ブロック選択ゲートBSELBが導通し、グローバルI/OバスGI/OとローカルI/OバスLI/OBが接続されてローカルI/OバスLI/OBに書込データが伝達され、次いで列選択ゲートCSLEBを介して選択ビット線対BLPBへ書込データが伝達される。ライトドライバWDRの駆動力は、センスアンプSAのラッチ力も大きいため、ビット線対BLPBに設けられたセンスアンプSAのラッチデータが書込データに対応するデータとなる。
【0027】
書込動作が完了すると、再びロウアドレスストローブ信号ZRASがハイレベルの非活性状態とされ、アレイブロックMB♯Bにおける選択ワード線が再び非活性状態とされ、センスアンプ活性化信号VpBおよびVnBが非活性状態とされ、セレクタSTRBも非導通状態とされ、ローカルI/OバスLI/OBとグローバルI/OバスGI/Bも切離される。これにより、アレイブロックMB♯Bのプリチャージ状態とされる。
【0028】
【発明が解決しようとする課題】
メモリアレイが複数のアレイブロックに分割され、1つのアレイブロックのみが活性状態とされるアレイ分割構造の半導体記憶装置において、1つのアレイブロックのメモリセルのデータを別のアレイブロックのメモリセルへ転送する場合、2つのZRASサイクル(ロウアドレスストローブ信号ZRASについてのサイクル)が必要とされる。すなわち、1つのアレイブロックのメモリセルを選択し、この選択メモリセルのデータを装置外部を読出すサイクルと、別のアレイブロックのメモリセルを選択し、この選択メモリセルへ外部に読出されたデータを書込むサイクルとが必要とされる。このため、アレイブロック間データ転送を高速で行なうことができないという問題が生じる。特に、画像処理用途にこの半導体記憶装置を用いる場合、複製処理などの画像処理を高速で行なうことができず、データ処理速度(描画速度)が低下し、処理システムの性能が低下する。
【0029】
また、データ転送時において、ビット線の充放電が1つのアレイブロックと別のアレイブロックとにおいて合計2回行なわれる。このビット線充放電はセンスアンプ活性化信号VpおよびVnを伝達する信号線を介して行なわれる。このため、センスアンプ駆動のための電流消費が大きくなるという問題が生じる。
【0030】
また、アレイ分割構造の半導体記憶装置において1つのアレイブロックから別のアレイブロックへアクセス先を変更する場合、半導体記憶装置を一旦プリチャージ状態(非選択状態)へ駆動する必要がある(アレイブロックは互いに独立に駆動することができないため)。このため、アレイブロック変更時において最小限RASプリチャージ時間と呼ばれる時間が必要とされ、アクセス時間が長くなり、高速アクセスすることができなくなるという問題が生じる。
【0031】
また、1つのアレイブロックにおいてページモードでアクセスする場合、ページ切換(選択ワード線の切換)においては、選択ページ(選択ワード線)を一旦非選択状態へ駆動した後次のページ(ワード線)を選択状態へ駆動する必要があり、この場合においても、RASプリチャージ時間と呼ばれる時間が最小限必要とされ、応じてページ切換を高速で行なうことができず、高速アクセスがすることができなくなるという問題が生じる。
【0032】
さらに、従来の半導体記憶装置の場合、内部データバスすなわち入出力バッファと外部データバスのバス線と接続は固定的に1対1対応で定められている。ある種のCPU(中央演算処理装置)においては、バイトスワップ機能が設けられており、たとえば16ビットデータバスのうち上位または下位の8ビットデータバスを用いてデータ転送を行なうことにより、16ビット処理システムにおいて、8ビットデータを格納する8ビットメモリおよび8ビットデータを利用可能としている。しかしながら、このバイトスワップ機能においては、単に、CPUバスとメモリバスとの間の接続が上位バイトと下位バイトで切換えられるが、切換態様は、各メモリに対し固定的に定められている。たとえば、1つの8ビットメモリは、CPUバスの8ビット上位バスまたは下位8ビットバスのみと接続されている。たとえば、この8ビットメモリのデータ書込時および読出時において利用されるCPUバスを変更することはできず、処理用途に応じてこの8ビットメモリから読出された8ビットデータをCPUバスの上位バスまたは下位バスへ選択的に接続することはできず、したがってCPUの内部レジスタでその演算処理内容に応じて適宜データを格納することができず、CPUが内部で再びその演算処理内容に応じて8ビットデータの格納位置を変更しており、CPUの処理操作が煩雑となるという欠点が生じる。
またこのバイトスワップ機能を用いてデータ転送を行なう場合、利用されていないデータバスは空き状態であり、バス利用効率が低いという問題が生じる。
【0033】
それゆえ、この発明の目的は、アレイブロック間のデータ転送を高速かつ低消費電流で行なうことのできる半導体記憶装置を提供することである。
【0034】
この発明の他の目的は、低消費でセンスアンプを駆動することのできる半導体記憶装置を提供することである。
【0035】
この発明の他の目的は、複数のブロック間にわたって高速でアクセスすることのできる半導体記憶装置を提供することである。
【0036】
この発明のさらに他の目的は、ページ変更を高速で行なうことのできる半導体記憶装置を提供することである。
【0037】
この発明のさらに他の目的は、高速かつ効率的にデータ転送を外部処理装置とメモリ半導体記憶装置との間で行なうことのできる半導体記憶装置を提供することである。
【0038】
【課題を解決するための手段】
この発明は、要約すれば、複数のアレイブロックを互いに独立に駆動可能とするとともに、センスアンプ活性化信号線を選択的に容量に結合し、この容量の充電電圧をセンスアンプ活性化信号として利用するものである。
【0039】
すなわち、請求項1に係る半導体記憶装置は、各々が行および列のマトリクス状に配列される複数のメモリセルを有するとともに互いに独立にメモリセル行選択動作およびメモリセル列選択動作の活性化および非活性化の制御が可能な複数のアレイブロックと、これらの複数のアレイブロックに共通に配設され外部入出力データのビット幅に対応するビット幅を有する共通データバスと、アドレス信号に従ってこれら複数のアレイブロックのうちの1つのアレイブロックを選択し、この選択されたアレイブロックから共通データバスのビット幅と同じ数のメモリセルを選択し、かつ選択メモリセルデータを共通データバスへ読出すアレイ制御手段と、転送指示と転送アドレス信号とに応答して、アレイ制御手段により共通データバスへ読出されたメモリセルデータをこの転送アドレス信号が指定するアレイブロックへ転送する転送手段と、アドレス信号と転送アドレス信号とをリンクして格納する格納手段と、外部からのアドレス信号と格納手段の格納するアドレス信号の一致/不一致を判別する手段と、この判別手段の一致検出時に格納手段ん対応の転送アドレス信号を選択しかつ判別手段の不一致検出時に外部からのアドレス信号を選択してアドレス信号として与える手段とを備える。
【0040】
請求項2に係る半導体記憶装置は、アレイブロックの各々が、メモリセルの行に対応して配置される複数のワード線と、メモリセルの各列に対応して配置される複数のビット線対と、各列に対応して配置される複数のセンスアンプとを有する。このアレイ制御手段は、アドレス信号が指定するアレイブロックのセンスアンプを活性化する手段と、このアドレス信号に従って、選択アレイブロックの対応の列のセンスアンプを共通データバスへ接続する列選択手段とを含み、また転送手段が、転送アドレス信号に応答して共通データバス線を転送アドレス信号が指定する転送アレイブロックの列に接続する手段と、転送指示と転送アドレス信号に応答して、この転送アレイブロックのセンスアンプを活性化する手段とを備える。
【0041】
請求項3に係る半導体記憶装置は、請求項1または2に係る半導体記憶装置において、アレイブロックそれぞれに対応して配置され、共通データバスと同一ビット幅のローカルデータバスをさらに備え、列選択手段が対応のアレイブロックの列のセンスアンプを対応のローカルデータバス線へ接続する手段と、アドレス信号に応答してこの対応のローカルデータバスを共通データバスへ接続する手段とを含み、転送手段は、転送アドレス信号に従って、共通データバスを転送アレイブロックのローカルデータバスに接続する手段と、この転送アドレス信号の指定する転送アレイブロックの列のセンスアンプをこのローカルデータバス線に接続する手段とを含む。
【0042】
請求項4に係る半導体記憶装置は、転送手段が、転送指示と転送アドレス信号とに応答して、転送アドレス信号が指定する転送アレイブロックのセンスアンプ活性化前にこの転送アドレス信号が指定する行のワード線を選択状態へ駆動する手段を備える。
【0043】
請求項5に係る半導体記憶装置は、転送手段が、上記転送指示と上記転送アドレス信号とに応答して、この転送アドレス信号が指定する転送アレイブロックのワード線を非選択状態に維持する手段を備える。
【0044】
請求項6に係る半導体記憶装置は、請求項の半導体記憶装置において、各列のビット線対とセンスアンプとの間に配置される接続ゲートをさらに備え、転送手段が、転送指示と転送アドレス信号とに応答して、転送アレイブロックの接続ゲートを非導通状態に維持する手段を備える。
【0045】
請求項7に係る半導体記憶装置は、請求項1ないしのいずれかの半導体記憶装置が、共通データバス上のデータを増幅して出力バッファへ伝達するリードドライバと、このリードドライバの出力信号を受けるように結合される入力部を有し、入力バッファからのデータをバッファ処理して共通データバスへ伝達するライトドライバと、転送指示に応答してこのライトドライバを所定期間活性化する手段を備える。
【0046】
請求項8に係る半導体記憶装置は、請求項3の半導体記憶装置の転送手段が、転送指示に応答して転送アレイブロックのセンスアンプと対応のローカルデータバスとの接続およびこのローカルデータバスと通データバスとの接続の確立の後、転送アレイブロックのセンスアンプを活性化する手段を含む。
【0047】
請求項9に係る半導体記憶装置は、請求項7の転送手段が、転送指示に応答して転送アレイブロックのセンスアンプの活性化の後ライトドライバを活性化する手段を含む。
【0048】
請求項10に係る半導体記憶装置は、請求項2ないし9のいずれかの半導体記憶装置が、さらに、容量手段と、センスアンプの各アレイブロックに対応して配置されるセンスアンプ活性化信号線と、アドレス信号に従ってこのアレイブロックのセンスアンプの活性化から非活性化への移行時にアレイブロックのセンスアンプ活性化信号線を容量手段へ結合する手段と、転送アドレス信号と転送指示とに応答して転送アレイブロックのセンスアンプ活性化信号線をこの転送アレイブロックのセンスアンプの非活性化から活性化への移行時に容量手段へ所定期間結合する手段を備える。
【0051】
請求項1に係る半導体記憶装置は、請求項1ないし1のいずれかの転送手段が、転送指示と同時に与えられる保持指示に応答して、この転送アレイブロックのセンスアンプを保持指示の活性期間中、活性状態に維持する手段をさらに備える。
【0053】
請求項1に係る半導体記憶装置は、請求項1ないし1のいずれかの半導体記憶装置が、外部から周期的に与えられる一定のパルス幅を有するクロック信号に同期して、外部から与えられる行および列アドレス信号を同時に取込んで内部アドレス信号を生成する手段を備える。
【0054】
請求項1に係る半導体記憶装置は、請求項1の半導体記憶装置が、アレイブロック各々に対応して配置され、クロック信号に同期して与えられるチップ活性化信号によりイネーブルされて内部アドレス信号をラッチするラッチ手段を含む。このラッチ手段は、内部アドレス信号が対応のアレイブロックを指定するときに、その与えられた内部アドレス信号をラッチする。
【0055】
請求項1に係る半導体記憶装置は、請求項1または1の半導体記憶装置が、クロック信号に同期して、外部から与えられる内部動作指定用制御信号を取込んで内部制御信号を発生する手段を含む。
【0056】
請求項1に係る半導体記憶装置は、請求項1の半導体記憶装置のアレイ制御手段は、アドレス信号により指定される選択アレイブロックを、チップ活性化信号の活性化から所定の時間のみ選択アレイブロックを活性状態に維持する手段を含む。
【0057】
請求項1に係る半導体記憶装置は、請求項1ないし1の半導体記憶装置がアドレス信号と転送アドレスとをリンクして格納する格納手段と、外部から与えられるアドレス信号とこの格納手段の格納されたアドレス信号の一致/不一致を判別する手段と、この判別手段の一致検出時には格納手段の対応の転送アドレスを選択し、かつ不一致検出時には外部から与えられるアドレス信号を選択してアドレス信号として各アレイブロックへ与える手段をさらに備える。
【0059】
請求項1に係る半導体記憶装置は、各々が、行列状に配列される複数のメモリセルと、各列に対応して配置される複数のビット線対と、各行に対応して配置される複数のワード線と、各列に対応して配置される複数のセンスアンプとを有する複数のアレイブロックと、これら複数のアレイブロックの隣接アレイブロックの各列を相互接続するための複数のゲートと、第1のアドレス信号と転送指示とに応答して、第1のアドレス信号が指定するアレイブロックのメモリセルを選択する第1の選択手段と、この第1のアドレス信号と第1の選択手段とに応答して、この第1のアドレス信号が指定する選択アレイブロックのセンスアンプを活性化する手段と、第1のアドレス信号と転送指示とに応答して、選択アレイブロックと隣接アレイブロックとの間のゲートを導通状態とする接続手段と、第2のアドレス信号と転送指示とに応答して、該隣接アレイブロックのセンスアンプを活性化する手段を備える。
【0060】
請求項1の半導体記憶装置は、さらに転送アレイブロックのセンスアンプの活性化時、リフレッシュ指示とリフレッシュアドレス信号とに従って、リフレッシュアドレス信号が指定するアレイブロックに隣接するアレイブロックに対してビット線対をフローティング状態として対応のゲートを導通状態としてリフレッシュアドレスが指定するアレイブロックのセンスアンプの保持データを該隣接アレイブロックに転送してゲートを非導通状態とし、リフレッシュアドレス信号に従ってリフレッシュを実行し、リフレッシュ指示の活性化から非活性化への移行時、この異なるアレイブロックのセンスアンプの保持データを転送アレイブロックのセンスアンプへ返送し、該センスアンプを活性状態としかつ異なるアレイブロックのセンスアンプを非活性状態とする手段をさらに備える。
【0082】
請求項1に係る半導体記憶装置においては、アレイ制御手段により共通データバス線上に読出されたメモリセルデータが、転送手段により転送先のアレイブロックへ転送されるため、メモリセルデータを、データ転送のために装置外部へ読出す必要がなく、高速でアレイブロック間のデータ転送を行うことができる。また、アドレス信号と対応の転送アドレス信号とをリンクして格納し、外部アドレス信号と格納アドレス信号との一致/不一致に従って外部アドレス信号および転送アドレス信号の一方を選択しており、センスアンプをキャッシュとして利用することができ、高速アクセスが可能となる。
【0083】
請求項2に係る半導体記憶装置においては、転送先のアレイブロックのセンスアンプを活性化しており、確実に選択メモリセルのデータを転送先へ転送し、そこにラッチすることができる。
【0084】
請求項3に係る半導体記憶装置においては、アレイブロック各々にローカルI/Oバスが配置されており、ローカルI/Oバス線から共通データバスを介して転送先のアレイブロックのローカルI/Oバスを介してデータを転送しており、余分のデータ転送経路を新たに設ける必要がない。
【0085】
請求項4に係る半導体記憶装置においては、転送アレイブロックのセンスアンプの活性化前にワード線を選択状態としており、センスアンプ活性化時に、メモリセルのデータをこの転送先のアレイブロックのメモリセルへ書込むことができる。
【0086】
請求項5に係る半導体記憶装置においては、ワード線は非選択状態を維持しており、センスアンプに転送データがラッチされる。これにより、センスアンプをキャッシュとして利用することができる。
【0087】
請求項6に係る半導体記憶装置においては、データ転送時に、転送先のアレイブロックのビット線対をセンスアンプと切離しており、センスアンプのセンスノードの容量を小さくすることができ、このセンスアンプのセンスノードの電位を転送データに応じて変化させることができ、確実にセンスアンプによる転送データの検知、増幅およびラッチを行なわせることができる。
【0088】
請求項7に係る半導体記憶装置においては、リードドライバで増幅されたデータがライトドライバを活性化して共通データバスへ伝達しているため、転送先のアレイブロックの対応の列へ確実に転送データを書込むことができる。
【0089】
請求項8に係る半導体記憶装置においては、転送先のアレイブロックの対応のセンスアンプと共通データバスとの接続の後センスアンプを活性化しており、データ転送のために大きな駆動力を有するドライバを新たに設けて用いる必要がなく、対応のセンスアンプのセンスノードの電位をこの共通データバス上に伝達された転送データに応じて確実に変化させることができる。
【0090】
請求項9に係る半導体記憶装置においては、転送先のアレイブロックのセンスアンプの活性化の後、ライトドライバを活性化しており、余分のデータ転送用のドライバを用いることなく通常のデータ書込動作と同様の動作シーケンスで転送データを転送アレイブロックの対応の列へ書込むことができる。
【0091】
請求項10に係る半導体記憶装置においては、センスアンプ活性化信号線が容量に選択的に所定期間結合されるため、センスアンプ活性化信号線の充放電電流を容量に保存して次のセンスアンプ活性化信号の活性化時に再利用することができ、センスアンプ駆動部の消費電流を低減することができる。
【0094】
請求項1に係る半導体記憶装置においては、保持指示に応答して、転送アレイブロックのセンスアンプを活性状態に維持するように構成しているため、この転送先のアレイブロックのセンスアンプをキャッシュとして利用することができる。
【0096】
請求項1に係る半導体記憶装置においては、クロック信号に同期して行および列アドレス信号を取込んでおり、行選択系回路および列選択系回路を互いに独立に駆動することができ、複数のアレイブロックを重複的に活性状態としてデータ転送を行なうことができる。
【0097】
請求項1に係る半導体記憶装置においては、アレイブロック各々に対応してアドレスラッチが配置されており、各アレイブロックにおいて互いに独立にアドレス指定を行なうことができる。
【0098】
請求項1に係る半導体記憶装置においては、内部動作を指定する制御信号が外部クロック信号に同期して与えられており、信号取込タイミングおよび内部動作開始タイミングを容易に確立することができる。
【0099】
請求項1に係る半導体記憶装置においては、各アレイブロックの活性化期間は、チップ活性化信号の活性化から所定期間とされており、各アレイブロックの活性化を重複して行なう際のアレイブロック活性化の制御が容易となる。
【0102】
請求項1に係る半導体記憶装置においては、転送指示が与えられると、ゲートを用いて隣接アレイブロック間のビット線対を接続しており、高速で1行のメモリセルのデータを隣接アレイブロックへ転送することができる。
【0108】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の第1の実施の形態である半導体記憶装置の全体の構成を概略的に示す図である。図1において、半導体記憶装置は、1つのデータ入出力端子DQに対し4つのアレイブロックMBa〜MBdを一例として含む。このアレイブロックの数は複数個であればよく、さらに多く設けられてもよい。
【0109】
アレイブロックMBa〜MBdの各々は、後にその構成は詳細に説明するが、行および列状に配置される複数のメモリセルと、各行に対応して配置される複数のワード線と、各列に対応して配置される複数のビット線対を含む。
【0110】
アレイブロックMBa〜MBdそれぞれに対応して、活性化時、与えられた行アドレス信号をデコードし、対応のアレイブロックMBa〜MBdのワード線を選択するXデコーダXDa〜XDdと、対応のアレイブロックのビット線対それぞれに対応して配置され、対応のビット線対上の電位を検知し増幅しかつラッチする複数のセンスアンプを含むセンスアンプ帯SABa〜SABdと、列選択信号に従って、対応のアレイブロックの対応の列に配置されたセンスアンプをグローバルI/OバスGI/Oへ接続するセレクタSTRa〜STRdが設けられる。
【0111】
この図1に示す構成において、アレイブロックMBa〜MBdそれぞれに対応して、活性化時、列選択信号を発生するためのYデコーダYDa〜YDdが設けられる。YデコーダYDa〜YDdは、活性化時、対応のアレイブロックに対応して設けられたセレクタに対してのみ列選択信号(CS)を出力する。グローバルI/OバスGI/Oに対しては、リード/ライトドライバDRが設けられ、またリード/ライトドライバDRは、内部リード/ライトバスRWBSを介して入出力バッファBFに接続される。入出力バッファBFは、データ入出力端子DQとデータの授受を行なう。
【0112】
図1に示す半導体記憶装置はさらに、外部から周期的に与えられる一定のパルス幅を有するクロック信号CLKを受けて内部クロック信号を生成するクロックバッファ1と、このクロックバッファ1からの内部クロック信号に同期して外部から与えられる制御信号CE,W/Rおよびφを取込み内部制御信号を発生する制御回路2と、クロックバッファ1からの内部クロック信号と制御回路2からの指示信号に従って外部から与えられるアドレス信号を取込み内部アドレス信号BA、RAおよびCAを生成するアドレスバッファ3を含む。制御信号CEは、チップイネーブル信号であり、クロック信号CLKの立上がり時に活性状態のハイレベルとされると、内部での行選択動作が開始される。信号W/Rは、データの書込/読出を示す信号であり、チップイネーブル信号CEの活性化時に同時にデータの書込/読出を示す状態に設定される。制御信号φは、内部動作を指定する制御信号信号を総称的に示す信号であり、後に詳細に説明するが、転送指示、データ書換指示、データ保持指示などの各種制御信号を含む。制御信号CE,W/Rおよびφをクロック信号CLKに同期して取込み内部動作を開始する構成とすることにより、通常のアレイ分割構造の異なり、1つのアレイブロックが活性状態にあるときに、これと独立に別のアレイブロックを活性化することが可能となる。
【0113】
アドレスバッファ3は外部から与えられるアドレス信号を取込み、行アドレス信号RAおよび列アドレス信号CAを同時に生成する。行アドレス信号RAおよび列信号CAをチップイネーブル信号CEの活性化時に同時に生成することにより、各アレイブロックにおいて行選択系回路および列選択系回路の動作を互いに独立に制御することができ、かつセンスアンプの活性/非活性をワード線の選択/非選択と独立に制御することができる。
【0114】
半導体記憶装置は、さらに、この制御回路2からの内部制御信号とアドレスバッファ3から与えられるブロックアドレスBAに従って、このブロックアドレスBAが所定するアレイブロックに対し、必要な制御信号を与えるアレイ活性制御回路4を含む。
【0115】
このアレイ活性制御回路4は、後のその構成については詳細に説明するが、アレイブロックMBa〜MBd各々を互いに独立に活性化/プリチャージする。すなわち、制御バッファ2から与えられるチップイネーブル信号CEの活性化に応答して、アドレスバッファ3から与えられるブロックアドレスBAが指定するアレイブロックを一定の期間活性状態とする。アレイ活性制御回路4により、アレイブロックMBa〜MBdを、互いに独立に駆動する構成とすることにより、1つのアレイブロックにおいて選択されたメモリセルのデータを高速で他のアレイブロックへ伝達することができる。
【0116】
図2は、図1に示すアレイブロックの構成をより詳細に示す図である。図2において、図55に示す従来の半導体記憶装置の構成要素と対応する構成要素には同一の参照符号を付し、それらの詳細説明は省略する。
【0117】
図2において、ビット線対BLPそれぞれに対し、メモリセルMCが配置される部分とプリチャージ/イコライズ回路EPおよびセンスアンプSAを含むビット線周辺回路との間に、ビット線分離信号BLIに応答して選択的に非導通状態とされるビット線分離ゲート5が配置される。このビット線分離ゲート5は、ビット線BLに対して設けられるnチャネルMOSトランジスタN10と、ビット線ZBLに対して設けられるnチャネルMOSトランジスタN11を含む。これらのMOSトランジスタN10およびN11のゲートへビット線分離信号BLIが与えられる。このビット線分離ゲート5を各ビット線対BLPに設けることによりメモリセルデータを別のアレイブロックへ転送するときに他のアレイブロックのセンスアンプをキャッシュとして利用することが可能となる(これについては後に詳細に説明する)。
【0118】
リード/ライトドライバDRは、従来と同様、リードドライバRDRおよびライトドライバWDRを含む。次に動作について、その動作波形図である図3を参照して説明する。
【0119】
今、アレイブロックMB♯A(アレイブロックMBa〜MBdのいずれか)から他のアレイブロックMB♯Bへのデータ転送動作について説明する。
【0120】
クロックバッファ1へは、半導体記憶装置へのアクセスの有無にかかわらず、常時クロック信号CLKが印加される。アクセス時においては、チップイネーブル信号CEをワンショットのパルスの形で制御バッファ2へ与える。制御バッファ2は、クロック信号CLKの立上がり時にチップイネーブル信号CEを取込み、内部チップイネーブル信号をアドレスバッファ3およびアレイ活性制御回路4へ与える。アドレスバッファ3は、この制御バッファ2からの内部チップイネーブル信号の活性化時、与えられたアドレス信号を取込み内部アドレス信号BA、RAおよびCAを出力する。アレイ活性制御回路4は、この制御バッファ2からの内部チップイネーブル信号の活性化時活性化され、アドレスバッファ3からのブロックアドレス信号BAを取込み、このブロックアドレス信号BAが指定するアレイブロックに対して設けられたXデコーダXDを活性化する。
【0121】
ブロックアドレス信号BAが指定するアレイブロックMB♯Aにおいては、対応のXデコーダXD♯A(XDa〜XDdのいずれか)が活性化され、アドレスバッファ3からの内部行アドレス信号RAをデコードし、アレイブロックMB♯Aにおいてアドレス指定されたワード線WLAを選択状態へ駆動する。これにより、アレイブロックMB♯Aにおいては、この選択ワード線WLAに接続されるメモリセルデータが各ビット線対BLP上に読出される。ここで、図3においては、ワード線WLAに接続するメモリセルのハイレベルのデータがビット線対BLPAに読出された状態が一例として示される。このチップイネーブル信号CEの活性化時において書換指示信号φが非活性状態のローレベルを維持しており、アレイ活性制御回路4の制御のもとに、この選択アレイブロックMB♯Aのセンスアンプ帯SAB♯Aの各センスアンプが所定のタイミングで活性状態とされ、選択されたワード線に接続されるメモリセルのデータの検知、増幅およびラッチが行なわれる。
【0122】
選択アレイブロックMB♯Aでのセンスアンプ活性化と並行してまたはその活性化の完了の後、新たにチップイネーブル信号CEがワンショットのパルス形態で印加され、制御バッファ2により、クロック信号CLKの立上がり時にチップイネーブル信号CEがハイレベルの活性状態であり、新たなアクセス動作が指定されたと判定され、内部チップイネーブル信号CEがアドレスバッファ3およびアレイ活性制御回路4へ与えられる。制御バッファ2は、またこのとき書換指示信号φがワンショットのパルス形態で印加されるため、同様、クロック信号CLKが立上がりで、このハイレベルの活性状態にある書換指示信号φを取込み、アレイ活性制御回路4へ与える。アドレスバッファ3は、制御バッファ2からの内部チップイネーブル信号に応答して活性化され、クロック信号CLKの立上がり時に与えられたアドレス信号RAおよびCAならびにブロックアドレス信号BAを取込み内部アドレス信号を発生する。後に詳細に説明するが、アドレスバッファ3から新たに内部アドレス信号が与えられても、先に選択状態とされているアレイブロックMB♯Aに対して設けられたXデコーダXD♯Aは、先に与えられたアドレス信号をラッチしており、この新たに与えられたアドレス信号によりそのラッチした、アドレス信号が変化するのは防止される。
【0123】
アレイ活性制御回路4は、この制御バッファ2からの書換指示信号φに応答して、このアクセスサイクルで与えられたアドレス信号は、先に選択されたアレイブロックのメモリセルデータを転送するアレイブロックのメモリセルを指定するアドレスであると判定する。この状態においては、アレイ活性制御回路4の制御のもとに、新たにアドレス指定されたアレイブロック(転送アレイブロック)MB♯Bにおいて、ワード線選択が行なわれ、このアレイブロックMB♯Bにおいて選択されたワード線WLBの接続するメモリセルのデータが各対応のビット線対BLP上に伝達される。
【0124】
一方、アレイ活性制御回路4は、先に指定されたアレイブロックMB♯Aに対し所定のタイミングでYデコーダYD♯Aを活性化する。活性化されたYデコーダYD♯Aは、既にラッチしていた列アドレス信号CAをデコードし、選択アレイブロックMB♯Aの対応の列すなわちビット線対BLPを選択するための列選択信号CSを活性状態とする。これにより、アレイブロックMB♯AのセレクタSTRの列選択ゲートが導通し、選択ビット線対BLPがローカルI/OバスLI/OAに接続される。同様に、ブロックアドレス信号BAに従ってブロック選択ゲートBSELAが導通状態とされ、このローカルI/OバスLI/OAがグローバルI/OバスGI/Oに接続される。これにより、選択アレイブロックMB♯Aのアドレス指定されたメモリセルデータがグローバルI/OバスGI/O上に伝達される。
【0125】
アレイ活性制御回路4は、制御バッファ2から与えられた活性状態の書換指示信号φに応答して、転送先アレイブロックにおいては、センスアンプの活性化タイミングを遅らせる。グローバルI/OバスGI/O上に転送されるべきメモリセルデータが現われるのを保証するためである。
【0126】
次いで、この書換指示信号φが与えられてから所定期間経過後、内部書換信号φiが活性状態とされる。この内部書換信号φiの活性化に応答して、転送アレイブロックのセレクタがYデコーダYD♯Bの出力信号および図示しないブロックデコーダの出力信号に従って導通し、アドレス指定された列のセンスアンプがグローバルI/OバスGI/Oに接続される。この後、転送アレイブロックMB♯Bのセンスアンプが活性状態とされ、選択メモリセルへ転送メモリセルデータが書込まれる。アレイブロックMB♯AおよびMB♯Bにおいては、チップイネーブル信号CEの活性化から所定期間経過後、アレイ活性制御回路4の制御のもとにアレイプリチャージ動作が実行される。
【0127】
図4は、この発明の第1の実施の形態のデータ転送動作をより詳細に示す波形図である。以下、図4を参照してより具体的にデータ転送動作について説明する。
【0128】
アレイブロックMB♯Aにおいては、チップイネーブル信号CEの活性化に応答して、イコライズ信号EQAがローレベルの非活性状態とされ、イコライズ/プリチャージ回路が非活性状態とされる。次いで、ビット線分離指示信号BLIAがハイレベルとなり、ビット線対BLPAがセンスアンプSA♯Aのセンスノードに結合される。ここで、センスアンプのセンスノードとは、交差結合されたセンスアンプのMOSトランジスタのゲートとドレインが接続されるノードを示す。次いで、行アドレス信号RAに従ってワード線が選択され、選択ワード線WLAの電位が立上がり、センスアンプSA♯Aのセンスノードの電位がこの選択ワード線WLAに接続されるメモリセルデータに応じて変化する。センスノードの電位が十分に拡大した後、センスアンプ活性化信号VpAおよびVnAが活性状態のハイレベルおよびローレベルとされ、このセンスアンプSA♯Aのセンスノードの電位が増幅される。センスアンプSA♯Aのセンスノードの電位が十分に増幅され後、YデコーダYD♯Aの出力する列選択信号CSAがハイレベルとなり、この列選択信号CSAが指定する列がローカルI/OバスLI/OAに接続され、ローカルI/OバスLI/OAの電位が変化する。次いでブロック選択ゲートBSELAがブロック選択信号TGAに活性化に従って導通し、ローカルI/OバスLI/OAがグローバルI/OバスGI/Oに接続され、グローバルI/Oバスの電位が変化する。
【0129】
クロック信号CLKの立上がり時に与えられたリード/ライト信号W/Rに従って、リードドライバRDRおよび出力バッファOBFが活性化され、このグローバルI/OバスGI/O上のデータが増幅されてデータ入出力端子DQへ出力される。
【0130】
一方、このアレイブロックMB♯Aへのアクセス動作と並行して、アレイブロックMB♯Bにおいて、転送アドレス信号に従ってビット線分離信号BLIBがハイレベルとなり、また選択ワード線WLBの電位がハイレベルとなる。これにより、センスアンプSA♯Bのセンスノードへ、選択ワード線WLBに接続されるメモリセルのデータが伝達され、センスアンプSA♯Bのセンスノード電位が変化する。書換指示信号φが活性状態とされているため、アレイブロックMB♯Bのセンスアンプ活性化は、内部書換信号φi活性状態とされるまで待合せられる。グローバルI/OバスGI/O上のデータが確定状態とされた後にセンス動作を行なうためである。
【0131】
内部書換信号φiが活性状態とされると、まずライトドライバが活性状態とされ、グローバルI/OバスGI/O上の電位が増幅される。図2に示すように、内部リード/ライトバスRWBSはリードドライバRDRの出力部に接続されかつライトドライバWDRの入力部に接続されている。したがって、グローバルI/OバスGI/O上の電位は、アレイブロックMB♯Aにおいて選択されたメモリセルのデータをさらに増幅した電位レベルとされる。次いでアレイブロックMB♯Bにおいて、列選択信号CSBが活性状態となり、対応の列のビット線対BLPB(センスアンプSA♯Bのセンスノード)がローカルI/OバスLI/OBに接続される。ローカルI/OバスLI/OBとビット線対との接続により、このセンスアンプSA♯Bのセンスノードの電位が変動しても、このセンスアンプSA♯Bのセンスノードの電位は、アレイブロックMB♯Aからの転送データで書換えられるため、何ら問題は生じない。
【0132】
次いでアレイブロックMB♯Bに対するブロック選択信号TGBがハイレベルの活性状態となり、ブロック選択ゲートBSELBが導通し、ローカルI/OバスLI/OBがグローバルI/OバスGI/Oに接続され、ローカルI/OバスLI/OBの電位がライトドライバWDRから与えられた電位に従って変化し、応じてセンスアンプSA♯Bのセンスノード電位も変化する。次いでアレイブロックMB♯Bのセンスアンプを活性化し、選択メモリセルへのデータの書込および選択ワード線WLBに接続される残りのメモリセルデータのリストア動作を行ない、所定期間が経過した後に、データ転送サイクルが終了する。
【0133】
以上のように、アレイブロックを互いに独立して駆動可能とすることにより、1つのアレイブロックが活性状態とされているときに、別のアレイブロックを活性状態とすることができ、ロウアドレスストローブ信号ZRASの2サイクル期間よりもはるかに短い期間でアレイブロック間のデータ転送を行なうことができる。
【0134】
[転送動作の変更例]
図5は、この発明の第1の実施の形態である半導体記憶装置のデータ転送動作の第1の変更例を示す波形図である。
【0135】
図5に示すデータ転送動作において、アレイブロックMB♯AからアレイブロックMB♯Bへのデータ転送が行なわれる。この場合、アレイブロックMB♯Aにおける動作は、先の図4に示す動作と同様の動作が行なわれる。書換指示信号φが与えられても、ライトドライバの活性化は行なわれず、したがってグローバルI/OバスGI/O上の電位は、アレイブロックMB♯Aから読出されたデータの電位を維持する。
【0136】
アレイブロックMB♯Bにおいては、転送アドレス信号に従って、ワード線WLBが選択状態とされ、またビット線分離信号BLIBもハイレベルの活性状態とされる。これにより、選択ワード線WLBに接続されるメモリセルのデータが各ビット線対BLPBを介してセンスアンプSA♯Bのセンスノードへ伝達される。書換指示信号φに応答して、所定時間経過後に、YデコーダYD♯Bからの列選択信号CSBおよび図示しないブロックデコーダからのブロック選択信号TGBがハイレベルとされる。これにより、選択列に対応して配置されたセンスアンプSA♯BのセンスノードがグローバルI/OバスGI/Oに接続される。センスアンプSA♯Bは非活性状態であるため、そのセンスノードの電位がグローバルI/OバスGI/O上の電位に従って変化する。この後、センスアンプ活性化信号VpBおよびVnBが活性状態とされ、センスアンプSA♯Bのセンスノードの電位が増幅され、メモリセルに書込まれる。センスアンプSA♯BのセンスノードがローカルI/OバスLI/OBに接続されたとき、センスアンプSA♯Bのセンスノード電位が不定状態となっても、この不定データはグローバルI/OバスGI/O上の電位により書換えられるデータであり、センスアンプ活性化信号VpBおよびVnBの活性化前に、センスアンプSA♯Bのセンスノードの電位がグローバルI/OバスGI/O上の電位に応じて変化すれば何ら問題は生じない。列選択信号CSBおよびブロック選択信号TGBの活性化は、いずれが先に行なわれてもよい。またワード線WLとビット線分離信号BLIは、いずれが先に活性状態とされてもよい。
【0137】
この図5に示すように、ライトドライバWDRをデータ書換時において非活性状態に維持しても、転送アレイブロックのセンスアンプSA♯Bの活性化を、グローバルI/OバスGI/Oとセンスノードとの接続の後に行なうことにより正確にデータを転送することができる。
【0138】
[周辺回路の構成]
アレイ活性制御回路:
図6は、図1に示すアレイ活性制御回路4の内部構成を概略的に示すブロック図である。図4において、アレイ活性制御回路4は、アレイブロックMBa〜MBdを互いに独立に駆動するために、アレイブロックMBa〜MBdそれぞれに対応して設けられるアレイ活性化/プリチャージ制御回路を含む。すなわち、アレイ活性制御回路4は、チップイネーブル信号CEに応答して活性され、ブロックアドレス信号BAをデコードし、アドレス指定されたアレイブロックを指定する信号を出力するブロックデコーダ10と、ブロックデコーダ10からのブロック指定(活性化)信号に応答して活性化されて、活性化時、対応のアレイブロックのイコライズ回路を非活性状態とするイコライズ/プリチャージ制御回路12a〜12dと、イコライズ/プリチャージ制御回路12a〜12dによるイコライズ動作非活性化に応答して、対応のアレイブロックのワード線選択動作を活性化するワード線駆動制御回路14a〜14dと、チップイネーブル信号CEと書換指示信号φとに応答して所定のタイミングで内部書換信号φiを出力する書換制御回路15と、ワード線駆動制御回路14a〜14dからの出力信号と書換制御回路15からの内部書換指示信号φiとに応答して、対応のアレイブロックのセンスアンプを活性化するセンスアンプ活性化信号VpおよびVnを出力するセンスアンプ制御回路16a〜16dと、ワード線駆動制御回路14a〜14dからのワード線選択動作開始指示信号と書換制御回路15からの内部書換指示信号φiとに応答して対応のアレイブロックの列選択動作を開始する列選択制御回路18a〜18dを含む。
【0139】
イコライズ/プリチャージ制御回路12a〜12dは、ブロックデコーダ10からのブロック指定信号の活性化時、対応のアレイブロックに対し所定の時間期間イコライズ信号EQA〜EQDを非活性状態とする。ワード線駆動制御回路14a〜14dの各々は、対応のイコライズ/プリチャージ制御回路12a〜12dの出力信号の変化に応答して、ビット線分離信号BLIA〜BLIDを所定期間活性状態のハイレベルとするとともに、後にその構成を説明するXデコーダを所定期間活性状態とする。
【0140】
センスアンプ制御回路16a〜16dは、内部書換指示信号φiの非活性化時には、ワード線駆動制御回路14a〜14dからのワード線選択動作開始指示信号に応答して所定期間所定のタイミングで対応のアレイブロックに対しセンスアンプ活性化信号VpA,VnA〜VpD,VnDを活性状態とする。内部書換指示信号φiの活性化時には、センスアンプ制御回路16a〜16dは、この内部書換指示信号φiの活性化に応答して対応のセンスアンプ活性化信号VpA,VnA〜VpD,VnDを所定期間活性状態とする。
【0141】
列選択制御回路18a〜18dは活性化時、所定のタイミングでブロック選択信号TGA〜TGDを所定期間活性状態とするとともに、対応のYデコーダを活性状態とする。内部書換指示信号φiの活性化時には、列選択制御回路18a〜18dは、この内部書換指示信号φiに応答してブロック選択信号TGA〜TGDを活性化し、また対応のYデコーダYDa〜YDdからの列選択信号を活性状態とする。
【0142】
図7は、図6に示すブロックデコーダ10の構成および動作を示す図である。図7(A)において、ブロックデコーダ10は、制御バッファ2からの内部チップイネーブル信号CEおよびアドレスバッファ3からのブロックアドレス信号BAをデコードするデコード回路21と、デコード回路21からの活性化信号(ハイレベル信号)の立下がりを所定時間遅延する立下がり遅延回路22を含む。この立下がり遅延回路22から対応のアレイブロックを活性化するブロック活性化信号φbrが出力される。
【0143】
デコード回路21は、たとえばAND型回路で構成され、内部チップイネーブル信号CEおよびブロックアドレス信号BA(2ビットのアドレス信号:アレイブロックが4つの場合)がすべてハイレベルのときに選択状態を示すハイレベルの信号を出力する。立下がり遅延回路22は、パルス幅を拡張する機能を備える回路であれば任意の回路構成を利用することができる。次に図7(B)を参照して、この図7(A)に示すブロックデコーダ10の動作について説明する。
【0144】
外部のクロック信号CLKの立下がり時に外部チップイネーブル信号extCEがハイレベルとされ、外部から与えられるブロックアドレス信号ext.BAが確定状態とされる。この状態において、チップアクセスが指定され、内部チップイネーブル信号CEがクロック信号CLKの立上がりに応答して所定期間ハイレベルとされ、また内部のブロックアドレス信号BAも所定期間確定状態とされる。デコーダ回路21は、この確定状態とされた内部チップイネーブル信号CEおよび内部ブロックアドレス信号BAをデコードし、ブロックアドレス信号BAが指定するアレイブロックにハイレベルの信号を出力する。これにより、立下がり遅延回路22から出力されるブロック活性化信号φbrが、デコード回路21の出力信号の立上がりから所定期間ハイレベルの活性状態とされる。立下がり遅延回路22を用いてブロック活性化信号φbrのパルス幅を十分な広さとすることにより、クロック信号CLKのパルス幅が短く、内部のチップイネーブル信号CEおよびブロックアドレス信号BAの確定期間が短い場合においても、アドレス指定されたアレイブロックを確実に活性状態とする信号を出力することができる。
【0145】
図8(A)は、図6に示すイコライズ/プリチャージ制御回路12a〜12dおよびワード線駆動制御回路14a〜14dの構成の一例を示す図である。図8(A)においては、1つのアレイブロックに対するイコライズ/プリチャージ制御回路12およびワード線駆動制御回路14の構成を示す。図8(A)において、イコライズ/プリチャージ制御回路12は、ブロック活性化信号φbrの活性化に応答してセットされるリセット優先型セット/リセットフリップフロップ24を含む。このフリップフロップ24の補出力ZQからイコライズEQが出力される。フリップフロップ24の真出力Qからの出力信号は、遅延回路26を介してリセット入力Rへフィードバックされる。遅延回路26の与える遅延時間によりイコライズ信号EQの非活性化期間が決定される。
【0146】
ワード線駆動制御回路14は、イコライズ/プリチャージ制御回路12に含まれるフリップフロップ24の真出力Qからの出力信号を所定時間遅延する遅延回路27と、この遅延回路27の出力信号の活性化(ハイレベル)時にセットされるリセット優先型フリップフロップ28を含む。フリップフロップ28から、ワード線選択動作活性化信号φwlが出力される。このフリップフロップ28の出力信号φwlは、また遅延回路29を介してフリップフロップ28のリセット入力Rへフィードバックされる。遅延回路29の有する遅延時間により、このワード線選択動作活性化信号φwlの活性化期間が決定される。次にこの図8(A)に示す回路の動作を、その動作波形図である図8(B)を参照して説明する。
【0147】
ブロック活性化信号φbrの立上がりに応答してフリップフロップ24がセットされ、その補出力ZQからのイコライズ信号EQがローレベルとされる。フリップフロップ24の真出力Qの出力信号は遅延回路26を介してフリップフロップ24のリセット入力Rへフィードバックされる。したがって、イコライズEQがローレベルの非活性状態とされてから所定時間経過後、このフリップフロップ24がリセットされ、イコライズ信号EQがハイレベルへ復帰する。
【0148】
一方、ワード線駆動制御回路14においては、フリップフロップ24の真出力Qの出力する信号が遅延回路27を介してフリップフロップ28のセット入力Sへ与えられる。したがって、このイコライズ信号EQがローレベルの非活性状態とされてから遅延回路27が与える遅延時間が経過した後、フリップフロップ28の真出力Qからの信号φwlがハイレベルの活性状態とされ、ワード線選択動作が行なわれる。この信号φwlが活性状態とされてから遅延回路29が与える遅延時間が経過した後、このフリップフロップ28のリセット入力Rへ与えられる信号がハイレベルの活性状態とされ、フリップフロップ28がリセットされ、信号φwlがローレベルの非活性状態とされる。
【0149】
各アレイブロックにおいて、ワード線選択期間をそれぞれ所定期間とする構成を用いることにより、アレイブロックそれぞれ独立にアレイブロックの活性化/プリチャージを行なうことができる。
【0150】
なお、図8(A)に示す構成において、遅延回路29の出力信号が遅延回路26の入力部へ与えられてもよい。この場合には、遅延回路26の有する遅延時間を小さくすることができ、装置回路規模を低減することができる。また、確実にワード線選択動作が完了した後にイコライズ信号EQをハイレベルとしてイコライズ/プリチャージ回路を活性化することができる。
【0151】
なおこの信号φwlは、ビット線分離信号BLIとして利用されてもよい。
図9は、図6に示すセンスアンプ制御回路16の構成を概略的に示す図である。図9においては、センスアンプ制御回路16a〜16dそれぞれは同一の構成を備えるため、1つのセンスアンプ制御回路16を代表的に示す。図9において、センスアンプ制御回路16は、ワード線選択動作活性化信号φwlを所定時間遅延する遅延回路30と、書換指示信号φとブロック活性化信号φbrの論理積信号φ・φbrに応答して、内部書換信号φiと遅延回路30の出力信号の一方を選択するセレクタ32と、セレクタ32の出力信号の活性化時にセットされるリセット優先型フリップフロップ34を含む。フリップフロップ34のリセット入力Rへは、ワード線選択動作活性化信号φwlを受けるインバータ35の出力信号が与えられる。
【0152】
センスアンプ制御回路16は、さらに、フリップフロップ34の真出力Qの出力信号に応答して導通し、センスアンプ活性化信号Vnを接地電位レベルへと駆動するセンスアンプ活性化トランジスタ36と、フリップフロップ34の補出力ZQの出力信号に応答して導通し、センスアンプ活性化信号Vpを電源電圧または高電圧レベルのハイレベルへ駆動するセンスアンプ活性化用トランジスタ38を含む。
【0153】
セレクタ32は、書換指示信号φがハイレベルの活性状態にあり、かつアレイブロック活性化信号φbrがハイレベルの活性化のときに、内部書換信号φiを選択する。すなわち、転送アレイブロックとして指定されたアレイブロックに対しては、センスアンプの活性化タイミングは内部書換信号φiに従って決定される。信号φ・φbrがローレベルの非活性化時には、セレクタ32は、遅延回路30の出力信号を選択する。フリップフロップ34は、セット入力Sへ与えられる信号がハイレベルとされると、その真出力Qをハイレベル、補出力ZQをローレベルとする。フリップフロップ34は、リセット入力Rへ与えられる信号がハイレベルへ立上がるときにリセットされて、真出力Qをローレベルに、補出力ZQをハイレベルとする。したがって、センスアンプ活性化信号VnおよびVpの活性化から非活性化への移行は、ワード線選択動作活性化信号φwlの非活性化への移行により決定される。
【0154】
この図9に示す構成を利用することにより、転送アレイブロックにおいてのみセンスアンプの活性化タイミングを内部書換信号に従って決定することができる。
【0155】
図6に示す列選択制御回路18a〜18dも、この図9に示すセンスアンプ制御回路16と同様の構成を備える。フリップフロップ34の出力部に設けられたトランジスタ36および38が用いられないだけである。フリップフロップの出力信号(出力QおよびZQいずれでもよい)に従って列選択動作(セレクタSTRの導通/非導通の制御)が行なわれる。
【0156】
図6に示す書換制御回路15は、チップイネーブル信号CEおよび書換指示信号φがともにハイレベルの活性状態のとき、所定時間経過後に、所定の幅を有する内部書換信号φiを出力する。この構成は、ワンショットパルス発生回路と遅延回路を用いることにより容易に実現できる。
【0157】
図10は、アレイブロックそれぞれに対応して配置されるアドレスラッチの構成の一例を示す図である。図10においては、1つのアレイブロックに対応して配置されるアドレスラッチを示し、参照番号40で総称的にアドレスラッチを示す。
【0158】
図10において、アドレスラッチ40は、アドレスバッファから与えられる内部アドレス信号A(行および列アドレス信号RAおよびCA両者を含む)をワンショットパルス発生回路41からの取込指示信号φbr′により取込み、かつワンショットパルス発生回路43からのショットパルスに従って、その内部アドレスAiをリセットする。ワンショットパルス発生回路41は、アレイブロック活性化信号φbrの立上がりに応答して所定パルス幅を有するアドレス取込指示信号φbr′を発生する。ワンショットパルス発生回路43は、対応のアレイブロックのイコライズ信号EQの非活性化に従って所定期間ローレベルとされるパルス信号EQ′を出力する。
【0159】
アドレスラッチ40は、アドレス取込指示信号φbr′に応答して導通し、アドレスバッファから与えられるアドレス信号Aを通過させるnチャネルMOSトランジスタでたとえば構成されるトランスファゲート44と、トランスファゲート44を介して与えられたアドレス信号を増幅する2段の縦続接続されたインバータ45および46と、インバータ45の出力信号を受けて反転してインバータ45の入力部へ伝達するインバータ47を含む。インバータ47の駆動力はインバータ45のそれよりも小さくされる。インバータ46から内部アドレス信号Aiが出力され、インバータ45から内部アドレス信号ZAiが出力される。
【0160】
アドレスラッチ40は、さらに、ワンショットパルス発生回路43からのパルス信号EQ′に応答して、内部アドレス信号AiおよびZAiをローレベルにリセットするリセットトランジスタ48および49を含む。次に、この図10に示すアドレスラッチ40の動作を、その動作波形図である図11を参照して説明する。
【0161】
クロック信号CLKの立上がり時に内部チップイネーブル信号CEがハイレベルの活性状態とされ、そのときに与えられたアドレス信号Aが確定状態とされる。このチップイネーブル信号CEの立上がりに応答して、図6に示すブロックデコーダ10から、アドレス指定されたアレイブロックに対して、ブロック活性化信号φbrが出力される。このブロック活性化信号φbrの活性化に応答して、ワンショットパルス発生回路41が、所定の時間幅(ブロック活性化信号φbrのパルス幅よりも短いパルス幅)を有する信号φbr′を出力する。この信号φbr′のハイレベルへの移行に応答して、トランスファゲート44が導通し、そのときに与えられているアドレス信号Aを通過させてインバータ45の入力部へ与える。一方、ワンショットパルス発生回路43は、また図8(A)に示すイコライズ/プリチャージ制御回路からのイコライズ信号EQに応答してパルス信号EQ′が所定期間ローレベルとし、リセット用トランジスタ48および49が非導通状態とされる。これにより、内部アドレスAiおよびZAiがそのときに与えられたアドレス信号Aに従って変化し、インバータ45および47によりラッチされる。
【0162】
トランスファゲート44は、信号φbr′がローレベルとなると、非導通状態とされる。これにより、アレイブロックに対して、有効状態とされたアドレスAiおよびZAi(互いに相補なアドレス信号)が持続的に出力される。アドレスラッチ40が内部アドレス信号AiおよびZAiのラッチ中に、次の転送アドレスが与えられても、この場合には、ワンショットパルス発生回路41の出力する信号φbr′は転送アレイブロックに対してのみハイレベルの活性状態とされるため、先にアドレス指定されたアレイブロックにおいては何ら影響を受けることなく内部アドレス信号AiおよびZAiが継続してラッチされる。
【0163】
信号EQ′がローレベルに立下がってから所定時間が経過すると、この信号EQ′がハイレベルに立上がり、リセットトランジスタ48および49が導通し、内部アドレス信号AiおよびZAiがともにローレベルとされる。この信号EQ′がハイレベルとされてから所定期間経過後にイコライズ信号EQがハイレベルとなる。
【0164】
図12は、図1に示すXデコーダXDの具体的構成を示す図である。図12において1本のワード線WLに対して設けられるXデコーダ回路の構成を代表的に示す。図12において、Xデコーダ回路は、内部アドレス信号をデコードし、対応のワード線を指定する行選択信号を生成するロウデコード回路50と、このロウデコード回路50の出力信号に従って対応のワード線WLを選択状態へと駆動するためのワードドライバ55を含む。ロウデコード回路60は、内部ノードZと接地ノードとの間に直列に接続され、それぞれが内部アドレス信号A1〜A3をゲートに受けるnチャネルMOSトランジスタ50a,50bおよび50cを含む。ロウデコード回路50は、NAND型デコード回路である。このロウデコード回路50の構成において、アドレス信号A3は、複数のワード線(たとえば4本)のワード線に対して設けられたロウデコード回路に対し共通に与えられてもよい。この4本のうちのワード線のうちの1本が残りのアドレス信号A1およびA2により選択される。
【0165】
ワードドライバ55は、高電圧Vppを受けるノードと接地ノードの間に接続され、そのゲートが内部ノードZに接続されるpチャネルMOSトランジスタ55aおよびnチャネルMOSトランジスタ55bを含む。MOSトランジスタ55aおよび55bはインバータを構成し、内部ノードZ上の電位がローレベルのときに、対応のワード線WLAへ高電圧Vppを伝達する。内部ノードZ上の電位がハイレベルのときには、対応のワード線WLは非選択状態のローレベルとされる。
【0166】
ワードドライバ55は、さらに、ワード線選択動作活性化信号φwlの非活性化時に導通し、内部ノードZへ高電圧Vppを伝達するpチャネルMOSトランジスタ55cと、ワード線WL上の電位がローレベルのとき導通し、内部ノードZへ高電圧Vppを伝達するpチャネルMOSトランジスタ55dを含む。ワード線選択動作が行なわれるときには、信号φwlはハイレベルであり、MOSトランジスタ55cは非導通状態である。この場合には、ロウデコード回路50の出力信号に従って内部ノードZの電位が決定されて、この内部ノードZ上の電位に従ってワード線WLの電位が決定される。信号φwlがローレベルとされると、ワード線選択動作が完了し、MOSトランジスタ55cが導通し、内部ノードZが高電圧Vppレベルに充電される。このときには、アドレス信号A1〜A3はすべてローレベルにリセットされており(図10のアドレスラッチ参照)、ロウデコード回路50は出力ハイインピーダンス状態とされる。内部ノードZを高電圧Vppレベルに保持することにより、MOSトランジスタ55aを確実に非導通状態とし、非選択状態のワード線WLをMOSトランジスタ55bを介して接地電位レベルに保持する。
【0167】
[アレイの変更例]
図13は、この発明の第1の実施の形態の変更例の構成を示す図である。図13において、半導体記憶装置のアレイおよびデータ伝達のためのI/Oバスを概略的に示す。図13に示す構成において、アレイブロックMBa〜MBdそれぞれに対応して複数ビット(図13において4ビット)のデータを伝達するためのローカルI/OバスLI/Oa〜LI/Odが配置される。これらの4ビットローカルLI/Oa〜LI/Odに共通に、4ビットのグローバルI/OバスGI/Oが配置される。ローカルI/OバスLI/Oa〜LI/OdとグローバルI/OバスGI/Oの交差部には、それぞれブロック選択ゲートBSLEa〜BSLEdが配置される。これらのブロック選択ゲートBSELa〜BSELdの構成は、先の図2において示すものと同じである。
【0168】
グローバルI/OバスGI/Oに対し、1ビットのデータの入出力を行なうためのリード/ライトドライバRWDRが配置される。このリード/ライトドライバRWDRは、内部リード/ライトバスRWBSを介して入出力バッファBFに結合される。
【0169】
図14は、この図13に示すリード/ライトドライバRWDRの構成を概略的に示す図である。図14において、リード/ライトドライバRWDRは、グローバルI/OバスGIO1に対して設けられるリードドライバRDRaおよびライトドライバWDRaと、グローバルI/OバスGIO2に対して設けられるリードドライバRDRbおよびライトドライバWDRbと、グローバルI/OバスGIO3に対して設けられるリードドライバRDRcおよびライトドライバWDRcと、グローバルI/OバスGIO4に対して設けられるリードドライバRDRdおよびライトドライバWDRdを含む。リードドライバRDRaは、アレイブロックMBaを指定するブロックアドレス信号BAaとプリアンプイネーブル信号(内部読出指示信号)PRがともに活性状態のときに活性状態とされてグローバルI/OバスGIO1上のデータを増幅して内部リード/ライトバスRWBS上に伝達する。ライトドライバWDRaは、ブロックアドレス信号BAaと内部書込指示信号Wiがともに活性状態のときに活性化され、リード/ライトバスRWBS上のデータを増幅してグローバルI/OバスGIO1上に伝達する。
【0170】
リードドライバRDRbは、アレイブロックMBbを指定するブロックアドレス信号BAbとプリアンプイネーブル信号PRがともに活性状態のときに活性状態とされてグローバルI/OバスGIO2上のデータを増幅して内部リード/ライトバスRWBS上に伝達する。ライトドライバWDRbは信号WiおよびB4bの活性化時に活性化される。
【0171】
リードドライバRDRcは、アレイブロックMBcを指定するブロックアドレス信号BAcとプリアンプイネーブル信号PRがともに活性状態のときに活性化され、グローバルI/OバスGIO3上のデータを増幅して内部リード/ライトバスRWBS上に伝達する。ライトドライバWDRcは、ブロックアドレス信号BAcと内部書込指示信号Waがともに活性状態のときに活性化され、内部リード/ライトバスRWBS上のデータを増幅してグローバルI/OバスGIO3上に伝達する。リードドライバRDRdは、アレイブロックMBdを指定するブロックアドレス信号BAdとプリアンプイネーブル信号PRの活性化時に活性化され、グローバルI/OバスGIO4上のデータを増幅して内部リード/ライトバスRWBS上に伝達する。ライトドライバWDRdは、ブロックアドレス信号BAdと内部書込指示信号Wiがともに活性状態のときに活性化され、内部リード/ライトバスRWBS上のデータを増幅してグローバルI/OバスGIO4上に伝達する。
【0172】
入出力バッファは、読出指示信号Rに応答して活性化されて内部リード/ライトバスRWBS上のデータを増幅してデータ出力端子DQへ伝達する出力バッファOBFと、書込指示信号Wの活性化時に活性化され、データ入出力端子DQ上のデータを増幅して内部リード/ライトバスRWBS上に伝達する入力バッファIBFを含む。
【0173】
この図13および図14に示す構成によればリード/ライトドライバRWDRに含まれるライトドライバWDRa〜WDRdをデータ転送時用いない場合には、図5に示す動作波形図に従って、4ビットのメモリセルデータを1つのアレイブロックから他のアレイブロックへ伝達することができる。データ転送時にライトドライバを用いる場合、転送元のアレイブロックにおいて列選択信号を非活性状態とすることにより、元のデータの書換を伴なうことなく、4ビットのうちの1ビットのメモリセルデータを転送先アレイブロックへ転送することができる。この4ビットのうちの1ビットの選択は、たとえば最下位2ビットの列アドレスをデコードすることにより生成される。1つのアレイブロックにおいて、4つのビット線対が同時に選択状態とされるため、この同時に選択状態とされる4つのビット線対のうちの1対を選択する。この場合、図4に示す動作波形に従ってデータ転送が行なわれる。列選択信号CSAおよびCSBが同時に選択状態となるのを避けることによりデータ読出と並行してデータ転送を行なうことができる。
【0174】
[アレイの変更例2]
図15は、この発明の第1の実施の形態である半導体記憶装置の第2の変更例を示す図である。図15において、1つのアレイブロックの1列のメモリセルに関連する部分の構成のみを示す。図15に示す構成においては、ビット線がメインビット線とサブビット線の階層構造とされる。すなわち、メインビット線MBLおよびZMBLからなるメインビット線対MBLPに対し、複数のサブビット線対SBLP1〜SBLPnが配置される。サブビット線対SBLP1が、ビット線分離信号BLIA1に応答して導通する選択ゲートSG1を介してメインビット線対MBLPに接続される。サブビット線対SBLP2が、ビット線分離信号BLIA2を通して導通する選択ゲートSG2を介してメインビット線対MBLPに接続される。サブビット線対SBLPnは、ビット線分離信号BLIAnに応答して導通する選択ゲートSGnを介してメインビット線対MBLPに接続される。メインビット線対MBLPには、センスアンプSAおよびプリチャージ/イコライズ回路PEが配置される。このメインビット線対MBLPが列選択ゲートCSELを介してローカルI/OバスLI/OAに接続される。サブビット線対SBLP1〜SBLPnそれぞれとワード線との交差部にメモリセル(図示せず)が配置される。メインビット線対MBLPにはメモリセルは直接接続されない。したがって、このメモリセルの有する寄生容量はメインビット線対MBLPには接続されず、メインビット線対MBLPの寄生容量を低減することができる。
【0175】
動作時においては、選択ワード線を含むサブビット線対SBLPi(i=1〜nのいずれか)のみがメインビット線対MBLPに接続される。この図15に示すような階層ビット線の構成を備える半導体記憶装置であっても、上述の実施の形態と同様にして、1つのアレイブロックから別のアレイブロックへデータ転送を行なうことができる。先の実施の形態におけるビット線分離信号BLIAを、サブビット線対とメインビット線対とを接続する信号として利用すればよい。他の動作は全く同様にしてデータ転送を行なうことができる。
【0176】
以上のように、この発明の第1の実施の形態に従えば、アレイブロックをそれぞれ個々独立に駆動可能とし、かつクロック信号に同期して外部制御信号およびアドレス信号を取込むように構成しているため、複雑なタイミング制御を伴うことなく高速でアレイブロック間のデータ転送を行なうことができる。
【0177】
[実施の形態2]
図16は、この発明の第2の実施の形態である半導体記憶装置の動作を示す信号波形図である。まずこの発明に従う第2の実施の形態の半導体記憶装置の動作について説明し、次いで、この動作を実現するための構成について説明する。
【0178】
この発明の第2の実施の形態において、2つの命令、すなわちアンプ転送命令φTAおよびセル転送命令φTMが用いられる。アンプ転送命令φTAは、1つのアレイブロックのメモリセルのデータを、別のアレイブロックのセンスアンプに転送し、そこでラッチさせる命令である。セル転送命令φTMは、1つのアレイブロックのメモリセルのデータを別のアレイブロックのメモリセルへ転送しそこに書込む命令である。アンプ転送命令φTAを用いた場合には、転送先のアレイブロックのメモリセルへのデータ書込が行なわれず、センスアンプによるラッチのみが行なわれる。これにより、センスアンプを常時活性化することによりセンスアンプをキャッシュとして利用することができ、また1つのアレイブロックのメモリセルデータを別のアレイブロックのセンスアンプに退避させておくことができる。あるメモリセルのデータを外部で加工し、その加工したデータを元のメモリセルに書込むとともに、加工前のデータを別のアレイブロックのセンスアンプに保持しておく。必要なときに、加工前のデータを取出すことができ、たとえば演算処理において、同一の係数データを用いて連続して加算または乗算などの演算を行なうことができる。
【0179】
図16において、クロック信号CLKの立上がりにチップイネーブル信号CEが活性状態のハイレベルとされる。この状態においては、アンプ転送命令φTAおよびセル転送命令φTMはともに非活性状態のローレベルである。このときには通常のアクセス動作が行なわれ、このクロック信号CLKの立上がり時に与えられたアドレス信号が取込まれ、アドレス指定されたアレイブロックにおいて行および列の選択動作が行なわれる。すなわちアレイブロック(MB♯Aとする)において、アドレス指定されたワード線WLAが選択され、この選択ワード線WLAの電位が上昇する。これに応答して、選択ワード線WLAに接続するメモリセルデータが各対応のビット線対BLPAに伝達され、ビット線対BLPAの電位が変化する。次いで、適当な間隔をおいて、チップイネーブル信号CEが再びクロック信号CLKの立上がり時に活性状態のハイレベルとされる。このとき、併せてアンプ転送命令φTAが活性状態のハイレベルとされる。アンプ転送命令φTAの活性化時においては、このときに取込まれたアドレス信号の行アドレスを指定する部分は無視され、アレイブロックにおけるワード線選択は行なわれず、非選択状態を維持する。ブロックアドレス信号と列アドレス信号のみが利用される。
【0180】
一方、アレイブロックMB♯Aにおいては、通常動作時と同様にして、列選択信号が列アドレス信号のデコード結果に従って活性状態のハイレベルとされ、対応のメモリセルのデータがグローバルI/O線上に伝達される。この後、アンプ転送命令φTAの活性化に応答して所定のタイミングで(列選択信号CSAの活性化の後)内部転送信号φTRiがハイレベルの活性状態とされる。この内部転送信号φTRiに応答して、転送先のアレイブロック(MB♯Bとする)においてYデコーダが活性化され、列選択信号CSBがハイレベルとされ、先にグローバルI/O線GI/O上に読出されたアレイブロックMB♯AからのデータがセンスアンプSA♯Bのセンスノードに伝達され、このセンスノードの電位が変化する。このとき、まだセンスアンプSA♯Bは活性化されていない。これにより、容易にセンスアンプSA♯Bのセンスノード電位がグローバルI/O線上の電位に従って変化する。次いで内部転送信号φTRiが活性化されてから所定の期間が経過した後、その転送先アレイブロックMB♯BのセンスアンプSA♯Bの活性化が行なわれ、センスノードに現われた電位差(転送データ)の増幅およびラッチが行なわれる。上述の一連の動作により、アレイブロックMA♯Aのメモリセルデータが別のアレイブロックMA♯BのセンスアンプSA♯Bのセンスノードにラッチされる。
【0181】
図17は、アンプ転送動作時における内部信号を示す波形図である。以下、図17を参照してアレイの内部動作についてより詳細に説明する。
【0182】
まず図16に示すように、最初にチップイネーブル信号CEが活性状態とされると、アレイブロックMB♯Aにおいて、メモリセルの選択動作が実行される。すなわちイコライズ信号EQAが非活性状態のローレベルとされ、次いでワード線WLAが選択されてその電位が上昇する。このときまたビット線分離信号BLIAもハイレベルとされ、選択メモリセルのデータがセンスアンプSA♯Aのセンスノードへ伝達される。次いで、そのセンスアンプSA♯Aのセンスノードの電位が十分に拡大されると、センスアンプ活性化信号VpA,VnAが活性状態とされ、センスアンプSA♯Aのセンスノードの電位が差動的に増幅される。その後、Yデコーダからの列選択信号CSAがハイレベルとされ、センスアンプSA♯Aのセンスノードの電位がローカルI/OバスLI/OA上に伝達される。次いでブロック選択ゲートBSELAがブロック選択信号TGAに従って導通し、このローカルI/OバスLI/OA上の電位がグローバルI/OバスGI/O上に伝達される。
【0183】
アレイブロックMB♯Bにおいては、このアレイブロックMB♯Bのメモリセル選択動作およびデータの読出動作と並行して、イコライズ信号EQBの非活性化が行なわれる。このとき、アンプ転送命令φTAにより、ワード線選択が行なわれず、またビット線分離信号BLIBも非活性状態のローレベルを維持する。アンプ転送命令φTAが与えられてから所定期間が経過すると内部転送信号φTRiに応答して、列選択信号CSBおよびブロック選択信号TGBが所定期間ハイレベルの活性状態とされ、グローバルI/Oバス上に伝達されたデータがセンスアンプSA♯Bのセンスノードへ伝達され、センスアンプSA♯Bのセンスノードの電位が変化する。このとき、ビット線分離信号BLIBはローレベルの非活性状態を維持しており、センスアンプSA♯Bのセンスノードの寄生容量は小さく、容易にこのセンスアンプSA♯Bのセンスノードの電位はグローバルI/Oバス上の電位に従って変化する。センスアンプSA♯Bのセンスノード電位が変化し、この電位差が十分拡大されると、センスアンプ活性化信号VpBおよびVnBが活性状態とされ、このセンスアンプSA♯Bのセンスノードの電位が活性化されたセンスアンプSA♯Bにより増幅されてラッチされる。以後、この状態を維持する。
【0184】
図18は、このアンプ転送動作時におけるメモリセルデータの転送経路を模式的に示す図である。この図18に示す半導体記憶装置の構成においては、ローカルI/OバスLI/OAおよびLI/OBおよびグローバルI/OバスGI/Oは、すべて4ビットの幅を備える構成が一例として示される。アレイブロックMB♯Aにおいて同時に選択された4ビットのメモリセルデータがグローバルI/OバスGI/Oを介して転送されて外部に読出され(1ビットのみが読出されてもよく、また4ビットデータが読出されてもよい)、これと同時に、アレイブロックMB♯BのローカルI/OバスLI/OBを介してこのアレイブロックMB♯Bのセンスアンプへ転送されてここでラッチされる。なおこの図18に示す構成においては、先の図14に示す構成と同様、アレイブロックMB♯Bのセンスアンプへは、1ビットのデータのみが転送されてもよい。
【0185】
図19は、セル転送時における動作を示す信号波形図である。セル転送命令φTMの活性化時においては、転送先アレイブロックにおいて、ワード線の選択が行なわれる。このときには、クロック信号CLKの立上がり時に活性状態とされたチップイネーブル信号CEと同期して与えられたアドレス信号は行アドレス信号、列アドレス信号、およびブロックアドレス信号すべてが利用される。この場合、すでに、先に与えられたチップイネーブル信号CEとそれと同時に与えられたアドレス信号に従ってアレイブロックMB♯Aにおいては、先のアンプ転送動作時と同様にワード線選択およびメモリセルの選択動作が実行される。
【0186】
セル転送命令φTMの活性化時においては、まず転送アレイブロックMB♯Bにおいて、ワード線選択が行なわれ、選択ワード線WLBの電位が立上がる。このとき、また後に説明するが、ビット線分離信号BLIBもハイレベルの活性状態とされ、この選択ワード線WLBに接続されるメモリセルのデータがセンスアンプにより増幅される。アレイブロックMB♯Aにおいて、列選択信号CSAがハイレベルに立上がり、選択メモリセルデータがグローバルI/OバスGI/Oへ転送された後、アレイブロックMB♯Bにおいては、内部転送信号φTRiの活性化に応答して、列選択動作が行なわれ、選択された列に対する列選択信号CSBがハイレベルとなり、グローバルI/OバスGI/OがこのアレイブロックMB♯BのセンスアンプSA♯Bのセンスノードに接続される。センスアンプSA♯Bはまだ活性状態とされていないため、アレイブロックMB♯Bの選択メモリセルデータが伝達されていても、センスアンプSA♯Bのセンスノードの電位(ビット線対BLPBの電位)は、容易にこのグローバルI/OバスGI/O上の電位に従って変化する。センスアンプSA♯Bのセンスノードの電位が十分変化した後、センスアンプ活性化信号(図19には示さず)が活性状態とされ、センスアンプSA♯Bがセンス動作を行ない、このグローバルI/OバスGI/Oから伝達されたメモリセルデータを検知し増幅し、選択メモリセルへ書込む。これら一連の動作により、アレイブロックMB♯Aの選択メモリセルデータがアレイブロックMB♯Bのメモリセルへ書込まれる。
【0187】
図20は、セル転送動作時における内部信号波形を示す図である。アレイブロックMB♯Aにおいては、イコライズ信号EQAが立上がってから、選択ワード線WLAおよびビット線分離信号BLIAがハイレベルに立上がり、この選択ワード線WLAに接続されるメモリセルデータがセンスアンプSA♯Aのセンスノードへ伝達される。次いで、所定のタイミングでセンスアンプ活性化信号VpAおよびVnAが活性状態とされ、次いで、列選択信号CSAがハイレベルとされ、このセンスアンプSA♯Aのセンスノードの電位がローカルI/OバスLI/OAへ伝達される。この後、ブロック選択信号TGAがハイレベルとされ、このローカルI/OバスLI/OA上のデータがグローバルI/OバスGI/O上に伝達される。
【0188】
一方、このアレイブロックMB♯Aでのメモリセルデータの検知増幅およびグローバルI/OバスGI/Oへの伝達と並行して、アレイブロックMB♯Bにおいて同様にメモリセルの選択動作が行なわれる。すなわち、イコライズ信号EQBがローレベルとされた後、ワード線WLBおよびビット線分離信号BLIBがハイレベルに立上がり、選択メモリセルのデータがセンスアンプSA♯Bのセンスノードへ伝達される。この後、内部転送信号の活性化に従ってブロック選択信号TGBおよび列選択信号CSBがハイレベルとされ、グローバルI/OバスGI/O上のデータがローカルI/OバスLI/OBを介してセンスアンプSA♯Bのセンスノードへ伝達される。このときまだセンスアンプSA♯Bは活性化されていないため、センスアンプSA♯Bのセンスノードは、グローバルI/OバスGI/Oから伝達されたデータに応じて変化する。この後、センスアンプ活性化信号VpBおよびVnBが活性化され、選択メモリセルのデータがこのアレイブロックMB♯Bの選択メモリセルへ書込まれる。次いで選択ワード線WLBの電位が立上がり、イコライズ信号EQBがハイレベルとされ、ビット線対の電位およびセンスアンプSA♯Bのセンスノードのイコライズが行なわれた後、ビット線分離信号BLIBがローレベルとされる。
【0189】
なお、図20において、列選択信号CSAは、アレイブロックMB♯Bの列選択信号CSBと重なり合わないタイミングで活性化されているが、これは図20において破線で示すように、互いに重なり合うタイミングで活性状態を維持するように構成されてもよい。
【0190】
上述の一連の動作を行なうことにより、図21に示すように、アレイブロックMB♯Aにおいて選択されたメモリセルデータがローカルI/OバスLI/OA、グローバルI/OバスGI/O、およびローカルI/OバスLI/OBを介してアレイブロックMB♯Bのメモリセルへ伝達されてそこに書込まれる。このときまたアレイブロックMB♯Aの選択メモリセルのデータが外部に読出される。なお、図21においては、4ビットのメモリセルが1つのアレイブロックにおいて同時に選択される構成が一例として示されている。この場合、4ビットのメモリセルデータがアレイブロックMB♯AからアレイブロックMB♯Bへ伝達されてもよい。
【0191】
図22は、この発明の第2の実施の形態の別の動作波形を示す図である。この図22においては、アンプ転送命令φTAおよびセル転送命令φTM両者が活性状態とされる。この状態においては、アレイブロックMB♯Aにおいて選択されたメモリセルのデータがアレイブロックMB♯Bのメモリセルへ書込まれるとともに、センスアンプで持続的にラッチされる。すなわち先のアンプ転送動作およびセル転送動作両者が組合せて実行される。
【0192】
[センス保持データ書換動作]
図23は、センス転送動作により保持されたデータを書換える際の動作を示す信号波形図である。図23において、アレイブロックMB♯Bにおいては、センスアンプが、センス転送動作による転送データを保持している。この状態において、再びアレイブロックMB♯Aまたは別のアレイブロックからアレイブロックMB♯Bの同一のアドレス位置へデータが転送される。この場合、アレイブロックMB♯Aにおいては、先の動作と同様にして、ワード線WLAの選択およびビット線分離信号BLIAの活性化が行なわれ、次いでセンスアンプSA♯Aによる検知増幅が行なわれて、この検知増幅されたデータがローカルI/OバスLI/OAおよびグローバルI/OバスGI/Oへ伝達される。センス転送命令が活性状態とされかつそのときの転送アドレスが先に与えられた転送アドレスと同じ場合、アレイブロックMB♯Bにおいては、センスアンプ活性化信号VpBおよびVnBが非活性状態とされかつイコライズ信号EQBが活性状態とされ、センスアンプSA♯Bのセンスノードのイコライズが行なわれる。次いで、イコライズ信号EQBを非活性状態とした後、列選択信号CSBおよびブロック選択信号TGBがハイレベルとされ、グローバルI/OバスGI/O上のデータがセンスアンプSA♯Bのセンスノードへ伝達される。この後、センスアンプ活性化信号VpBおよびVnBが活性状態とされ、このグローバルI/OバスGI/Oから伝達されたデータがセンスアンプSA♯Bのセンスノードにおいて増幅されかつラッチされる。
【0193】
なお、図23において破線で示すように、センス転送動作時に、アレイブロックMB♯Bのイコライズ信号EQBを非活性状態のローレベルに維持し、かつセンスアンプ活性化信号VpBおよびVnBを所定期間非活性状態とする構成が利用されてもよい。この場合、センスアンプSA♯Bのセンスノードが、その保持データに対する電位でフローティング状態とされる。この状態で、グローバルI/OバスGI/OとセンスアンプSA♯Bのセンスノードと接続すれば、このセンスアンプSA♯Bのセンスノードの電位はグローバルI/OバスGI/Oからの信号電位に応じて変化する。センスアンプSA♯Bのセンスノードの容量は、グローバルI/Oバスの容量に比べて十分小さく、したがってセンスアンプSA♯Bのセンスノード電位は十分このグローバルI/OバスGI/Oからのデータ信号(電荷)に従って充放電されてその電位を変化させることができる。
【0194】
なおこの図23に示す動作波形図において、メモリセルへのデータ書込が行なわれるセル転送動作が併せて行なわれる場合には、図23に示す信号波形図において、ワード線WLBおよびビット線分離信号BLIBがイコライズ信号EQBの非活性化の後センスアンプSA♯Bの活性化の前に活性状態のハイレベルとされる。
【0195】
[制御回路]
図24は、この発明の第2の実施の形態である半導体記憶装置のアレイ活性制御部の構成を概略的に示すブロック図である。この第2の実施の形態に従う半導体記憶装置の全体の構成は、図1に示す構成と同じである。
【0196】
図24において、アレイ活性制御部は、内部チップイネーブル信号CEの活性化時に活性化され、内部ブロックアドレス信号BAをデコードし、アドレス指定されたアレイブロックを活性化するためのブロック活性化信号φbrを出力するブロックデコーダ10を含む。このブロック活性化信号φbrが、各アレイブロックそれぞれに対応して発生される。活性状態とされたブロック活性化信号φbr(φbra〜φbrd)のアレイブロックのみが活性状態とされる。
【0197】
アレイ活性制御部は、さらに、ブロックデコーダ10からのブロック活性化信号φbrと内部チップイネーブル信号CEとセンスアンプ転送指示信号(アンプ転送命令)φTAとメモリセル転送指示信号(セル転送命令)φTMを受けて、内部転送指示信号φTRiを所定のタイミングで出力しかつイコライズ/プリチャージ制御回路120a〜120dのイコライズ/プリチャージ動作を制御する信号を発生する転送制御回路110を含む。イコライズ/プリチャージ制御回路120a〜120dは、アレイブロックMAa〜MAdそれぞれに対応して設けられ、活性化時対応のアレイブロックのイコライズ/プリチャージ動作を実行する。アレイ活性制御部は、さらに、アレイブロックMAa〜MAdそれぞれに対応して配置されるワード線駆動制御回路140a〜140d、センスアンプ制御回路160a〜160d、および列選択制御回路180a〜180dを含む。これらの回路部分の機能自体は先の実施の形態1において示したものと同じであるが、その内部構成が、転送指示信号φTRiを受けるため異なる。この構成については後に説明する。
【0198】
次に各部の具体的構成について説明する。
ブロックデコーダ10の構成は、先の図7において示すものと同じであり、クロック信号CLKの立上がりに同期して発生された内部チップイネーブル信号CEに従って活性化されて、そのときに与えられたブロックアドレス信号BAをデコードし、アドレス指定されたアレイブロックに対し所定の時間幅を有するブロック活性化信号φbr(φbra〜φbrd)を出力する。
【0199】
図25は、図24に示す転送制御回路110の構成を概略的に示す図である。この図25においては、転送制御回路110のうちの、内部転送指示信号を発生する部分の構成を示す。残りの部分(センスアンプ制御回路160a〜160dを制御する部分およびイコライズ/プリチャージ制御回路120a〜120dを制御する部分)の構成については後に各部分の構成と組合せて説明する。
【0200】
図25において、転送制御回路110は、センスアンプ転送指示信号φTAとメモリセル転送指示信号φTMを受けるORゲート111と、ORゲート111の出力信号を所定時間遅延する遅延回路112と、遅延回路112の出力信号の立上がりに応答して、所定の時間幅を有するワンショットのパルスを発生するワンショットパルス発生回路113を含む。このワンショットパルス発生回路113は、先に説明したフリップフロップおよび遅延回路の構成を用いて実現されればよい。
【0201】
この図25に示す転送制御回路110においては、転送指示信号φTAおよびφTMの少なくとも一方がハイレベルの活性状態とされたときに、ワンショットパルス発生回路113から、所定のタイミングでデータ転送を指示するワンショットのパルス信号φTRiが発生される。
【0202】
[イコライズ/プリチャージ制御回路およびワード線駆動制御回路の構成]
図26は、この発明の第2の実施の形態である半導体記憶装置のイコライズ/プリチャージ制御回路120(120a〜120d)およびワード線駆動制御回路140(140a〜140d)の構成を示す図である。図26において、ワード線駆動制御回路140は、先の第1の実施の形態において図8において示した構成と同じ構成を備え、対応する部分には同一の参照番号を付す。
【0203】
イコライズ/プリチャージ制御回路120は、信号φTAおよびφTMを受けるORゲート118(ORゲート111に対応)と、イコライズ信号EQ(EQa〜EQd)を所定時間遅延する遅延回路119と、遅延回路119の出力信号を偽入力に受け、ブロック活性化信号φbrおよびORゲート118の出力信号を真入力に受けるゲート回路121と、ゲート回路121の出力信号がハイレベルのときに所定期間ハイレベルとなるパルス信号を発生するパルス発生回路123と、ブロック活性化信号φbrを反転するインバータ122と、ゲート回路121の出力信号とインバータ122の出力信号を受けるNORゲート125と、NORゲート125の出力信号の立上がりに応答してセットされるリセット優先型セット/リセットフリップフロップ124を含む。
【0204】
このプリチャージ/イコライズ制御回路120は、さらに、フリップフロップ124の補出力ZQからの出力信号とパルス発生回路123からの出力信号とを受けるOR回路127と、フリップフロップ124の補出力ZQからの出力信号を所定時間遅延する遅延回路126と、NOR回路125の出力信号に応答してリセットされ、かつセンスアンプ転送指示信号φTAに応答してセットされるセット/リセットフリップフロップ128と、フリップフロップ128の真出力Qからの出力信号と遅延回路126の出力信号とを受けるNOR回路129を含む。NOR回路129の出力信号はフリップフロップ124のリセット入Rへ与えられる。フリップフロップ124のQ出力からの信号は、信号φTMを一方入力に受けるOR回路131を介して遅延回路27へ与えられる。次にこのプリチャージ/イコライズ制御回路120の動作についてその動作波形図である図27(A)および(B)を参照して説明する。
【0205】
図27(A)において、ブロック活性化信号φbrが指定するアレイブロックが既にセンスアンプにデータを保持している場合、イコライズ信号EQはローレベルにある。この状態において、新たにこのセンスアンプにデータを保持している状態においてさらにセンスアンプ転送指示信号が活性状態とされると、ゲート回路121の出力信号がハイレベルとなり、パルス発生回路123から所定期間ハイレベルとなるパルス信号が出力される。このときゲート回路121の出力信号はハイレベルであり、NOR回路125の出力信号はローレベルに固定され、フリップフロップ124のセット動作は禁止される。したがってOR回路127からのイコライズ信号EQが所定時間の間ハイレベルに立上がる。フリップフロップ124はリセット状態を維持している。この状態においては、信号φTMはローレベルであり、ワード線駆動制御回路140においてワード線選択動作活性化信号φwlはローレベルを維持しており、この転送アレイブロックにおいてのワード線選択動作は禁止される。
【0206】
遅延回路119が設けられているのは、このイコライズ信号EQのローレベルからハイレベルへの移行時にゲート回路121の出力信号がローレベルとされ、フリップフロップ124がセット状態とされるのを防止するためである。
【0207】
転送アレイブロックがセンスアンプにデータを保持していない場合においては、イコライズ信号EQはハイレベルにある。この状態においては、ゲート回路121の出力信号はローレベルにあり、パルス発生回路123のパルス発生動作は禁止される。この場合、NOR回路125がインバータとして機能し、ブロック活性化信号φbrに応答して、ハイレベルの信号を出力する。これにより、フリップフロップ124がセットされ、かつフリップフロップ128がリセットされる。このとき、センスアンプ転送指示信号φTAも活性状態にあり、このセット/リセットフリップフロップ128は、セット優先型の構成を備えており、そのセット入力Sおよびリセット入力Rに活性状態の信号が与えられたときには、セット状態とされ、その真出力Qからの出力信号はハイレベルに設定される。これにより、NOR回路129の出力信号はローレベルに固定され、フリップフロップ124のリセットが禁止される。フリップフロップ124がセットされて、その真出力Qからの出力信号がハイレベルに立上がると、遅延回路27の出力信号が所定時間経過後に立上がり、フリップフロップ28がセットされ、ワード線選択動作活性化信号φwlが所定時間ハイレベルの活性状態とされる。
【0208】
図27(B)に示すメモリセル転送動作時においては、信号φTAがローレベルであり、ブロック活性化信号φbrがハイレベルである。この場合には、メモリセル転送指示信号φTMがハイレベルであり、OR回路118の出力信号がハイレベルとされ、ゲート回路121の出力信号は、イコライズ信号EQがローレベルのときにはハイレベル、イコライズ信号EQがハイレベルのときにはローレベルとなる。したがって、転送アレイブロックがセンスアンプにデータを保持しているか否かに従ってイコライズ信号EQの活性/非活性が制御される。転送アレイブロックが既にセンスアンプにデータを保持している場合には、このメモリセル転送指示信号φTMとフリップフロップ124の真出力Qの出力信号を受けるOR回路131の出力信号がハイレベルとされ、遅延回路27の出力信号によりフリップフロップ28がセットされて所定期間ワード線選択動作活性化信号φwlが活性状態とされる。これにより、転送アレイブロックがセンスアンプにデータを保持しているか否かにかかわらず、メモリセル転送指示信号φTMが与えられると、転送アレイブロックにおいてワード線選択動作が実行される。
【0209】
[センスアンプ制御回路の構成]
図28は、図24に示すセンスアンプ制御回路の構成の一例を示す図である。図28において、センスアンプ制御回路160は、転送指示信号φTAおよびφTMを受けるOR回路161と、OR回路161の出力信号とブロック活性化信号φbrを受けるAND回路162とを含む。回路161および162は、図24に示す転送制御回路150に含まれてもよい。この図28に示すセンスアンプ制御回路160は、図9に示すセンスアンプ制御回路の構成に加えて、さらに、センスアンプ転送指示信号φTAの活性化時ワード線選択動作活性化信号φwlを受けるインバータ35の出力信号の伝達を禁止する禁止ゲート163と、ブロック活性化信号φbrおよびイコライズ信号EQを受けるゲート回路164と、禁止ゲート163の出力信号とゲート回路164の出力信号を受けるOR回路165をさらに含む。他の構成は、先に図9において示したセンスアンプ制御回路の構成と同じであり、対応する部分には同一の参照番号を付す。
【0210】
禁止ゲート163はセンスアンプ転送指示信号φTAの活性化時、その出力信号をローレベルの非活性状態に固定的に設定する。この禁止ゲート163には、たとえば、センスアンプ転送指示信号φTAに応答して非導通状態とされ、信号φwlの非活性化に応答して導通状態とされるラッチ回路を利用することができる。ゲート回路164は、イコライズ信号EQがローレベルにあり、かつブロック活性化信号φbrがハイレベルのときハイレベルの信号を出力する。
【0211】
この図28に示す構成は、残りの構成は図9に示すセンスアンプ制御回路の構成と同じであり、対応する部分には同一の参照番号を付す。次に動作について図29を参照して説明する。
【0212】
ブロック活性化信号φbrおよびセンスアンプ転送指示信号φTAがともにハイレベルにあり、イコライズ信号EQがハイレベルのときには、先に図26を参照して説明した回路部分により、イコライズ信号EQがローレベルとされる。このときフリップフロップ34は、OR回路165の出力信号により、リセットされる可能性はあるが、この場合、既にフリップフロップ34はリセット状態にあり、何ら問題は生じない。
【0213】
またこのとき、OR回路161およびAND回路162の出力信号がハイレベルとされ、セレクタ32は、内部転送指示信号φTRiを選択する状態に設定される。内部転送指示信号φTRiが活性状態とされると、セレクタ32を介してフリップフロップ34のセット入力Sに活性状態の信号が与えられてフリップフロップ34がセットされ、トランジスタ36および38が導通し、センスアンプ活性化信号VnおよびVpが活性状態とされる。信号φTAの活性化に応答して禁止ゲート163は、インバータ35の出力信号の伝達を禁止しているため、フリップフロップ34のリセットは行なわれず、フリップフロップ34はセット状態を維持する。これにより、センスアンプ活性化信号VpおよびVnは活性状態を維持する。
【0214】
次いでこの状態で、このアレイブロックに対し再びアクセスが行なわれる場合には、イコライズ信号EQがローレベルのため、ゲート回路164の出力信号がブロック活性化信号φbrの活性化に応答してハイレベルに立上がり、OR回路165を介してフリップフロップ34がリセットされる。これにより、センスアンプ活性化信号VpおよびVnが非活性状態とされる。ここで、イコライズ信号EQがローレベルから所定期間ハイレベルとなる構成は図26に示す構成により実現される。
【0215】
次いで、通常アクセス動作時においては、所定時間経過後にワード線選択動作活性化信号φwlがハイレベルとされ、セレクタ32を介してフリップフロップ34がセットされてセンスアンプ活性化信号VpおよびVnが活性状態とされる。ワード線選択動作活性化信号φwlが非活性状態とされると、禁止ゲート163は、信号φTAの非活性化のためインバータ35の出力信号を通過させ、フリップフロップ34がOR回路165の出力信号に従ってリセットされ、センスアンプ活性化信号VpおよびVnが非活性状態とされる。
【0216】
メモリセル転送動作時においては、信号φTMがハイレベルとされ、ゲート回路162の出力信号がハイレベルとなり、セレクタ32は、内部転送指示信号φTRiを選択する状態に設定される。この場合においては、センスアンプ活性化信号VpおよびVnは、内部転送指示信号φTRiの活性化に応答して活性状態とされる。その非活性化は、信号φwlの活性状態から非活性状態への移行に応答して行なわれる(メモリセル転送動作時においては、信号φwlは活性状態とされる)。
【0217】
Xデコーダの構成は、先の第1の実施の形態の図12に示す構成と同じである。またアドレスラッチの構成は、図10に示す第1の実施の形態のアドレスラッチの構成を利用することができる。
【0218】
以上のように、この発明の第2の実施の形態に従えば、各アレイブロックを互いに独立に駆動可能とし、かつ1つのアレイブロックから他のアレイブロックのセンスアンプまたはメモリセルへデータを転送するように構成したため、処理用途に応じてメモリセルデータの退避、キャッシュ化を実現することができ、汎用性の高い半導体記憶装置を実現することができる。
【0219】
[実施の形態3]
図30は、この発明の第3の実施の形態である半導体記憶装置の要部の構成を示す図である。この図30においては、アドレス入力部の構成が示される。この図30に示すアドレス入力部から出力される内部アドレス信号が先の実施の形態1および実施の形態2で示したブロックデコーダおよび各アレイブロックの行選択回路へ与えられる。
【0220】
図30において、アドレス入力部は、アドレス入力端子199へ与えられるアドレス信号をクロック信号CLKに同期して取込むアドレスバッファ200と、メモリセルデータの転送前のアドレスを格納するマッピングメモリ202と、マッピングメモリ202に格納された転送前のアドレス信号のデータ転送後のアドレス信号を各転送前のアドレス信号に対応して格納するアドレス変換回路204と、アドレスバッファ200およびアドレス変換回路204の一方のアドレス信号を通過させ、内部アドレス信号を生成するマルチプレクサ206を含む。マッピングメモリ202は、たとえば連想メモリ(CAM)で構成され、アドレス変換回路204は、たとえばレジスタで構成される。
【0221】
このマッピングメモリ202およびアドレス変換回路204へのデータの格納を制御するために外部からのクロック信号CLK、チップイネーブル信号CE、キャッシュ信号φCH、およびマップ信号φMPを受けて、指定されたモードを検出するモード検出回路210と、モード検出回路210の制御のもとに、アドレスバッファ200から与えられたアドレス信号をそれぞれラッチするアドレスラッチ212と、モード検出回路210の制御のもとに、このアドレスラッチ212に格納されたアドレスをマッピングメモリ202およびアドレス変換回路204へ書込む書込制御回路214を含む。アドレスラッチ212は、転送前のアドレスと転送後のアドレスを格納する。次に動作についてその動作波形図である図31を参照して説明する。
【0222】
クロック信号CLKの立上がり時にチップイネーブル信号CEがハイレベルの活性状態とされ、またデータ転送を指定するキャッシュ信号φCHがハイレベルの活性状態とされる。これにより、データ転送が指定されて、転送されるべきメモリセルのアドレス(A)がモード検出回路210の制御のもとにアドレスラッチ212に格納される。この状態においては、マルチプレクサ206は、モード検出回路210の制御のもとに、アドレスバッファ200から与えられる元のアドレスすなわち転送前のアドレスを選択して各アレイブロックのアドレスラッチへ与える。
【0223】
次いで、転送先を指定するアドレスBが与えられ、チップイネーブル信号CEおよびマップ信号φMAがクロック信号CLKの立上がり時にハイレベルの活性状態とされる。モード検出回路210は、このチップイネーブル信号CEおよびマップ信号φMAに従って、転送先アドレスが与えられたことを検知し、アドレスバッファ200から与えられたアドレス信号をアドレスラッチ212に格納する。この場合においても、マルチプレクサ206は、モード検出回路210の制御のもとに、アドレスバッファ200からのアドレス信号を選択して各アレイブロックへ与え、データ転送動作が行なわれる。
【0224】
一方、書込制御回路214は、このモード検出回路210の制御のもとにマッピングメモリ202およびアドレス変換回路204に対し書込アドレスを発生し、アドレスラッチ212に格納された元のアドレス(転送前アドレス)およびキャッシュ先アドレス(転送アドレス)を格納する。
【0225】
以後の動作時において、チップイネーブル信号CEがクロック信号CLKの立上がり時において活性状態とされ、アドレス入力端子199に元のアドレス(A)が与えられたとき、マッピングメモリ202は、この与えられたアドレスと格納している元のアドレス(キャッシュアドレスと称す)とを比較し、その比較結果を示す信号を出力する。かつこのマッピングメモリ202は、一致時においては、アドレス変換回路204から、対応の転送先アドレス(キャッシュ先アドレス)を読出してマルチプレクサ206へ与える。マルチプレクサ206は、マッピングメモリ202からの一致信号に従ってアドレス変換回路204から与えられたアドレス信号を選択して各アレイブロックのアドレスラッチへ与える。これにより、外部から与えられたキャッシュアドレス(A)に対して、転送先アドレス(B)が内部アドレスとして指定される。アレイブロックにおいてセンスアンプがデータをラッチしている場合には、このセンスアンプをキャッシュとして利用して、転送アドレスに格納されたデータの読出または書込を行なうことができる。
【0226】
上述のようにマッピングメモリ202およびアドレス変換回路204を利用することにより、別のアレイブロックのセンスアンプにデータが転送されている場合、その転送されたデータを高速で読出すことができる。
【0227】
図32は、図30に示すマッピングメモリ202およびアドレス変換回路204の構成を概略的に示す図である。図32において、マッピングメモリ202は、各エントリが元のアドレス信号を格納する複数の連想メモリセルエントリENT1〜ENTnを含む。連想メモリセルエントリENT1〜ENTnの各々には、一致線CHL1〜CHLnが接続される。一致線CHL1〜CHLnは、それぞれ対応の連想メモリセルエントリENT1〜ENTnの格納するアドレス信号と、外部から与えられるアドレス信号の一致したときにハイレベルの活性状態とされる。
【0228】
アドレス変換回路204は、マッピングメモリ202の各エントリENT1〜ENTnに対応して設けられるレジスタREG1〜REGnと、レジスタREG1〜REGnそれぞれに対応して設けられ、一致線CHL1〜CHLnの活性化時、対応のレジスタの内容を読出データ線RD上に伝達するリードゲートRG1〜RGnを備える。このアドレス変換回路204は、さらに、転送アドレス信号書込時に、書換制御回路の制御のもとにアドレスラッチにラッチされたデータを書込むためのライトゲートWG1〜WGnを含む。これらのライトゲートWG1〜WGnはレジスタREG1〜REGnそれぞれに対応して設けられ、書込制御回路からの活性化信号に従って選択的に活性状態とされ、対応のレジスタREG1〜REGnを書込データバスWDに接続する。書込制御回路は、明確には示さないが、アドレスカウンタなどのアドレス発生器を備えており、アドレスラッチ212に格納されたアドレスをマッピングメモリ202およびアドレス変換回路204へ格納する。連想メモリセルエントリENT1〜ENTnへのデータ書込は、通常の手法を用いて行なわれる。すなわちエントリ選択信号線(ワード線)を選択状態として、元のアドレス信号をこのマッピングメモリへ与えることにより、選択された連想メモリセルエントリへ元のアドレス信号が格納される。
【0229】
一致信号は、一致線CHL1〜CHLn上の信号を受けるORゲート215から出力される。一致線CHL1〜CHLnのいずれかが活性状態とされると一致信号が活性状態とされる。このとき、一致を示す一致線に対応して設けられたリードゲートが導通し、対応のレジスタの内容が読出されてマルチプレクサへ与えられる。
【0230】
アドレスラッチ212としては、単にモード検出回路210の制御のもとに、それぞれ元のアドレス信号および転送アドレス信号格納領域に、与えられたアドレス信号を格納する構成が用いられればよい。
【0231】
以上のように、この発明の第3の実施の形態の構成に従えば、元のアドレス信号と転送先アドレス信号とをリンクして(対応付けて)格納し、与えられた信号がこの登録された元のアドレス信号と一致するときには、転送アドレス信号を内部アドレス信号として出力するように構成しているため、この半導体記憶装置において転送先のメモリセルへ容易にアクセスすることができ、たとえばあるメモリセルのデータの加工時に退避された加工前のデータを再びアクセスすることができる。また転送先アレイブロックのセンスアンプをキャッシュとして利用することができ、高速アクセスが可能となる。
【0232】
[実施の形態4]
図33は、この発明の第4の実施の形態である半導体記憶装置の動作を示す波形図である。以下、図33に示す波形図を参照してこの発明の第4の実施の形態である半導体記憶装置の動作について説明する。
【0233】
クロック信号CLKの立上がり時に、チップイネーブル信号CEをハイレベルとし、かつデータ保持指示信号KEEPをハイレベルとする。この状態においては、時刻T1において与えられたアドレス信号に従って、アレイブロックにおいてワード線WLAが選択され、この選択ワード線WLAに接続されるメモリセルのデータがビット線上に読出され、次いでセンスアンプが活性状態とされ、次いで列選択が行なわれ、データDA1が読出される。データ保持指示信号KEEPがハイレベルであるため、所定期間経過後にワード線WLAがローレベルに立下がっても、この選択アレイブロックにおいて、センスアンプは活性状態を維持する。
【0234】
時刻T2において再びチップイネーブル信号CEが与えられると、その時点において与えられたアドレス信号に従って別のアレイブロックにおいてワード線WLBが選択され、このワード線WLBの電位が立上がり、選択ワード線WLBに接続されるメモリセルのデータがビット対上に読出され、次いで列選択動作が行なわれ、このワード線WLBに接続するメモリセルのうち選択列上に配置されるメモリセルのデータDBが読出される。
【0235】
時刻T3において、時刻T1に与えられたアドレスと同じ行アドレスを指定するアドレス信号が与えられて、ワード線WLAが指定された場合、信号KEEPにより、このワード線WLAのデータはセンスアンプにより保持されているため、行選択動作は行なわれず、列選択動作のみが行なわれ、このワード線WLAに接続するメモリセルのうちの対応のメモリセルのデータDA2が読出される。以降、信号KEEPがハイレベルのある間、選択アレイブロックにおいては、すべてセンスアンプが活性状態を維持しており、いずれかのアレイブロックにおいて選択動作が指定された場合には、列選択動作のみが行なわれ、対応のメモリセルのデータが読出される。
【0236】
上述の一連の動作により、この半導体記憶装置を信号KEEPに従ってこの半導体記憶装置をキャッシュとして利用することができるため、選択ワード線を再度アクセスする場合に、行選択動作が必要とされず、高速でデータの読出が可能となる。
【0237】
図34は、この発明の第4の実施の形態である半導体記憶装置のアレイ活性制御部の構成を示す図である。図34において、アレイブロックMBaのアレイ活性制御部の構成のみを示す。残りのアレイブロックMBb〜MBdに対しても同様の構成が用いられる。
【0238】
図34において、アレイ活性制御部は、チップイネーブル信号CEに応答して活性化され、アドレスバッファ3からのブロックアドレス信号BAをデコードし、ブロック活性化信号φbraを出力するブロックデコーダ10aと、ブロックデコーダ10aからのブロック活性化信号φbraと後に説明する比較器272からの一致信号φIHaに応答して、イコライズ信号EQaを選択的に活性/非活性状態とするイコライズ/プリチャージ制御回路220と、イコライズ/プリチャージ制御回路220からのイコライズ信号EQaの立下がりに応答して、所定期間活性状態とされるワード線選択動作活性化信号φwlaを出力するワード線駆動制御回路240と、データ保持信号KEEPとワード線駆動制御回路240の出力する信号φwlaと、比較器272からの一致信号φIHaに応答して、センスアンプ活性化信号VpaおよびVnaを選択的に活性状態にするセンスアンプ制御回路260を含む。イコライズ/プリチャージ制御回路220およびセンスアンプ制御回路260の内部構成については後に説明する。ワード線駆動制御回路240の構成は、先の第2の実施の形態において説明したものと同様である。
【0239】
アレイ活性制御部はさらに、比較器272の出力信号φIHaとデータ保持信号KEEPに応答して、アドレスバッファ3から与えられた内部行アドレス信号RAおよび内部ブロックアドレス信号BAをラッチするラッチ270を含む。このラッチ270は、データ保持信号KEEPの活性化時(ハイレベル)のとき、一致信号φIHaが不一致を示す場合には、そのときに与えられた行アドレス信号RAおよびブロックアドレス信号BAをラッチする。またラッチ270は、データ保持信号KEEPの非活性化時(ハイレベルからローレベルへの移行時)、そのラッチデータがリセットされる。
【0240】
比較器272は、データ保持信号KEEPの活性化時、このラッチ270にラッチされたアドレス信号とアドレスバッファ3から与えられる行およびブロックアドレス信号とを比較し、その比較結果に従って一致信号φIHaを活性状態または非活性状態に駆動する。
【0241】
Xデコーダ276に対しては、ブロック活性化信号φbraと一致信号φIHaに従ってアドレスバッファ3からの内部行アドレス信号をラッチするRAラッチ274が設けられる。Yデコーダ279に対しては、ブロック活性化信号φbraに応答してアドレスバッファ3から与えられる内部列アドレス信号をラッチするCAラッチ278が設けられる。Xデコーダ276は、ワード線駆動制御回路240からのワード線選択動作活性化信号φwlaに応答して活性化される。RAラッチ274は、比較器272からの一致信号φIHaが一致を示す場合にはブロック活性化信号φbraが活性状態とされてもリセット状態を維持する。Yデコーダ279は、ブロック活性化信号φbraに応答して活性化される列選択制御回路280によりそのデコード開始タイミングが決定される。列選択制御回路280はまた、ブロック活性化信号φbraに応答して、所定のタイミングでブロック選択信号(ローカルI/O線とグローバルI/O線とを接続するゲート)を導通を制御するブロック選択信号TGAを活性状態とする。
【0242】
Xデコーダ276からの出力信号(ワード線駆動信号)は、アレイブロックMBaに配設されるワード線WL上に伝達される。Yデコーダ279の出力信号は、アレイブロックMBaに対して配設されたビット線対BLPに設けられた列選択ゲートSELへ与えられる。このアレイブロックMBaの各ビット線対BLPに設けられたセンスアンプSAaは、センスアンプ制御回路260からのセンスアンプ活性化信号VpaおよびVnaに応答して活性状態とされる。次にこの図34に示す制御の動作をその動作波形図である図35および図36を参照して説明する。
【0243】
図35は、通常動作時の動作を示す波形図である。通常動作時においては、データ保持信号KEEPは非活性状態のローレベルを維持する。この場合には、比較器272は非活性状態とされ、その比較動作が禁止され、一致信号φIHaはローレベルに固定される。チップイネーブル信号CEの活性化に応答して、アドレスバッファ3からのブロックアドレス信号BAがブロックデコーダ10aでデコードされ、ブロック活性化信号φbraが活性状態とされる。これに応答して、イコライズ/プリチャージ制御回路220からのイコライズ信号EQaが非活性状態のローレベルとされる。ワード線駆動制御回路240は、このイコライズ/プリチャージ制御回路220からのイコライズ信号EQaの非活性化に応答して、所定時間経過後、ワード線選択動作活性化信号φwlaを活性状態として、Xデコーダ276へ与える。RAラッチ274は、一致検出信号φIHaが非活性状態にあるため、ブロック活性化信号φbraに応答して、アドレスバッファ3から与えられた内部行アドレス信号RAをラッチしてXデコーダ276へ与える。Xデコーダ276は、ワード線駆動制御回路240からの信号φwlaに応答して活性化され、このRAラッチ274から与えられたアドレス信号をデコードし、ワード線WLaを所定期間選択状態へと駆動する。このワード線WLaが選択状態とされる期間は、ワード線駆動制御回路240から出力される信号φwlaにより決定される。選択ワード線WLaに接続されるメモリセルデータがビット線対BLPへ与えられ、その電位差が十分に拡大されると、センスアンプ制御回路260からのセンスアンプ活性化信号VpaおよびVnaが活性状態とされ、ビット線対BLPのデータが増幅される。
【0244】
一方、CAラッチ278は、ブロック活性化信号φbraの活性化に応答して、アドレスバッファ3から与えられた内部列アドレス信号をラッチしている。Yデコーダ279が列選択制御回路280の制御のもとに活性化され、このCAラッチ278のラッチする内部列アドレス信号をデコードし、列選択信号を出力する。これにより、選択列に対応するビット線対BLPが列選択ゲートおよびブロック選択ゲート(SELで示す)を介してグローバルI/O線に接続される。この後リード/ライトドライバRWDRがリード/ライト信号W/Rへ応答して所定のタイミングで活性化され、入出力バッファを介してデータの出力が行なわれる。
【0245】
図36は、データ保持信号が活性状態のときの動作を示す波形図である。データ保持信号KEEPがハイレベルの活性状態のときには、既に、センスアンプ活性化信号VpaおよびVnaは活性状態を維持している。チップイネーブル信号CEが活性状態とされると、アドレスバッファ3からの内部アドレス信号が確定状態とされる。比較器272が、このラッチ270にラッチされている行アドレス信号RAおよびブロックアドレス信号BAとアドレスバッファ3から与えられた内部行アドレス信号およびブロックアドレス信号を比較する。両者が同じ場合、すなわちアレイブロックMBaの同じワード線が選択状態とされる場合には、この比較器272からの一致信号φIHaが活性状態とされる。この一致信号φIHaの活性化に応答して、イコライズ/プリチャージ制御回路220はその動作が禁止され、前のサイクルの状態、すなわち、非活性状態のローレベルを維持する。したがってこの状態においては、ワード線駆動制御回路240からのワード線選択動作活性化信号φwlaは非活性状態を維持し、RAラッチ274およびXデコーダ276による、新たなワード線の選択動作は禁止される。センスアンプ制御回路260は、この比較器272からの活性状態の一致信号φIHaに応答して、センスアンプ活性化信号VpaおよびVnaを活性状態に維持する。
【0246】
CAラッチ278が、このチップイネーブル信号CEと同時に与えられたアドレス信号から内部列アドレス信号をラッチし、Yデコーダ279が列選択制御回路280の制御のもとに活性化される。これにより、既に選択状態とされているセンスアンプSAaにラッチされている1行のメモリセルデータのうち内部列アドレス信号が指定するメモリセルのデータが選択されてグローバルI/OバスGI/O上に伝達されて、次いでリード/ライトドライバRWDRを介して入出力バッファ(図示せず)へ与えられる。
【0247】
チップイネーブル信号CEの活性化時に与えられるアドレス信号がセンスアンプに保持されているメモリセルの行アドレスと異なる行アドレスを指定する場合には、比較器272の出力信号は非活性状態を維持する。この場合には、イコライズ/プリチャージ制御回路220は、ブロックデコーダ10aからのブロック活性化信号φbraの活性化に応答して、所定期間イコライズ信号EQaをハイレベルに維持する。このときまた、センスアンプ制御回路260が比較器272からの非活性状態の一致信号φIHaに応答して、センスアンプ活性化信号VpaおよびVnaを非活性状態に維持する。これにより、センスアンプSAaに保持されていたメモリセルのデータがリセットされる。次いで、ワード線駆動制御回路240が、このイコライズ信号EQaの立下がりに応答して、所定のタイミングで信号φwlaを活性状態とする。
【0248】
RAラッチ274は、比較器272の非活性状態の一致検出信号φIHaとブロック活性化信号φbraの活性化とに応答して、アドレスバッファ3からの内部行アドレス信号RAをラッチしてXデコーダ276へ伝達する。Xデコーダ276が、このワード線選択動作活性化信号φwlaに応答して所定期間活性状態とされ、新たにアドレス指定された行に対応するワード線を選択状態とする。
【0249】
このワード線選択動作活性化信号φwlaの活性化に応答して、センスアンプ制御回路260が、一定のタイミングでセンスアンプ活性化信号VpaおよびVnaを活性状態とする。これにより、新たにアドレス指定された行のメモリセルのデータがセンスアンプSAaにより検知、増幅され、かつラッチされる。次いで、CAラッチ278にラッチされた内部列アドレス信号がYデコーダ279でデコードされ、対応の列を指定する列選択信号が活性状態とされる。これにより、新たにアドレス指定されたメモリセルのデータがグローバルI/OバスGI/O上に伝達される。データ保持信号KEEPのハイレベルのとき、センスアンプ制御回路260は、ワード線駆動制御回路240からの信号φwlaが非活性状態とされても、センスアンプ活性化信号VpaおよびVnaを活性状態に維持する。Xデコーダ276は、この信号φwlaの非活性化に応答してプリチャージ状態とされる。
【0250】
またラッチ270は、比較器272からの非活性状態の一致検出信号φIHaに応答して、アドレスバッファ3から与えられた内部行アドレス信号RAおよび内部ブロックアドレス信号BAをラッチする。これにより、選択状態とされているワード線を示すアドレス信号の更新が行なわれる。
【0251】
データ保持信号KEEPが非活性状態のローレベルとされると、ラッチ270のラッチするアドレス信号がリセットされ、またセンスアンプ制御回路260からのセンスアンプ活性化信号VpaおよびVnaも非活性状態とされ、イコライズ信号EQaがハイレベルへ立上がる。
【0252】
[イコライズ/プリチャージ制御回路の構成]
図37は、図34に示すイコライズ/プリチャージ制御回路の構成および動作を示す図である。図37(A)において、プリチャージ/イコライズ回路220は、信号KEEPおよびφbraを真入力に受け、信号φIHaを補入力に受けるゲート回路221と、ゲート回路221の出力信号の立上がりに応答して、所定の時間幅を有するパルス信号を発生するパルス発生回路222と、信号KEEPおよびφbraを受けるOR回路223と、OR回路223の出力信号の立上がりに応答して、所定期間ローレベルとなるパルス信号を発生するパルス発生器224と、信号KEEPに応答してパルス発生器222および224の一方を選択的に低下させるセレクタ225と、信号KEEPの立上がりに応答して立上がりかつ信号φbraの立上がりに応答して立下がるパルス信号を発生するパルス発生器226と、パルス発生器226の出力信号とセレクタ225の出力を受けるOR回路227を含む。OR回路227からイコライズ信号EQaが出力される。次にこの図37に示すイコライズ/プリチャージ制御回路220の動作をその動作波形図である図37(B)を参照して説明する。
【0253】
信号KEEPがローレベルのとき、ゲート回路221の出力信号はローレベルに固定される。セレクタ225は、パルス発生器224からのパルス信号φp3を選択する状態に設定される。パルス発生器226は、信号KEEPがローレベルに固定されるため、パルスを発生しない。
【0254】
OR回路223は、バッファ回路として機能し、信号φbraをバッファ処理してパルス発生器224へ与える。パルス発生器224は、このOR回路223からの信号の立上がりに応答して、所定期間ローレベルとされるパルス信号φp3を発生する。セレクタ225はこのパルス発生器224からのパルス信号φp3を選択して通過させる。OR回路227はいま、バッファ回路として機能しており(パルス発生器226出力信号はローレベル)、イコライズ信号φp3がイコライズ信号EQaとして出力される。
【0255】
一方、信号KEEPがハイレベルに立上がると、この立上がりに応答してパルス発生器226が出力信号φp1をハイレベルに立上げる。これにより、OR回路227からのイコライズ信号EQaがハイレベルとされる。アレイブロックMBaがプリチャージ状態にあれば、イコライズ信号EQaはハイレベルを維持するだけであり、何ら状態変化は生じない。
【0256】
この状態でブロック活性化信号φbraが活性状態とされると、最初のサイクルにおいては、比較器(図34参照)の出力する一致信号φIHaは不一致を示すローレベルである(図34に示すラッチ270は、信号KEEPの立上がりに応答してリセットされており、いずれの行をも指定していない)。これに応答して、ゲート回路221の出力信号がハイレベルに立上がり、パルス発生器222からのパルス信号φp2が所定期間ハイレベルとされる。セレクタ225は信号KEEPに従ってパルス発生器222の出力信号を選択している。パルス発生器226からのパルス信号φp1は、ブロック活性化信号φbraの立上がりに応答してローレベルとされる。パルス信号φp1およびφp2は、そのハイレベルの期間が互いに重なり合うようにタイミングが設定される。したがって、イコライズ信号EQaが、所定期間経過後、ハイレベルからローレベルとされ、ワード線選択動作が開始される。
【0257】
次いでアクセスが行なわれ、ブロック活性化信号φbraおよび一致信号φIHaがともにハイレベルとされると、この場合には、ゲート回路221の出力信号はローレベルであり、パルス発生器222からのパルス信号φp2はローレベルを維持する。したがってイコライズ信号EQaもローレベルを維持する。
【0258】
次に再びブロック活性化信号φbraがハイレベルとなり、一致信号φIHaがローレベルのときには、パルス発生器222からのパルス信号φp2が発生され、イコライズ信号EQaが所定期間ハイレベルとされ、アレイブロックMBaのプリチャージが行なわれる。この後、ワード線が選択され、新たなメモリセルデータの選択が行なわれる。信号KEEPがローレベルとされると、セレクタ225がパルス発生器224からのハイレベル状態にあるパルス信号φp3を選択し、応じてイコライズ信号EQaがハイレベルに立上がる。
【0259】
ワード線駆動制御回路の構成は、先の第1の実施の形態と第2の実施の形態において用いた構成を利用することができる。
【0260】
[センスアンプ制御回路の構成]
図38は、図34に示すセンスアンプ制御回路の構成および動作を示す図である。
【0261】
図38(A)において、センスアンプ制御回路240は、ワード線選択動作活性化信号φwlaを所定時間遅延する遅延回路241と、遅延回路241の出力信号の立上がりに応答してセットされるセット/リセットフリップフロップ242と、遅延回路241の出力信号を所定時間遅延させかつその出力信号を反転する反転遅延回路213と、データ保持信号KEEPと反転遅延回路243の出力信号とを受けるNOR回路244と、信号KEEPの立下がりに応答して所定時間ハイレベルとされるパルス信号を発生するパルス発生器245と、パルス発生器245の出力信号と、図37に示すパルス信号φp2を受けるOR回路246と、NOR回路244の出力信号とOR回路回路246の出力信号とを受けるOR回路247とを含む。フリップフロップ242は、このOR回路247の出力信号の立上がりに応答してリセットされる。
【0262】
フリップフロップ242の補出力ZQからの出力信号は、センスアンプ活性化信号Vpaを出力するpチャネルMOSトランジスタ249のゲートへ与えられる。フリップフロップ242のQ出力からの出力信号は、センスアンプ活性化信号Vnaを出力するnチャネルMOSトランジスタ248のゲートへ与えられる。次に図38(B)に示す動作波形図を参照してこの図38(A)に示すセンスアンプ制御回路動作について説明する。
【0263】
信号KEEPがローレベルのとき、NOR回路244は、インバータとして機能する。フルロック活性化信号φbraがハイレベルとされると、イコライズ信号EQaがハイレベルからローレベルへ立下がり、このイコライズ信号EQaの立下がりに応答して、所定期間ワード線選択動作活性化信号φwlaがハイレベルとされる。この信号φwlaの立上がりに応答して、フリップフロップ242が遅延回路241の出力信号に従ってセットされ、次いで反転遅延回路243、NOR回路244およびOR回路247により、所定時間経過後にリセットされる。これにより、センスアンプ活性化信号VpaおよびVnaが所定時間活性化状態とされる。
【0264】
データ保持信号KEEPがハイレベルとされると、パルス信号φp2が所定期間ハイレベルされ、OR回路246および247を介してフリップフロップ242がリセットされる。このときには、センスアンプ活性化信号VnaおよびVpaはリセット状態(非活性状態)にあり、何ら問題は生じない。パルス信号φp2がローレベルに立下がると、イコライズ信号EQaがハイレベルからローレベルに立下がり、応じてワード線選択動作活性化信号φwlaが所定期間ハイレベルの活性状態とされる。このワード線選択動作活性化信号φwlaの立上がりに応答して、フリップフロップ242が所定時間経過後にセットされ、センスアンプ活性化信号VnaおよびVpaが活性状態とされる。信号KEEPがハイレベルであり、NOR回路244の出力信号はローレベルに固定されるため、このフリップフロップ242のリセットが禁止され、センスアンプ活性化信号VnaおよびVpaは活性状態を維持する。
【0265】
信号φbraおよびφIHaがともにハイレベルの活性状態とされる場合、イコライズ信号EQaはローレベルを維持しており、センスアンプ活性化信号VnaおよびVpaも活性状態を維持している。
【0266】
信号φbraがハイレベルであり、信号φIHaがローレベルのとき、パルス信号φp2がハイレベルとされ、フリップフロップ242がリセットされ、センスアンプ活性化信号VpaおよびVnaが非活性状態とされる。イコライズ信号EQaがパルス信号φp2に従ってハイレベルからローレベルとされると、ワード線選択動作活性化信号φwlaが所定期間ハイレベルとされ、新たなワード線選択動作が行なわれる。このワード線選択動作活性化信号φwlaの立上がりに応答して、フリップフロップ242が所定時間経過後にセットされ、センスアンプ活性化信号VpaおよびVnaが活性状態とされる。以降、上述の動作が繰返される。信号KEEPがハイレベルからローレベルへ立下がると、パルス発生器245が所定時間幅を有するパルス信号を出力し、OR回路246および247を介してフリップフロップ242がリセットされ、センスアンプ活性化信号VnaおよびVpaが非活性状態とされる。
【0267】
以上のように、この発明の第4の実施の形態に従えば、アレイブロックをそれぞれ独立に駆動可能とし、かつ各アレイブロックにおいてセンスアンプにデータを保持するように構成しているため、各アレイブロックをキャッシュとして利用することができ、高速アクセスが可能となる。
【0268】
なお、この第4の実施の形態において、ビット線対とセンスアンプとの間にビット線分離ゲートが設けられており、センスアンプの活性化/非活性化に応じてビット線対とセンスアンプとの接続/分離が行なわれる構成が用いられてもよい。この場合、ビット線分離信号BLIの活性/非活性の制御は、ワード線選択動作活性化信号φwlaに従って行なわれればよい。
【0269】
[実施の形態5]
図39は、この発明の第5の実施の形態である半導体記憶装置のアレイ部の構成を示す図である。図39において、この半導体記憶装置のアレイは、複数のアレイブロックMBA〜MBFに分割される。これらのアレイブロックMBA〜MBFそれぞれに対応して、互いに独立に動作可能なアレイ活性制御回路300a〜300fがそれぞれ配置される。またアレイブロックMBA〜MBFそれぞれに対応して、センスアンプおよびイコライズ回路を含むアレイ活性化回路310a〜310eが設けられる。アレイ活性化回路は、各ビット線対に対して設けられるセンスアンプSAと、隣接するアレイブロックのビット線対をそれぞれ接続するためのトランスファーゲート301を含む。図39においては、アレイブロックMBCおよびMBDの間のアレイ活性化回路310cにおけるビット線対BLPCおよびBLPDに対して設けられる部分の構成を示す。センスアンプSAは、トランスファーゲート301cdの導通時、アレイブロックMBDのビット線対BLPDに接続可能である。通常動作時においては、センスアンプSAはアレイブロックMBCのビット線対BLPCにトランスファーゲート301ccを介して接続される。
【0270】
図40は、このアレイブロックそれぞれに対して設けられるアレイ活性化回路の構成をより拡大して示す図である。図40に示すように、アレイブロックMBAおよびMBBの間のセンス活性化回路310aは、アレイブロックMBAのビット線対BLPAにトランスファーゲート301aaを介して接続されかつトランスファーゲート301abを介してアレイブロックMBBのビット線対BLPBに接続されるセンスアンプSAAを含む。アレイ活性化回路310bは、アレイブロックMBBのビット線対BLPBにトランスファーゲート301bbを介して接続されかつアレイブロックMBCのビット線対BLPCにトランスファーゲート301bcを介して接続されるセンスアンプSABを含む。アレイ活性化回路310cは、アレイブロックMBCのビット線対BLPCにトランスファーゲート301ccを介して接続されかつアレイブロックMBDのビット線対BLPDにトランスファーゲート301cdを介して接続されるセンスアンプSACを含む。他のアレイブロックについても同様の接続が行なわれる。トランスファーゲート301ab,301bc,301cd…は、転送制御回路315の制御のもとに導通状態とされる。この転送制御回路315の制御により、隣接アレイブロック間での1行のメモリセルデータの転送を行なうことができる。次にこの図39および図40に示す半導体記憶装置の動作をその動作波形図である図41を参照して説明する。
【0271】
この半導体記憶装置は、アレイブロック間でのデータ転送を指定する転送指示信号φTRと、転送先のアレイブロックに対しデータをメモリセルに書込む書込指示信号φTRWを含む。
【0272】
時刻T1において、クロック信号CLKの立上がりにチップイネーブル信号CEがハイレベルとされ、転送信号φbrが活性状態とされ、書込指示信号φTRWがローレベルに設定される。この場合には、時刻T1において確定状態とされたアドレス信号に従ってアドレス指定されたアドレスアレイブロックMB♯Aにおいてワード線WLAが選択され、この選択されたメモリセルデータの読出しが行なわれる。転送信号φTRの活性化時、次のクロックサイクルT2において与えられたアドレス信号に従って転送先アレイブロックが指定される。この転送先アレイブロックに対して、時刻T1においてアドレス指定されたアレイブロックにおけるワード線WLAに接続されるメモリセルのデータが転送される。次いでこの転送先アレイブロックにおいてセンスアンプが活性化され、センスアンプにデータが保持される。
【0273】
時刻T3において、チップイネーブル信号CEが活性状態のハイレベルとされ、転送信号φTRおよび書込指示信号φTRWがともにハイレベルとされると、この時刻T3においてアドレス指定されたアドレス信号に従ってアレイブロックMB♯Aにおいてワード線WLAが選択され、この選択ワード線WLAに接続されるメモリセルのデータが読出され、センスアンプにより検知、増幅されてラッチされる。次のクロックサイクルT4において与えられたアドレス信号に従って、転送先アレイブロックにおいてワード線WLBが選択状態とされ、転送先アレイブロックにおいてセンスアンプが次いで活性化され、この選択されたワード線WLBに接続するメモリセルにワード線WLAに接続されるメモリセルデータが書込まれる。
【0274】
図42は、この発明の第5の実施の形態である半導体記憶装置のより詳細な内部転送動作を示す図である。図42においては、アレイブロックMB♯Aからそれに隣接するアレイブロックMB♯Bへのデータ転送動作が示される。転送指示信号φTRのみが活性状態のとき、アドレスA1に従ってアレイブロックMB♯Aのワード線WLAが選択される。このときまた、ビット線分離信号BLI♯Aがハイレベルとされ、センスアンプSA♯Aとビット線対BLP♯Aとが接続され、ワード線WLAに接続されるメモリセルデータがビット線対BL♯Aに伝達される。次いでセンスアンプ活性化信号VpAおよびVnAが活性状態とされ、このビット線対BLP♯A上のデータが増幅されラッチされる。次いで、ワード線WLAおよびセンスアンプ活性化信号VpaおよびVnAの非活性化の後、転送指示信号TLI♯Aがハイレベルとされ、アレイブロックMB♯Bのビット線対BLP♯BがセンスアンプSA♯Aと接続される。イコライズ信号EQ♯Bはローレベルであり、フローティング状態のビット線対BLP♯Bが、このセンスアンプSA♯Aのセンスノードにラッチされたデータ(およびビット線対BLP♯Aの充電電荷)により充放電され、緩やかにその電位が変化する。この転送指示信号TLI♯Aのハイレベルへの移行と同期してビット線分離信号BLI♯Bもハイレベルとされる。これにより、アレイブロックMB♯Bのビット線対BLP♯BがセンスアンプSA♯Bに接続され、センスアンプSA♯Bのセンスノードの電位が変化する。次いで、センスアンプ活性化信号VpBおよびVnBが活性化され、このセンスアンプSA♯Bが動作し、ビット線対BLP♯Bの電位が差動的に増幅される。
【0275】
このセンスアンプSA♯Bの活性前に転送指示信号TLI♯Aはローレベルとされており、トランスファーゲート301♯abはオフ状態とされる。アレイブロックMB♯Aにおいては、この転送指示信号TLI♯Aの非活性化(ローレベル)に応答して、センスノードおよびビット線対のイコライズが行なわれる。このイコライズ完了後、ビット線分離信号BLI♯Aがローレベルとされる。
【0276】
アレイブロックMB♯Bにおいては、ビット線分離信号BLI♯Bがローレベルとされる。このとき、ビット線対BLP♯BおよびセンスアンプSA♯Bはその増幅した電位を保持している。
【0277】
なお、このアレイブロックMB♯Bにおいては、ビット線対BLP♯Bが中間電位にイコライズされ、センスアンプSA♯Bのみが増幅したデータを保持するように構成されてもよい。この構成は、イコライズ回路をビット線対に接続し、センスアンプとイコライズ回路の間にトランスファーゲートが配置される構成が用いられれば容易に実現される。
【0278】
転送指示信号φTRと書込指示信号φTRWがともにハイレベルとされたときには、アドレス信号A3およびA4に従ってアレイブロックMB♯Aにおいてワード線WLAが選択され、センスアンプSA♯Aによりこのアドレス線WLAに接続されるメモリセルデータが検知増幅される。アレイブロックMB♯Bにおいてもワード線WLBが選択される。転送指示信号TLI♯AおよびBLI♯Bがハイレベルとされると、このアレイブロックMB♯AのセンスアンプSA♯Aのセンスノードおよびビット線対BLP♯Aに保持された電荷がアレイブロックMB♯Bのビット線対BLP♯B上に伝達される。アレイブロックMB♯Aの電位は電源電位レベルおよび接地電位レベルへ充放電されており、アレイブロックMB♯Bにおいてワード線WLBが選択状態とされても、その選択メモリセルデータはアレイブロックMB♯Aから転送されたデータに従って変化する。次いで、センスアンプSA♯Bが活性化され、このアレイブロックMB♯Bに転送されたデータの検知増幅が行なわれ、ワード線WLBに接続されるメモリセルへのデータの書込みが行なわれる。所定時間が経過すると、センスアンプSA♯Bが非活性状態とされ、次いでビット線対BLP♯BおよびセンスアンプSA♯Bのセンスノードのイコライズが行なわれる。このとき、センスアンプSA♯Bは持続的に増幅データを保持する構成が用いられてもよい。
【0279】
上述のような動作シーケンスを用いることにより、隣接アレイブロック間で1行のメモリセルデータを容易に転送することができる。この動作を繰返し実行すれば、1つのアレイブロックから複数のアレイブロックへ1行のメモリセルデータを転送することができ、たとえば画像データ処理において、画像の複製、塗り潰しなどの処理を高速で実現することができる。
【0280】
図43は、この発明の第5の実施の形態である半導体記憶装置の動作を実現するための制御系の構成を示す図である。図43のおいて、制御は、チップイネーブル信号CEに応答して、転送指示信号φTRおよび書込指示信号φTRWを受け、指定されたモードを検出するモード検出器400と、モード検出回路400の制御のもとに、アドレス信号をクロック信号に同期して取込むアドレスバッファ410と、モード検出回路400の転送指示検出時にアドレスバッファ410から与えられるアドレス信号を各クロックサイクルごとにラッチするアドレスラッチ412と、アドレスラッチ412に格納されたアドレス信号をデコードするクロックデコーダ414と、このブロックデコーダ414からのブロック活性化信号φbrとモード検出回路400からのモード検出信号に従ってビット線分離信号BLIおよび転送指示信号TLIを出力する転送制御回路416(図40の転送制御回路315に相当)と、ブロックデコーダ414からのブロック活性化信号に応答してアドレス指定されたアレイブロックを活性化するアレイ活性制御回路418を含む。このアレイ活性制御回路418は、図39に示すアレイ活性制御回路300a〜300fに対応する。
【0281】
アドレスラッチ412は、モード検出器400からの転送モード指示信号に従って、アドレスバッファ410から与えられる2つのアドレス信号をラッチするアドレスラッチ412aおよび412bを含む。このアドレスラッチ412aおよび412bにラッチされたアドレス信号は、図示しないXデコーダおよびYデコーダへ転送される。データ転送時においては、データの書込/読出が禁止されてもよい。またデータの書込/読出が最初にアドレス指定されたアレイブロックに対して行なわれる方式が用いられてもよい。
【0282】
転送制御回路416は、ブロックデコーダ414からのブロック活性化信号に従って、このブロック活性化信号が指定するアレイブロックに対して設けられる転送指示信号TLIを所定のタイミングでハイレベルの活性状態とする。アレイ活性制御回路418は、このモード検出器400からの転送モード検出時においては、転送制御回路416からの転送指示信号TLIの非活性化に応答してイコライズ信号(図示せず)を活性状態とする。転送制御回路416は、またモード検出器400からの転送モード検出信号に従ってブロック活性化信号φbrが指定するブロックおよび隣接する(または転送先)アレイブロックに対しビット線分離信号BLIの活性/非活性を実行する。
【0283】
このアレイ活性制御回路418および転送制御回路416の内部詳細構成は示さないが、先の第1ないし第3の実施の形態に示した制御回路の構成を適用することにより容易に実現することができる。転送モードが指定されたとき、最初のアレイブロックにおけるセンスアンプの非活性化が行なわれてから隣接(転送先)アレイブロックにおいてセンスアンプの活性化が行なわれる構成が用いられればよい。
【0284】
以上のように、この発明の第5の実施の形態に従えば、隣接アレイブロック間で1行のワード線のデータを転送可能としたため、高速で複製データを複製を行なうことができ、たとえば画像処理における塗り潰し処理などを容易に実現することができる。
【0285】
[実施の形態6]
図44は、この発明の第6の実施の形態である半導体記憶装置の要部の構成を示す図である。この図44において、アレイブロックの間に配置されるセンスアンプの構成を示す。アレイブロックの配置は図39に示す配置と同じである。図44においては、ビット線対BLP♯Aおよびビット線対BLP♯BとセンスアンプSAとを接続するためのトランスファーゲートは示していない。
【0286】
センスアンプSAは、センスアンプ活性化信号線450および452を介して伝達されるセンスアンプ活性化信号VnおよびVpに応答して活性化される。これらセンスアンプ活性化信号450、452の間には、イコライズ信号EQに応答して導通して、センスアンプ活性化信号線450および452にそれぞれプリチャージ電位Vblを伝達するnチャネルMOSトランジスタで構成されるトランスファーゲート454および456が配置される。このセンスアンプ活性化信号線をイコライズするための回路部分において、さらにセンスアンプ活性化信号線450および452を電気的に短絡するイコライズトランジスタが配置されてもよい。
【0287】
センスアンプ活性化信号線450および452それぞれに対し、センスアンプ駆動信号BS・SNおよびBS・SPに応答して導通するセンスアンプ活性化トランジスタ458および460が設けられる。センスアンプ活性化トランジスタ458は、導通時センスアンプ活性化信号線450を接地電位に結合する。センスアンプ活性化トランジスタ460は、導通時、センスアンプ活性化信号線452を電源電位Vcc(または高電圧Vpp>Vcc)に結合する。センスアンプ駆動信号BS・SNは、ブロック指定信号BSとセンスアンプ駆動信号SNの論理積信号であり、両者が活性状態とされたとき、ハイレベルの活性状態とされる。信号BS・SPは、ブロック選択信号BSとセンスアンプ活性化信号SPの論理積信号であり、両者の信号が活性状態とされたとき、ローレベルの活性状態とされる。
【0288】
センスアンプ活性化信号線450に対し、さらに、接続タイミング信号φBSに応答してキャパシタ470の一方電極とセンスアンプ活性化信号線450とを接続するnチャネルMOSトランジスタで構成されるトランスファーゲート462が配置される。センスアンプ活性化信号線452に対しては、接続タイミング信号φZBSの活性化時に導通し、センスアンプ活性化信号線452をキャパシタ475の一方電極に伝達するpチャネルMOSトランジスタで構成されるトランスファーゲート464が配置される。キャパシタ470および475は、複数のアレイブロック(図44に示す)に対し共通に配置される。この接続タイミング信号φBSおよびφZBSは、センスアンプ活性化信号のBS・SNおよびBS・SPの非活性化から活性化の移行の前に所定期間活性状態とされ、かつセンスアンプ活性化信号BS・SNおよびBS・SPの活性化から非活性化の後所定期間導通状態とされる。次にこの図44に示す回路の動作をその動作波形図である図45を参照して説明する。
【0289】
対応のアレイブロックの非選択時においては、信号φBSがローレベル、信号φZBSがハイレベルであり、トランスファーゲート462および464はともに非導通状態にある。キャパシタ470および475はそれぞれ前のサイクルにおいて充放電されている。キャパシタ470の充電電位は中間電位よりも低く、キャパシタ475の充電電位は中間電位よりも高くされる(これについては後に詳細に説明する)。
【0290】
アレイブロックが指定されると、この指定されたアレイブロックに対するイコライズ信号EQがブロック活性化信号に従ってハイレベルからローレベルへ移行し、センスアンプ活性化信号線450および452のイコライズが停止される。センスアンプ活性化信号線450および452に対するイコライズ信号EQは、ビット線対BLPに対して設けられたイコライズ/プリチャージ回路に対して与えられるイコライズ信号と別な信号であってもよい。すなわちこの図44に示すセンスアンプ活性化信号線に対するイコライズ信号EQは、センスアンプの非活性化時においてのみハイレベルの活性状態とされる構成が用いれてもよい。
【0291】
イコライズ信号EQがローレベルとされて所定期間が経過すると、図示しないワード線選択動作活性化信号φwlがハイレベルとされ、アドレス指定されたアレイブロックにおいて対応のワード線が選択状態とされる(アドレス指定されたアレイブロックにおいてワード線が選択状態とされるとき)。次いで所定時間が経過すると(各ビット線対に選択メモリセルデータが読出された後)、制御タイミング信号φBSが所定期間ハイレベルとされ、また信号φZBSが所定時間ローレベルとされる。これにより、トランスファーゲート462および464が導通し、キャパシタ470および475に充電された電荷がセンスアンプ活性化信号線450および452にそれぞれ伝達される。これにより、キャパシタ470の充電電荷によりセンスアンプ活性化信号Vnが中間電位からその電位レベルが低下し、またそのキャパシタ475からの充電電荷により、センスアンプ活性化信号Vpが中間電位からその電位が上昇する。このキャパシタ470および475からの充電電荷により、センスアンプ活性化信号VnおよびVpが活性化され、センスアンプSAが活性状態とされ、センス動作を開始する。
【0292】
次いでタイミング信号φBSおよびφZBSが非活性状態とされると、次いでセンスアンプ駆動信号BS・SNおよびBS・SPが活性状態とされ、センスアンプ活性化トランジスタ458および460が導通し、センスアンプ活性化信号Vnがローレベル、センスアンプ活性化信号Vpがハイレベルとされる。これにより、センスアンプSAが、対応のビット線対BLP♯AまたはBLP♯B上の電位をそれぞれ接地電位レベルおよび電源電位レベルへ高速で駆動する。このセンスアンプSAの活性化時に、キャパシタ470および475の充電電荷を利用することによりセンスアンプ活性化信号線450から接地電位へ流れる電荷およびセンスアンプ活性化信号線452へ電源電位(または高電圧印加ノード)から流入する電荷量を低減することができ、消費電流を低減することができる。またキャパシタ470および475の充電電荷によりセンスアンプSAを駆動することにより、センスアンプSAの活性化時、センスアンプ活性化信号VnおよびVpの比較的緩やかに変化して、センスアンプSAが緩やかにセンス動作をし、確実に対応のビット線対BLP♯A(またはBLP♯B)の電位を増幅することができる。
【0293】
センス動作が完了し、所定期間が経過すると、ワード線選択動作活性化信号φwlがハイレベルからローレベルとなり、またセンスアンプ駆動信号BS・SNおよびBS・SPも非活性状態のローレベルおよびハイレベルとされる。これにより、センスアンプ活性化トランジスタ458および460が非導通状態とされる。このセンスアンプ駆動信号BS・SNおよびBS・SPの非活性化に応答して、制御タイミング信号φBSが所定期間ハイレベルとなり、また制御タイミング信号φZBSが所定期間ローレベルとされる。このときまだ、イコライズ信号EQはローレベルを維持している。したがって、センスアンプ活性化信号線450がトランスファーゲート462を介してキャパシタ470に接続され、またセンスアンプ活性化信号線452がトランスファーゲート464を介してキャパシタ475を接続される。これにより、キャパシタ470の一方電極電位が低下し、またキャパシタ475の電位がセンスアンプ活性化信号線452からの充電電荷により上昇する。キャパシタ470および475の充電電位は、キャパシタ470および475のそれぞれの容量値とセンスアンプ活性化信号線450および452の寄生容量の容量値の比により決定される。センスアンプ活性化信号線450および452の充電電荷をキャパシタ470および475へ格納することにより、次のサイクルにおいてキャパシタ470および475の充電電荷を利用することができ、センスアンプ駆動のための消費電流を低減することができる。制御タイミング信号φBSおよびφZBSが非活性状態とされると、イコライズ信号EQがハイレベルとされ、トランスファーゲート454および456が導通し、センスアンプ活性化信号線450および452がプリチャージ電位Vblにプリチャージされかつイコライズされる。
【0294】
図46は、この発明の第6の実施の形態である半導体記憶装置の1つのアレイブロックのためのアレイ活性制御回路の構成を示す図である。図46においては、アレイ活性制御回路300(図43に示すアレイ活性制御回路418のうちの1つのアレイブロックに対して設けられる回路部分)は、チップイネーブル信号CEの活性化時に活性化され、図示しないアドレスバッファから与えられたブロックアドレス信号BAをデコードしてブロック活性化信号φbrを出力するブロックデコーダ500と、このブロックデコーダ500からのブロック活性化信号φbrに従って、イコライズ信号EQを選択的に非活性化するイコライズ/プリチャージ制御回路510と、イコライズ/プリチャージ制御回路510からのイコライズ信号EQとモード検出回路400からのモード検出信号に従ってワード線選択動作活性化信号φwlを出力するワード線駆動制御回路520を含む。このワード線駆動制御回路520は、モード検出回路400からのモード検出信号が対応のアレイブロックにおけるワード線非選択を示すときには、このワード線選択動作活性化信号φwlをローレベルの非活性状態に維持する。なお、図46においては、モード検出回路400はブロックデコーダ500からのブロック活性化信号φbrに従って、アドレス指定された回路部分に対し、それぞれモード検出信号および転送指示信号φMを発生するように示される。このモード検出回路400は、先の図39に示すモード検出回路と同様の構成を備える。
【0295】
アレイ活性制御回路300は、さらにモード検出回路400からの転送モード指示信号φMに従って、後に説明する転送制御回路416aからの転送指示信号φTiおよびワード線選択動作活性化信号φwlの一方を選択するセレクタ531と、セレクタ531から与えられる信号を所定時間遅延する遅延回路532aと、遅延回路532aの出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生器533aと、セレクタ531の出力信号を所定時間遅延する遅延回路532bと、ワンショットパルス発生回路533aの出力するパルス信号の立下がりに応答してセットされかつ遅延回路532bの出力信号の立上がりに応答してリセットされるセット/リセットフリップフロップ534を含む。フリップフロップ534の真出力Qからセンスアンプ駆動信号BS・SNが出力され、補出力ZQからセンスアンプ駆動信号BS・SPが出力される。
【0296】
センスアンプ制御回路300は、さらに、フリップフロップ534から出力されるセンスアンプ駆動信号BS・SPの立上がりに応答してワンショットのパルス信号を発生するパルス発生回路533bと、ワンショットパルス発生回路533aおよび533bのパルス信号を受けるOR回路535と、OR回路535の出力信号を受けるインバータ536を含む。OR回路535から、制御タイミング信号φBSが出力され、インバータ536から制御信号φZBSが出力される。
【0297】
このセンスアンプ制御回路530は、さらに、インバータ536の出力信号の立上がりに応答して所定の時間幅を有するパルス信号を出力するパルス発生回路533cと、センスアンプ駆動信号BS・SNの立下がりに応答してワンショットのパルス信号を出力するパルス発生回路533dと、パルス発生回路533cおよび533dの出力信号を受けるAND回路537を含む。このAND回路537からのリセット信号RSTがハイレベルとされると、イコライズ/プリチャージ制御回路510からのイコライズ信号EQが非活性状態から活性状態のハイレベルとされる(イコライズ信号EQのリセットが行なわれる)。
【0298】
転送制御回路416aは、モード検出回路からの転送モード検出信号φMに応答して、イコライズ信号EQの活性化から非活性化に従って、所定のタイミングで(第5の実施の形態参照)ビット線分離信号BLIおよび転送ゲート接続信号TLIおよび内部データ転送信号φTiをそれぞれ選択的に活性/非活性状態とする。
【0299】
この図46に示すセンスアンプ制御回路300の構成においては、転送モード検出信号φMは、データ転送を受けるアレイブロックに対して活性状態とされ、データ転送するアレイブロックにおいては通常動作時と同様の非活性状態に設定される。セレクタ531は、この転送モード検出信号φMが転送モードを示すときには、内部転送信号φTiを選択し、転送モード検出信号φMが非活性状態にあり、データ転送を受けることを示さないときには、ワード線選択動作活性化信号φwlを選択する。
【0300】
この転送指示信号φTiは、所定のタイミングで発生され、アレイブロック間においてビット線対の接続が行なわれて所定期間経過して再びアレイブロック間が分離された後に活性状態とされるタイミングで発生される。
【0301】
セレクタ531の出力信号はハイレベルとされ、所定期間が経過すると、ワンショットのパルス信号がワンショットパルス発生回路533aから出力される。これにより信号φBSがハイレベル、信号φZBSがローレベルとされる。このワンショットパルス発生回路533aからのパルス信号の立下がりに応答して、フリップフロップ534がセットされ、センスアンプ駆動信号BS・SNがハイレベル、センスアンプ駆動信号BS・SPがローレベルとされ、センスアンプが活性化される。センスアンプの活性化期間が経過すると、すなわち遅延回路532bの出力信号がハイレベルに立上がりと、フリップフロップ530がリセットされ、センスアンプ駆動信号BS・SNがローレベル、センスアンプ駆動信号BS・SPがハイレベルとされる。パルス発生回路533bがこのセンスアンプ駆動信号BS・SPの立上がりに応答して、ワンショットのパルス信号を発生する。これにより再び制御タイミング信号φBSがハイレベル、制御信号φZBSがローレベルとされる。
【0302】
センスアンプ駆動信号BS・SNのハイレベルからローレベルの立下がりに応答して、パルス発生回路533dがワンショットのパルス信号を発生し、またパルス発生回路533cが、制御タイミング信号φZBSの立上がりに応答してワンショットのパルス信号を発生する。このパルス発生回路533cおよび533dの出力するパルス信号がともにハイレベルとなると、リセット信号RSTがハイレベルとされ、イコライズ信号EQがハイレベルとされる。パルス発生回路533cおよび533dを用いることにより、センスアンプの非活性化から活性化への移行時に誤ってイコライズ信号EQがリセットされるのを防止することができ、確実にセンス動作が完了し、かつキャパシタへの電荷の充電の完了後、イコライズ信号EQをハイレベルへ駆動することができる。
【0303】
図47は、図40に示すキャパシタ470の構成を示す図である。図47(A)においては、キャパシタ470は、MOSキャパシタで構成される。このMOSキャパシタ470は、そのゲートが電源電位を受けるように接続され、ドレイン、ソースおよび基板が共通に結合されて、センスアンプ活性化信号線450に結合される。図47(B)に示す構成においては、キャパシタ470は、逆バイアスされたPNダイオードで構成される。すなわち、このダイオード470のカソードが電源電位を受けるように接続され、アノードが信号線450に結合される。
【0304】
図48は、図44に示すキャパシタ475の構成を示す図である。図48(A)におけるキャパシタ475は、そのゲート、ソースおよび基板が接地電位を受けるように結合され、そのゲートがセンスアンプ活性化信号線に結合されるnチャネルMOSトランジスタで構成される。ゲート電位が、そのソースおよびドレイン電位よりも高くなるため、MOSトランジスタにチャネルが形成され、このチャネルがキャパシタ475の他方電極として機能する。図48(B)に示すキャパシタ475は、ゲートが接地電位に接続され、そのソース、ドレインおよび基板領域がセンスアンプ活性化信号線452に結合されるpチャネルMOSトランジスタで構成される。この場合、ゲート電位は、ソースおよびドレイン電位よりも低いため、同様にチャネルが形成され、キャパシタ475の一方電極として機能する。図48(C)に示すキャパシタ475は、逆バイアスされたPNダイオードで構成される。このPNダイオードは、アノードが接地電位を受けるように接続され,カソードが信号線452に結合される。
【0305】
図49は、アレイブロックMBA〜MBAのセンスアンプ活性化信号Vpa〜Vpfそれぞれとキャパシタ475との接続を示す図である。図49において、キャパシタ475の一方電極はトランスファ(セレクタ)464a〜464fを介してセンスアンプ活性化信号線452a〜452fにそれぞれ接続される。トランスファーゲート464a〜464fの各々は、制御タイミング信号φZBSa〜φZBSfに応答して導通される。図49においては、またセンスアンプ活性化信号線452aおよび452fそれぞれに対して設けられるセンスアンプ駆動トランジスタ460aおよび460fを代表的に示す。センスアンプ駆動トランジスタ460aは、センスアンプ駆動信号BSa・SPaに応答して導通し、センスアンプ駆動トランジスタ460fは、センスアンプ駆動信号BSf・SPfに応答して導通する。この図49に示す構成を利用することにより、データ転送時において、選択アレイブロックにおいて、センスアンプ駆動信号を活性化するために利用された電荷を、別のアレイブロックのセンスアンプの活性化時に再利用することができ、消費電流を低減することができる。
【0306】
図50は、キャパシタの配置を示す図である。図50においては、2つのアレイブロックMB♯AおよびMB♯Bの間に配置されるセンスアンプ帯SABにおけるセンスアンプSAを代表的に示す。アレイブロックMB♯AおよびMB♯Bには、それぞれワード線シャント領域WSが設けられる。ワード線シャント領域WSにおいては、ポリシリコン等で構成される比較的高抵抗のワード線が、その上層に形成されるたとえばアルミニウムなどで形成される低抵抗導体にコンタクト孔CTを介して接続される。この領域においては、ビット線は存在しない。この領域においてキャパシタCaおよびCbを形成し、かつトランスファーゲート462および464を配置する。図50においては、キャパシタCaおよびCbは、それぞれアレイブロックMB♯Aにおいてのみ設けられるように示される。しかしながら、並行電極型キャパシタを用いる(ワード線シャント用の低抵抗導体よりも上層の配線層を利用する)、またはPN接合を利用する構成を用いれば、このワード線シャント領域に、複数のアレイブロック(MBA〜MBF)に対し共通にキャパシタを形成することができる。PN接合容量を用いる場合、ワード線シャント領域において基板領域にNウェル(またはPウェル)を形成し、その表面にP不純物領域(またはN不純物領域)を形成する。ワード線シャント領域WSにおけるコンタクト孔CTの影響を受けることなくすべてのアレイブロックに共通なキャパシタを形成することができる。
【0307】
なおすべてのアレイブロックに共通にキャパシタを設けるのではなく、各アレイブロックそれぞれに対しセンスアンプ活性化信号の充電電荷を再利用するためのキャパシタが個々に設けられてもよい。
【0308】
[他の構成の適用例]
図51は、この発明の第6の実施の形態の他の半導体記憶装置の適用例を示す図である。図51においては、標準のDRAMの動作波形が示される。標準のDRAM(ダイナミック・ランダム・アクセス・メモリ)においては、外部からのロウアドレスストローブ信号ZRASが立下がるとメモリサイクルが始まり、そのときに与えられたアドレス信号に従ってワード線の選択が行なわれ、選択ワード線WLの電位が上昇する。この後、所定期間経過後に、制御タイミング信号φBSをハイレベルとし、かつ制御タイミング信号φZBSをローレベルとする。この信号φBSおよびφZBSが非活性招待とされた後、センスアンプ駆動信号BS・Snをハイレベルとし、センスアンプ駆動信号BS・Spをローレベルとし、センスアンプを高速で活性化する。これにより、センスアンプ活性化信号Vn,Vpは、信号φBSおよびφZBSに従って緩やかに上昇した後、センスアンプ駆動信号BS・SnおよびBS・Spに応答して急速に立上がる。これによりビット線電位高速で差動的に電源電位および接地電位にまで駆動される。
【0309】
ロウアドレスストローブ信号ZRASがローレベルからハイレベルへ立上がると、1つのメモリセルサイクルは完了する。このロウアドレスストローブ信号ZRASの立上がりに応答して、センスアンプ駆動信号BS・Snがローレベルとされ、センスアンプ駆動信号BS・Spがハイレベルとされる。そのとき、センスアンプ駆動信号BS・SnおよびBS・Spの非活性化に応答して、制御タイミング信号φBSおよびφZBSが所定期間ハイレベルおよびローレベルとそれぞれされる。タイミング信号φBSおよびφZBSが非活性状態とされた後、イコライズ信号EQがハイレベルとされる。
【0310】
上述のような動作シーケンスを利用することにより、標準のDRAMにおいても、センスアンプ活性化のために用いられた電荷をセンスアンプ駆動回路部分で再利用することができ、センスアンプ駆動のために必要とされる消費電流を低減することができる。
【0311】
以上のように、この発明の第6の実施の形態の構成に従えば、センスアンプ活性化信号線を選択的にキャパシタに接続するように構成したため、センスアンプ活性化のために消費された電荷を再利用することができ、センスアンプ駆動時における消費電流を低減することができる。
【0312】
[実施の形態7]
図52は、この発明の第7の実施の形態である半導体記憶装置の動作を示す波形図である。この第7の実施の形態において用いられる半導体記憶装置のアレイ構造は、図39に示すアレイ構造と同様の構成を備える。すなわち、隣接アレイブロックは、トランスファーゲート301♯abを介して相互接続される。すなわち、伝送指示信号TLI♯Aに従ってアレイブロックMB♯Aに設けられたセンスアンプは隣接アレイブロックMB♯Bのビット線対に接続される。以下、図52および図39を参照してこの発明の第7の実施の形態の半導体記憶装置の動作について説明する。アレイブロックMB♯A(MBA〜MBFのいずれか)は、センスアンプSA♯Aが活性状態にあり、1行のメモリセルデータを保持している。図52においては、ワード線WLAも活性状態とされている状態が示されるが、ワード線WLAは非活性状態とされてもよい(図52において破線で示す)。この状態において、外部からリフレッシュ指示信号REFまたは内部リフレッシュ指示信号φREF)が与えられ、アレイブロックNB♯Aのリフレッシュ動作が指定された場合を考える。センスアンプSA♯Aがそのセンスノードに保持するデータは、リフレッシュにより消去されるべきではない。この状態においては、選択状態とされたワード線WLAが非選択状態とされ、かつセンスアンプ活性化信号φVpna(VpaおよびVnaを含めて示す)が非活性状態とされる。センスアンプ活性化信号φVpnaが非活性状態とされた後、転送指示信号TLI♯Aが所定期間活性状態とされ、ビット線対BLPA(図52には示さず)およびセンスアンプSA♯Aのセンスノードが隣接アレイブロックMB♯Bのビット線対BLPBに接続され、センスアンプSA♯Aのセンスノードに保持されていた電荷が隣接アレイブロックMB♯Bのビット線対BLPBに伝達され、ビット線対BLPBの電位が変化する。
【0313】
転送指示信号TLI♯Aが非活性状態とされ、アレイブロックMB♯AとアレイブロックMB♯Bが再び切り離されると、アレイブロックMB♯Aにおいては、後に示すリフレッシュアドレス信号に従ってワード線WLA′が選択状態とされ、同時にビット線分離信号BLI♯Aのハイレベルとされ、このリフレッシュ行に対応するワード線WLa′に接続されるメモリセルデータがセンスアンプSA♯Aのセンスノードに伝達される。次いでセンスアンプ活性化信号φVpnaが活性状態とされ、このワード線WLA′に接続されるメモリセルデータの検知、増幅が行なわれ、この増幅されたデータがワード線WLA′に接続されるメモリセルへ書込まれる。これにより、リフレッシュ行に対応するワード線WLA′に接続されるメモリセルのデータがリフレッシュされる。
【0314】
リフレッシュサイクルが完了すると、すなわち、ワード線WLA′が非選択状態とされ、センスアンプ活性化信号φVpnaが非活性状態とされ、ビット線分離信号BLI♯Aがローレベルとされると、次いで転送指示信号TLAI♯Aが所定期間ハイレベルとされる。これにより、隣接アレイブロックMB♯Bに退避されていたデータが再びアレイブロックMB♯AのセンスアンプSA♯Aのセンスノードに伝達される。このとき、単にセンスアンプSA♯Aのセンスノードに保持されていた電荷がビット線対BLPBへ伝達され、再びセンスアンプSA♯Aへ転送されるだけであり、センスアンプSA♯Aのセンスノードはその電位が十分容易にプリチャージ電位から変化する。その後、転送指示信号TLI♯Aの非活性化後センスアンプ活性化信号φVpnaが活性状態とされ、センスアンプSA♯Aのセンスノード電位が増幅され、アレイブロックMB♯Bに退避されていたデータが再び増幅されてセンスアンプSA♯Aのセンスノードに保持される。これにより、センスアンプSA♯Aのセンスノードに保持されていたデータ(キャッシュデータ)は、再びキャッシュバック(復元)される。
【0315】
アレイブロックMB♯Bにおいては、転送指示信号TLI♯Aが最初に活性化されたときに、ビット対BLPBはフローティング状態とされており、最後に再び転送指示信号TLI♯Aが所定期間活性状態とされた後、ビット線対BLPBはイコライズ/プリチャージされる。
【0316】
図53は、この発明の第7の実施の形態である半導体記憶装置の制御部の構成を示す図である。図53において、この発明の第7の実施の形態に従う半導体記憶装置の制御部は、外部から与えられるリフレッシュ指示信号REFに応答してリフレッシュ指示信号φrefを出力するリフレッシュ制御回路600と、リフレッシュ制御回路600からのリフレッシュ指示信号に従ってリフレッシュ行を示すリフレッシュアドレスを出力し、かつリフレッシュ完了時に、そのカウント値が増分されるリフレッシュカウンタ602とを含む。このリフレッシュカウンタ602は、アレイブロックを指定するブロックアドレスBA′およびアレイブロックにおけるワード線を指定する行アドレス信号RA′を出力する。
【0317】
この制御部は、さらに、アレイブロックMBA〜MBFそれぞれに対応して設けられるアレイ活性制御回路620a〜620fを含む。アレイ活性制御回路620a〜620fはそれぞれ同じ構造を備えており、図53においては、アレイ活性制御回路620aの構成のみを示す。アレイ活性制御回路620aは、ブロックデコーダ618からのブロック活性化信号に応答して活性化され、アレイブロックのイコライズ/プリチャージ動作を制御するイコライズ/プリチャージ制御回路621と、イコライズ/プリチャージ制御回路621からのイコライズ指示信号の変化に応答して、ワード線選択動作活性化信号およびビット線分離信号BLIAを出力するワード線駆動制御回路624と、ワード線駆動制御回路624からのワード線選択動作活性化信号φwlに応答してセンスアンプ活性化信号を出力するセンスアンプ制御回路626を含む。センスアンプ制御回路626からセンスアンプ活性化信号φVpnaが出力される。アレイ活性制御回路620b〜620f各々から、センスアンプ活性化信号φVpnb〜φVpnfが出力される。
【0318】
制御部は、さらに、アレイ活性制御回路620a〜620fからのセンスアンプ活性化信号φVpna〜φVpnfとリフレッシュ制御回路600からのリフレッシュ指示信号φREFを受け、リフレッシュ動作に必要な転送などの調停動作を行なうリフレッシュ調停回路610と、リフレッシュ調停回路610の出力信号に従って転送指示信号TLIを出力する転送制御回路615を含む。この半導体記憶装置の制御部は、さらに、リフレッシュ調停回路610の制御のもとに、リフレッシュカウンタ602からのリフレッシュブロックアドレス信号BA′と外部から与えられるアドレス信号に含まれるブロックアドレス信号BAの一方を選択してブロックデコーダ618に与えるセレクタ616aと、リフレッシュ調停回路610の制御のもとに、リフレッシュ回路602から与えられるリフレッシュ行アドレス信号RA′と外部から与えられるアドレス信号に含まれる行アドレス信号RAの一方を選択して図示しないXデコーダへ与えるセレクタ616bを含む。
【0319】
リフレッシュ調停回路610は、アレイ活性制御回路620a〜620fから出力されるセンスアンプ活性化信号φVpna〜φVpnfの状態をモニタし、いずれのセンスアンプ活性化信号が活性状態にあるかを常時モニタする。リフレッシュ指示信号φrefが与えられたとき、リフレッシュ調停回路610は、リフレッシュカウンタ602からのリフレッシュブロックアドレス信号BA′に従って、このリフレッシュブロックアドレス信号BA′が指定するアレイブロックにおけるセンスアンプ活性化信号φVpnaが活性状態にあるか否かを識別する。リフレッシュブロックアドレス信号BA′が指定するアレイブロックにおいて、センスアンプ活性化信号φVpnが非活性状態のときには、リフレッシュ調停回路610はこのリフレッシュ指示信号φrefに応答してセレクタ616aおよび616bをそれぞれリフレッシュカウンタ602からのリフレッシュブロックアドレス信号およびリフレッシュ行アドレス信号BA′およびRA′を選択する状態に設定し、次いでブロックデコーダ618を活性状態とする。それにより、リフレッシュブロックアドレス信号BA′が指定するアレイブロックにおいてリフレッシュ行アドレス信号RA′に対応するワード線が選択状態とされ、このリフレッシュ行アドレスに対応するワード線に接続されるメモリセルのデータのリフレッシュが実行される。
【0320】
リフレッシュ制御回路600からリフレッシュ指示信号φrefが与えられたときにセンスアンプ活性化信号φVpna〜φVpnfのいずれかが活性状態にあるときには、リフレッシュ調停回路610は、リフレッシュカウンタ602から与えられるリフレッシュブロックアドレス信号BA′が指定するアレイブロックのセンスアンプ活性化信号φVpnが活性状態にあるか否かを識別する。このリフレッシュブロックアドレス信号BA′が指定するアレイブロックのセンスアンプ活性化信号が活性状態にあるとき、リフレッシュ調停回路610は、ブロックデコーダ618を非活性状態に維持し、イコライズ/プリチャージ制御回路621からのイコライズ信号をハイレベルとし、かつ選択状態のワード線を非選択状態としかつセンスアンプ制御回路626からのセンスアンプ活性化信号を非活性状態とする。この図53においてはリフレッシュ調停回路610からのワード線駆動制御回路624およびセンスアンプ制御回路626への制御経路は示していない。この構成は、単にリフレッシュ調停回路610からワード線駆動制御回路624およびセンスアンプ制御回路626へリセット信号が与えられる構成が利用されればよい。
【0321】
リフレッシュ調停回路610は、活性状態のセンスアンプ活性化信号φVpnを非活性状態とした後、次いで転送制御回路615へ、このブロックアドレス信号BA′に従って転送指示を行なうための信号を与える。これにより転送制御回路615は、リフレッシュブロックアドレス信号BA′が指定するアレイブロックMB♯Aに対して設けられた転送指示信号TLI(TLI♯A)を所定期間活性状態とする。リフレッシュ調停回路610は、この転送制御回路615からの転送指示信号TLI(TLI♯A)が非活性状態とされると、ブロックデコーダ618を活性状態とする。セレクタ616aおよび616bは、リフレッシュ調停回路510の制御のもとに、リフレッシュ指示信号φrefに応答してリフレッシュブロックアドレス信号BA′およびリフレッシュ行アドレス信号RA′を選択する状態に設定されている。これにより、アレイブロックMB♯Aにおいて、リフレッシュ行アドレス信号RA′が指定するワード線が選択された後、センスアンプ活性化信号φVpnが活性状態とされ、リフレッシュ行アドレスが指定するワード線に接続されるメモリセルのデータのリフレッシュが実行される。
【0322】
リフレッシュ調停回路610は、このセンスアンプ活性化信号φVpnの活性化から非活性化への移行を検出すると、転送制御回路615へ指示を与え、再びアレイブロックMB♯Aに設けられたトランスファーゲートを導通状態とするように転送指示信号TLI(TLI♯A)を所定期間活性状態とする。これにより、アレイブロックMB♯Bからのデータが再びアレイブロックMB♯Aへ戻される。リフレッシュ調停回路510は、この転送制御回路615からの転送指示信号TLIが非活性状態とされると、アレイブロックMB♯Aへのセンスアンプ活性化信号φVpnを再び活性状態とする。
【0323】
なおリフレッシュ調停回路610はリフレッシュブロックアドレス信号BA′が指定するアレイブロックにおいてセンスアンプ活性化信号φVpnが活性状態のときには、その隣接アレイブロックMB♯Bのイコライズ/プリチャージ制御回路621を制御し、イコライズ信号EQをローレベルとする。このとき隣接アレイブロックにおけるワード線選択動作は禁止される。この構成は、リフレッシュ指示時において、リフレッシュ調停回路610は、隣接アレイブロックMB♯Bのイコライズ信号EQのみをローレベルとし、ワード線選択動作を禁止する構成が用いられればよい。なおこの図53に示す構成において、隣接アレイブロックは、図39において、水平方向右側に隣接するアレイブロックへのデータ転送が行なわれる。一番右に配設されるアレイブロックMBFがリフレッシュを行なう場合には、このアレイブロックMBFに隣接するアレイブロックMBEへデータ転送が(キャッシュデータの対比)が行なわれる。
【0324】
リフレッシュ動作が完了するとリフレッシュ制御回路500は、リフレッシュカウンタ602のカウント値を1増分するとともに、リフレッシュ指示信号φrefを非活性状態とする。リフレッシュ調停回路610は、このリフレッシュ指示信号φrefの非活性化に応答して、セレクタ616aおよび616bを、外部から与えられるアドレス信号BAおよびRAを選択する状態に設定する。この状態においては、ブロックデコーダ618は、図示しないチップイネーブル信号CEの活性化時に活性状態とされる。
【0325】
以上のように、この発明の第7の実施の形態に従えば、センスアンプがデータを保持している状態において、このアレイブロックのリフレッシュを行なう場合、隣接アレイブロックへそのセンスアンプの保持するデータを退避させるように構成したため、何らセンスアンプの保持データが損なわれることなくリフレッシュを行なうことができる。
【0326】
なおリフレッシュが1つのアレイブロックに行なわれている場合、退避先のアレイブロックにおいてセンスアンプが活性状態とされ、このセンスアンプへアクセスが行なわれる構成がさらに用いられてもよい。リフレッシュ退避時アドレス変換(ブロックアドレス変換)を行なう構成が用いられればよい。
【0327】
この場合には、セレクタ616aおよび616bを、それぞれアレイブロックに対応して配置することにより、リフレッシュと外部アクセスとを同時に並行して行なうことができる。リフレッシュバンクアドレス信号BA′が指定するセレクタのみをリフレッシュバンクアドレス信号およびリフレッシュ行アドレス信号を選択する状態に設定する構成とすれば、アレイブロックそれぞれ個々に駆動することができるために、リフレッシュおよび外部アクセスを並行して行なうことができる。
【0328】
またこの発明の第7の実施の形態の構成に従えば、アレイブロックMB♯Aから隣接アレイブロックMB♯Bへのデータ転送時においては単にセンスアンプSA♯Aのセンスノードに蓄積された電荷を隣接アレイブロックAB♯Bのビット線対BLPBへ伝達しているだけであり、何ら電流は消費されない(電荷が分散されるだけであるため)。
【0329】
[実施の形態8]
図54は、この発明の実施の形態8に従う半導体記憶装置の全体の構成を概略的に示す図である。図54において、半導体記憶装置は、行列状に配列される複数のアレイブロックB11〜B14…B41〜B44を含むメモリアレイ1600と、外部から与えられるアドレス入力を変換して内部アドレス信号を生成する入力変換部1602と、この入力変換部1602により変換された内部アドレス信号に従ってメモリアレイ1600のアレイブロックB11〜B44の1つを選択状態へ駆動するためのブロックデコーダ1603xおよび1603yと与えられた命令をデコードし、入力変換部1602におけるアドレス変換指示およびその態様を決定する信号を生成して入力変換部1602へ与える命令デコード部1604を含む。
【0330】
先の実施の形態と同様に、アレイブロックB11〜B44は互いに独立に選択状態/非選択状態へ駆動することができる。これらのアレイブロックB11〜B44は、特に、行列状に配置される必要はないが、通常のDRAMにおいて複数のメモリマットが行列状に配置される構成に合わせている(このメモリアレイの各アレイブロックの詳細配置は後に説明する)。
【0331】
また、メモリアレイ1600において、アレイブロックB11〜B44の各々は、行ブロック指定信号R1〜R4の1つと列ブロック指定信号C1〜C4の1つとにより選択状態とされる。これらのブロック指定信号R1〜R4およびC1〜C4は、複数ビットのアドレス信号に対応しているが、説明を簡略化するために、1つの信号で各ブロック指定信号を示す。
【0332】
命令デコード部1604は、与えられた命令に従って、このアドレス変換を入力変換部1602において行なう必要があるか否かを判定し、アドレス変換を行なう必要がある場合には、入力変換部1602へ与えられた入力アドレス信号を変換してブロックデコーダ1603xおよび1603yへ与える。この入力変換部1602においては、アレイブロックを指定するアレイブロックアドレスについてのみアドレス変換が行なわれており、アレイブロック内部におけるメモリセルを指定するためのアドレス信号についての変換は行なわれていない。したがってこの図54においては、単にアレイブロックを指定するためのアレイブロックアドレスに対する構成のみが示される。
【0333】
図55(A)は、図54に示す入力変換部1602の構成の一例を示す図である。図55(A)において、入力変換部1602は、行アレイブロックを指定するアドレスビットA1およびA2を受け、これらのビット位置を交換して内部アドレス信号ビットAR1およびAR2を出力する入替回路1602aと、列ブロックを指定するアドレスビットA3およびA4を受け、これらの論理の一致を検出する一致検出回路1602bと、アドレスビットA4を論理を反転して出力する反転回路1602cを含む。一致検出回路1602bから内部アドレスビットAC1が出力され、反転回路1602cから内部アドレスビットAC2が出力される。内部アドレスビットAR1およびAR2は、図54に示すブロックデコーダ1603xへ与えられ、内部アドレスビットAC1およびAC2は、図54に示すブロックデコーダ1603yへ与えられる。
【0334】
入替回路1602a、一致検出回路1602bおよび反転回路1602cの処理機能は、命令デコード部1604からのデコード信号により指定される。すなわち、この命令デコード部1604がアドレス変換を指令したときにのみ図55(A)に示すアドレス変換機能が実行される。次にこの入力変換部1602の動作について図55(B)および(C)を示す表を参照して説明する。
【0335】
まず、図55(B)に示す表を参照して、入替回路1602aの動作について説明する。アドレスビットA1,A2が、(A1,A2)=(0,0)、(0,1)、(1,0)および(1,1)のときに、それぞれ行アレイブロック指定信号R1,R2,R3およびR4がそれぞれ選択状態とされる。入替回路1602aは活性化時、このアドレスビットA1およびA2のビット位置を変更する。したがって、図55(B)に示すように、アドレスビット(A1,A2)は、そのビット位置が変換されて、内部アドレス信号ビットAR1およびAR2が出力される。したがって、アドレスビットA1およびA2が(0,0)および(1,1)のときには、入替回路1602aにおいてビット位置が変換されても、選択状態とされるブロック指定信号は、変化せず、R1およびR4である。一方、アドレスビットA1,A2が、(0,1)および(1,0)であり、行アレイブロック指定信号R2およびR3が選択状態とされる場合には、変換により、行アレイブロック指定信号R3およびR2がそれぞれ選択状態とされる。
【0336】
次に、図55(C)を参照して、アドレスビットA3およびA4の変換態様について説明する。今、アドレスビット(A3,A4)が(0,0)、(0,1)、(1,0)および(1,1)のときに、列ブロック指定信号C1,C2,D3およびC4がそれぞれ選択状態とされるとする。一致検出回路1602bは、アドレスビットA3およびA4の論理が一致したときにHレベル(“1”)の信号を出力する。したがって、内部アドレスビットAC1は、アドレスビット(A3,A4)が(0,0)および(1,1)のときに“1”となる。一方、反転回路1602cは、アドレスビットA4を反転しているため、内部アドレス信号ビットAC2は、アドレスビットA4が0,1のときにそれぞれ1,0となる。したがってアドレスビットA3,A4が列アレイブロック指定信号C1,C2,C3およびC4を選択状態とするときこの入力変換部1602の変換機能により、それぞれ列アレイブロック指定信号C4,C1,C2およびC3が選択状態とされる。
【0337】
今、たとえばアレイブロックB11が選択状態とされる場合を考える。この場合、外部から与えられるアドレス信号ビットA1,A2,A3,A4は、0,0,0,0である(図55(B)および(C)参照)。入力変換部1602によりアドレス信号ビットの変換が行なわれると、内部アドレス信号ビットAR1,AR2,AC1,AC2は0,0,1,1となる。したがって、行アレイブロック指定信号R1および列アレイブロック指定信号C4が選択状態とされ、アレイブロックB41が選択状態とされる。これにより、外部アドレス信号ビットA1〜A4が指定するアレイブロックB11と異なる別のアレイブロックB41が選択状態とされる。
【0338】
次に、このアドレス変換機能を用いた半導体記憶装置へのアクセス動作について図56に示す波形図を参照して説明する。
【0339】
今、1つのアレイブロックBa(たとえば図54のアレイブロックB11)においてワード線WL1(1ページに相当)が選択され、このワード線WL1に接続されるメモリセルへのアクセス動作が行なわれている場合を考える。この場合、出力データQがワード線WL1が選択されてから所定時間経過後に出力される。このワード線WL1に接続するメモリセルへのページモードでのアクセスの後、このワード線WL1と異なるワード線WL2を次いで(ページモードで)アクセスする動作を考える。アドレス変換を入力変換部1602において行なえば、このアレイブロックBaを指定するアドレスビットが与えられても、別のアレイブロックBbが選択され、この別のアレイブロックBb(たとえば図54のアレイブロックB41)が選択状態とされ、この選択された別のアレイブロックBbにおいてワード線WL2が選択状態とされる。したがって、通常、RASプリチャージ時間tRPと呼ばれる時間アクセス期間を待ち合わせることなく、高速で連続してアレイブロックBbにアクセスしてワード線WL2を選択状態とすることができる。
【0340】
したがって、図56に示すように、ブロックBaのワード線WL1が非選択状態とされ、即座にアドレス信号を与えて別のアレイブロックBbへアクセスすることができる。したがって時刻t2において、このブロックBbのワード線WL2に接続されるメモリセルのデータを読出すことができる。このアドレス変換を行なわない場合、ワード線WL2は、ブロックBaに含まれており、このアレイブロックBaを一旦非選択状態へ駆動し、RASプリチャージ時間tRP経過後にこのアレイブロックBaへ再びアクセスして、ワード線を選択状態とする必要がある(図56において、このワード線の立上がりを破線で示す)。この図56において破線で示すワード線が選択状態へ駆動されてからデータQ′が出力される。したがって、この場合ワード線WL1におけるメモリセルのデータQ′が出力されてからRASプリチャージ時間tRPとRASアクセス時間tRACが経過した時刻t3において、このワード線WL2に接続されるメモリセルのデータが出力データQ′として出力される。この図56に示す動作波形図から明らかなように、アドレス変換を行なう場合に、同じアレイブロックの異なるページ(ワード線)が連続してアクセスされる場合、アレイブロックの切換えにのみ必要とされる時間だけで、別のページ(ワード線)のメモリセルへアクセスすることができる。一方、このアドレス変換を行なわない場合には、ページ変更のために、RASプリチャージ時間およびRASアクセス時間が、この別のページのメモリセルデータを読出すために必要とされる。したがって、この異なるページを連続的にアクセスする場合アドレス変換を行ない、異なるアレイブロックを順次アクセスすることにより、高速で選択メモリセルへアクセスすることができる。
【0341】
この連続アクセス時におけるアドレス変換を行なうか否かの判定および動作制御は、図54に示す命令デコード部1604により実行される。通常、CPU(中央演算処理装置)からは、アクセスするデータが演算に用いられるデータであるのか命令であるのかを示す情報が与えられる。この情報に、シリアルアクセスが行なわれるデータであるのか否か、すなわちたとえば画像データまたは音声データなどのデータの属性(種類)を示す情報を含ませておくことにより、命令デコード部1604でこの命令に含まれるデータ属性情報をデコードし、同一アレイブロックの異なるページが連続的にアクセスされるデータ(たとえば画像データ)の場合、ページ切替時にアドレス変換を実現することにより、高速でデータのアクセスを行なうことができる。
【0342】
図57は、図55(A)に示す入替回路1602aの構成の一例を示す図である。図57において、入替回路1602aは、アドレス信号ビットA1およびA2をそれぞれ入力aiおよびbiに受け、変換活性化信号ACVに従って一方を選択的に通過させる選択回路1602aaと、アドレスビットa1およびa2を入力biおよびaiにそれぞれ受け、変換活性化信号ACVに従って与えられたビットの一方を選択して通過させる選択回路1602abを含む。選択回路1602aaおよび1602abから内部アドレス信号ビットAR1およびAR2がそれぞれ出力される。
【0343】
選択回路1602aaおよび1602abは、変換活性化信号ACVが活性状態にあり、アドレス変換を指定する場合には、入力biに与えられたアドレス信号ビットを選択して出力する。一方、このアドレス変換活性化信号ACVの非活性化時には、選択回路1602aaおよび1602abは、その入力aiに与えられたアドレスビットを選択する。選択回路1602aaおよび1602abを用いて、アドレス変換活性化信号ACVに従ってこれらの選択回路を介してのアドレス信号ビットA1およびA2の伝播経路を切換えることにより、必要とされるときにのみアドレス変換を行なうことができる。
【0344】
図58は、図55(A)に示す一致検出回路1602bの構成の一例を示す図である。図58において、一致検出回路1602bは、変換活性化信号ACVを受けるインバータ回路1602baと、インバータ回路1602baの出力信号とアドレスビットA4を受けるOR回路1602bbと、OR回路1602bbの出力信号とアドレスビットA3を受けるEXNOR回路1602bcを含む。このEXNOR回路1602bcは、その両入力に与えられた信号の論理が一致するときに、その出力する内部アドレス信号AC3の論理を“1”とする。
【0345】
アドレス変換活性化信号ACVがHレベル(“1”)の活性状態のとき、インバータ回路1602baの出力信号はLレベル(“0”)となり、OR回路1602bbは、バッファ回路として作用し、アドレスビットA4を変換することなく通過させる。したがってEXNOR回路1602bcにより、アドレスビットA3およびA4の論理の一致/不一致が判定され、その判定結果に従った論理のアドレスビットAC3が出力される。
【0346】
アドレス変換活性化信号ACVが非活性状態のLレベルのとき、インバータ回路1602baの出力信号はHレベルであり、OR回路1602bbの出力信号がHレベルとなる。EXNOR回路1602bcは、バッファとして機能し、アドレスビットA3がHレベルのときには、内部アドレス信号ビットAC3をHレベルとし、一方、アドレスビットA3がLレベルのときには、内部アドレスビットAC3をLレベルとする。
【0347】
図59は、図55(A)に示す反転回路1602cの構成の一例を示す図である。図59において、反転回路1602cは、アドレスビットA4とアドレス変換活性化信号ACVを受けるEXOR回路1602bcを含む。EXOR回路1602bcは、その両入力の論理が不一致のときに、その出力する内部アドレス信号ビットAC4を論理“1”とする。したがって、アドレス変換活性化信号ACVがHレベルの活性状態のときには、このEXOR回路1602bcは、インバータとして機能し、アドレスビットA4の論理を反転して内部アドレスビットAC4として出力する。一方、アドレス変換活性化信号ACVが非活性状態のLレベルのときには、このEXOR回路1602bcは、バッファとして機能し、アドレスビットA4がHレベルのときには、内部アドレスビットAC4がHレベルとなり、アドレスビットA4が、Lレベルのときには、アドレスビットAC4はLレベルとなる。
【0348】
この図57ないし図59に示すように、入力変換部1602に含まれる入替回路1602a、一致検出回路1602bおよび反転回路1602cの機能を、アドレス変換活性化信号ACVに従って選択的に実現することにより、必要とされるときのみアドレス変換機能を実現することができ、連続アクセス時において複数のアレイブロックを用いて交互にアクセスすることができ、高速アクセスが可能となる。このアドレス変換活性化信号ACVは、2つのアレイブロックを用いる場合演算処理装置から、各ページごとにページ変換を示すデータが与えられて、そのページ変換ごとにアドレス変換活性化信号ACVの活性/非活性化が交互に行なわれてもよい。またこれに代えて、ブロックアドレス信号ビットA1〜A4の変化を検出するブロックアドレス変化検出回路を設け、このブロックアドレス変化検出回路の出力信号に応答してその出力がHレベルとLレベルの間で交互に変換するTフリップフロップを用いてアドレス変換活性化信号ACVを発生するように構成してもよい。
【0349】
図60は、図54に示す入力変換部の一般的構成を示す図である。図60においては、8ビットのアドレス信号A1〜A8により1つのアレイブロックが指定される。したがって、256個のアレイブロックのうちの1つのアレイブロックが選択される。図60において、入力変換部1602は、アドレス信号ビットA1およびA2を受けてOR演算を行ない、内部アドレスビットAB1およびAB2として出力するOR回路1602dと、アドレスビットA4およびA5のビット位置を交換してアドレスビットAB4およびAB5として出力する入替回路1602eと、アドレスビットA6論理を反転して内部アドレスビットAB6を出力する反転回路1602fと、アドレスビットA7およびA8の論理積を取って内部アドレスビットAB7を生成するAND回路1602gを含む。アドレスビットA8は内部アドレスビットAB8として出力される。
【0350】
これらの回路1602d〜1602gも、それぞれ図54に示す命令デコーダからの信号に従ってその機能の活性/非活性が制御される。この構成により、アドレス変換を行ない、メモリアレイに含まれるアレイブロックに対するブロックアドレスを任意のシーケンスで割当てることが可能となる。したがって、隣接するアレイブロックがセンスアンプを形成するシェアードセンスアンプ構成においても、常に、1つのセンスアンプを共有するアレイブロックが同時に選択状態とされるのを防止するようにアドレス変換を行なうことができ、センスアンプの活性/非活性制御を行なう必要がない。すなわち、シェアードセンスアンプ構成において、内部アレイ活性化の制御が容易となるとともに、活性状態のセンスアンプを一旦非活性状態とした後に再びセンスアンプを活性化して別のアレイブロックを選択状態へ駆動する必要がなく、高速アクセスが可能となる。
【0351】
このアドレス変換は、動作モードに応じて命令デコーダの制御の下にアドレス変換の実行/非実行が制御されてもよい。またこれに代えて、アドレス変換が常時動作モードにかかわらず行なわれるように構成されてもよい。以下に、アドレス変化が常時行なわれる構成について説明する。
【0352】
図61は、この発明の実施の形態8に従う半導体記憶装置メモリアレイ部の他の構成を概略的に示す図である。図61において、この半導体記憶装置は、2行2列に配列される上位バンクB♯A、B♯B、B♯C、およびB♯Dを含む。この半導体記憶装置は、16Gビットの記憶容量を備えており、上位バンクB♯A〜B♯Dの各々は、4Gビットの記憶容量を備える。
【0353】
上位バンクB♯A〜B♯Dの各々は、さらに、2行4列に配列される8個の中位バンクを含む。すなわち、上位バンクB♯Aは、中位バンクA−1〜A−8を含み、上位バンクB♯Bは、中位バンクB−1〜B−8を含み、上位バンクB♯Cは、中位バンクC−1〜C−8を含み、上位バンクB♯Dは、中位バンクD−1〜D−8を含む。これらの中位バンクA−1〜D−8の各々は、512Mビットの記憶容量を備える。中位バンクA−1〜D−8の各々は、それぞれ8個の下位バンク(アレイブロックに対応)を含む。また中位バンクA−1〜D−8の各々は、各下位バンク(アレイブロック)それぞれに対応して設けられるロウデコーダRDと、各中位バンクA−1〜D−8それぞれに対して、それぞれに含まれる下位バンクに共通に設けられるコラムデコーダCDを含む。
【0354】
下位バンクは、先の実施の形態と同様、互いに独立に選択状態へ駆動することができる。上位バンクB♯A〜B♯Dそれぞれにおいて、中央部に配置された中位バンク(バンクA2,A3,A6およびA7)は、そのバンク境界線を中心として、ロウデコーダが互いに反対方向に配置される。この場合、上位バンクB♯A〜B♯Dは、そのバンクの列方向についての中心線について鏡面対称となるようにアドレスが配置されてもよい。デコーダのレイアウトが簡略化される。上位バンクB♯A〜B♯Dそれぞれにおいて、互いに対向して配置されるロウデコーダの間の領域に周辺制御回路PHCが配置される。これらの周辺回路PHCへは、後に説明するクロック信号が伝達される。アドレス変換後のアドレスがバンク指定信号として伝達される。このアドレス変換後のアドレスは、上位バンクB♯A〜B♯Dを指定してもよく、また中位バンクを指定してもよく、さらに中位バンクに含まれる下位バンク(アレイブロック)を指定してもよい。このアドレス変換を受けるブロックアドレスが、どのレベルのバンクを指定するかは、この半導体記憶装置の用途に応じて適宜定められる。ここでは、変換後のアドレスが、下位バンクを指定する場合を想定する。
【0355】
図62は、図61に示す半導体記憶装置のバンクに対するアドレス信号ビットの割当、すなわちアドレスマッピングを示す図である。図62において、上位バンクB♯A〜B♯Dの各々は、アドレス信号ビットA1およびA2(補のアドレス信号ビット/A1および/A2を含む)により指定される。すなわち、上位バンクB♯Aは、アドレス信号ビットA1およびA2がともにHレベル“1”のときに指定され、上位バンクB♯Bは、アドレス信号ビット/A1およびA2がともにHレベルのときに指定され、上位バンクB♯Cは、アドレス信号ビットA1および/A2がともにHレベルのときに指定され、上位バンクB♯Dは、アドレス信号ビット/A1および/A2がともにHレベルのときに指定される。
【0356】
これらの上位バンクB♯A〜B♯Dに含まれる中位バンクおよび下位バンクに対するアドレス信号ビットの割当は同じであり、中位バンクに対するアドレス信号ビットの割当を上位バンクB♯Aに対してのみ代表的に示す。また下位バンクに関しては、中位バンクC−5に対する下位バンクLB1−LB8に対するアドレス信号ビットの割当を代表的に示す。
【0357】
アドレス信号ビットA3により、2行4列に配列される中位バンクA1−A−8のうち、2列に配列される4つの中位バンクが指定される。すなわち、アドレス信号ビットA3がHレベルのときには、中位バンクA−1,A−2,A−5およびA−6が指定され、アドレス信号ビット/A3がHレベルのときには、中位バンクA−3,A−4,A−7およびA−8が指定される。
【0358】
アドレス信号ビットA3および/A3により指定された4つの中位バンクのうち、1列に配列される2つの中位バンクがアドレス信号ビットA4,/A4により指定される。図62においては、中位バンクA−1,A−2,A−5,A−6に対してのみアドレス信号ビットA4,/A4を示すが、中位バンクA−3,A−4,A−7およびA−8も同様、アドレス信号ビットA4および/A4により指定される。アドレス信号ビットA4がHレベルのときには、中位バンクA−1およびA−5が指定され、アドレス信号ビット/A4がHレベルのときには、中位バンクA−2およびA−6が指定される。
【0359】
2行の中位バンクA−1〜A−8のうち、1行の中位バンクがアドレス信号ビットA5および/A5により指定される。アドレス信号ビットA5がHレベルのときには、中位バンクA−1〜A−4が指定され、アドレス信号ビット/A5がHレベルのときには、中位バンクA−5〜A−8が指定される。
【0360】
中位バンクは、それぞれが64Mビットの記憶容量を有する8個の下位バンクLB1〜LB8を含む。8個の下位バンクLB1〜LB8のうち、4つの下位バンクがアドレス信号ビットA6および/A6により指定される。このアドレス信号ビットA6および/A6により指定された4つの下位バンクのうち、2つの下位バンクがアドレス信号ビットA7および/A7により指定される。このアドレス信号ビットA7および/A7により指定された2つの下位バンクのうち、アドレス信号ビットA8および/A8により、1つの下位バンクが指定される。相補アドレス信号ビットA1,/A1〜A8,/A8により、1つの下位バンクが指定される。
【0361】
[アドレス変換の適用例]
図63は、この発明の実施の形態8に従うアドレス変換の適用例の一例を示す図である。図63において、この半導体記憶装置は、図61および図62に示すバンク配置を備える。16Gビットのような大記憶容量の半導体記憶装置の場合、そこに含まれるメモリセルの数が数多くなり、パーティクルまた製造パラメータのばらつきなどにより、不良メモリセルが存在し、このため半導体記憶装置の歩留りが低下し、完全動作する半導体記憶装置の収率が低下する。大記憶容量の半導体記憶装置および小記憶容量の半導体記憶装置を同じ面積のウェハ上に形成した場合に不良メモリセルが同じ割合で分布した場合、不良メモリセルにより1つの小記憶容量の半導体記憶装置を不良とすることにより他の小記憶容量の半導体記憶装置への影響を排除することができる。しかしながら、大記憶容量の半導体記憶装置の場合、1つが複数の小記憶容量の半導体記憶装置に相当するため、1つの小記憶容量の半導体記憶装置に相当する部分が不良とされた場合、この大記憶容量の半導体記憶装置全体を不良として処分する必要がある(半導体記憶装置は1つのチップで構成される)。このため、大記憶容量の場合、小記憶容量の半導体記憶装置に比べて、収率が低下する。
【0362】
この不良メモリセルの存在は、比較的大きなパーティクルに起因し、1つのアレイブロックに集中的に存在するため、冗長メモリセルで救済できず、使用不能アレイブロック(最下位バンク)DFLBaおよびDFLBbが存在する。これらの使用不能な最下位バンクDFLBaおよびDFLBbが指定されたときには、アドレス変換を行なって、この不良アレイブロック(最下位バンク)に対するアクセスを禁止し、別の正常に動作する正常(完全使用可能)アレイブロック(最下位バンク)へアクセスする。この正常(完全使用可能)アレイブロック(最下位バンク)は、全く不良メモリセルが存在しない領域であってもよく、また内部に含まれる冗長セルにより、これらの不良セルがすべて救済される領域であってもよい。この使用不能アレイブロック(最下位バンク)と置換される正常アレイブロック(最下位バンク)は、通常のアレイブロックに加えて、置換用に余分に設けられている場合には、そのアレイブロックが利用されればよい(スペアアレイブロックの利用)。また通常のアレイブロック(最下位バンク)のみを利用し、アドレス変換により、この不良アレイブロック(最下位バンク)を他の正常アレイブロック(最下位バンク)に置換してもよい。図63においては、スペアアレイブロックは設けられておらず、アドレス変換により、他の正常アレイブロック(最下位バンク)に対するアドレス変換が行なわれる構成が示される。この場合、不良(使用不能)アレイブロック分の記憶容量が低下するが、16Gビットのような大記憶容量の場合、1つの最下位バンクの記憶容量は64Mビットであり、全体の1/256であり、このような使用不能なアレイブロック(最下位バンク)の救済を他の正常なアレイブロック(最下位バンク)を用いて行なっても、その記憶容量の低下はほとんどCPUアドレス空間に対し影響は及ぼさない。
【0363】
図63において、入力アドレス(00000111)が使用不能アレイブロック(最下位バンク)に対応し、この使用不能アレイブロックアドレスが、別の正常アレイブロック(最下位バンク)を指定するようにアドレス変換が行なわれる。図63において、入力アドレス信号A1〜A8は、不良アレイブロックを避けるように1つずつシフトしてアドレス変換が行なわれるように示される。このアドレス変換は、たとえばPROMまたはRAM(ランダム・アクセス・メモリ)などの記憶素子を用いてアドレス変換をテーブル状に格納する構成により容易に実現することができる。すなわち、入力アドレス信号それぞれに対応して、変換後のアドレス信号を格納し、アドレス変換時には、この変換用記憶素子の内容を読出して変換後のアドレスとして利用する。これにより、不良アレイブロックへのアクセスを禁止するようにアドレス変換を行なうことができる。
【0364】
この図63に示す構成において、さらに、アレイブロックにおいて、冗長セルで救済できない不良メモリセルが所定数以下の場合、この所定数以下の不良メモリセルの存在を許容し、マージナル(使用可能)アレイブロック(最下位バンク)MDFLBaおよびMDFLBbとして利用する。通常の処理操作において、数値データ、プログラム命令、および一時記憶される計算用データなどの記憶の場合には、その記憶データは1ビットの破壊も許されない。したがってこれらのデータは、完全使用可能な正常アレイブロック(最下位バンク)GLBに格納する。図63において、これらのデータの格納領域をシリアルデータ領域として示す。
【0365】
一方、画像データおよび音声データなどの時系列データの場合、時間的に前後するデータワードの相関性が強く、多少のビットエラーが存在しても、相関処理によりこのようなビットエラーが相殺される。この場合、記憶データに対し、多少のビットエラーは許容される。そこで、許容可能な不良が存在するアレイブロック(最下位バンク)をマージナル不良ブロックとして、このような音声データおよび画像データなどを記憶するために用いる。ここで、多少の不良ビットは、多くの場合、1つのアレイブロック(最下位バンク)内において疎らに存在するビット不良程度を意味する。
【0366】
しかしながら、使用するデータのビットの破壊(エラー)許容量が多くまたこのようなエラーが連続しても問題が生じない場合には、ワード線単位の不良またはビット線単位の不良の場合でも使用することが可能な場合がある。たとえば表示画像データを格納する場合、ワード線単位またはビット線単位の不良が存在する場合、表示画像において、最大1水平線または1垂直線の画像の不連続が生じるだけであり、致命的な欠点とはならず、許容可能な範囲である。このような許容可能な不良ビットが存在するアレイブロックすなわちマージナルブロックに対しこのマージナルブロックを示すフラグを立て、音声データおよび画像データを専用に格納する領域として利用する。
【0367】
したがって、図63に示すように、このような不完全使用可能なマージナルブロックMDFLBaおよびMDFLBbには、音声データ領域を示すアドレス11111000および11111001がそれぞれ割当てられる。使用不能であるアレイブロックDFLBbは、音声データおよび画像データに対しても利用されない。この不良アレイブロック(最下位バンク)DFLBbを指定するアドレス11111010が与えられたときにはこのアドレスを変換し、別の正常なアレイブロックGLBを指定するようにする。
【0368】
この図63に示す構成において、音声データ領域の不良アレイブロックDFLBbの救済は正常なアレイブロックGLBを用いて行なわれている。したがってこの音声データ領域の最大アドレス11111111が割当てられる領域は存在しないが、この場合、マージナルブロックMDFLBaおよびMDFLBbへ割当てられるアドレス領域が、このアドレス1111111の示すアレイブロック(最下位バンク)であってもよい。
【0369】
なお、マージナルブロックとして利用されるアレイブロックに含まれる不良ビットの数は、処理用途に応じて適当に定められればよい。
【0370】
図64は、アドレス変換を行なう入力変換部の具体的構成を示す図である。図64において、入力変換部1602は、アドレス変換を行なうべきアレイブロック(最下位バンク)を指定するアドレスを格納するマッピングメモリ1610と、このマッピングメモリ1610に格納されたバンクアドレス(A1〜A8)の変換後のアドレスをそれぞれ対応して格納するアドレス変換回路1612と、外部からのアドレスA1〜A8を受けるアドレスバッファ1614と、アドレスバッファ1614の出力する内部アドレス信号とアドレス変換回路1612から読出された変換アドレス信号の一方を選択して内部アドレス信号として出力するマルチプレクサ1616を含む。
【0371】
このマッピングメモリ1610は、与えられたアドレスA1〜A8と格納しているアドレスとの比較を行ない、かつこの比較結果を示す信号を出力する。アドレス変換回路1612は、マッピングメモリ1610からの一致検出信号に従って対応の変換アドレス信号を出力する。マルチプレクサ1616は、マッピングメモリ1610からの一致指示信号に従ってアドレス変換回路1612から読出されたアドレス信号を選択して内部アドレス信号として出力し、一方、マッピングメモリ1610から不一致指示信号が出力された場合には、マルチプレクサ1616はアドレスバッファ1614から与えられたアドレス信号を選択して内部アドレス信号として出力する。
【0372】
この図64に示す入力変換部1602の構成は、図30および図32に示すアドレス変換部の構成と実質的に同じである。格納されるアドレスが、不良アレイブロック(マージナル不良領域および使用不能領域両者を含む)を指定するアドレス信号が格納されている点が図30および図32に示す構成と異なるだけである。したがってその動作はおなじであり、その詳細動作については繰返さない。
【0373】
図65は、図64に示すアドレス変換を行なう入力変換部によるアドレス変換態様を示す図である。図65において、マッピングメモリ1610内に、不良アレイブロックMDFLB0、MDFLB1およびDFLB0を示すアドレスAD2,AD3およびAD4が格納され、アドレス変換回路1612には、これらのアドレスAD2,AD3およびAD4それぞれに対応して、アドレスADx,ADyおよびADzが格納される。さらに、マッピングメモリ1610において、アドレスADuおよびADvが格納され、これらのアドレスADuおよびADvに対応して、アドレスA2およびAD3がアドレス変換回路1612に格納される。したがって、正常アレイブロック(最下位バンク)GLB0,GLB1,GLBj、…、GLBwを指定するアドレスAD0,AD1,AD5,…およびADwが与えられたとき、この入力変換部1602は、与えられるアドレスを選択して内部アドレス信号として出力し、アドレス変換は行なわれず、対応の正常アレイブロック(最下位バンク)が指定される。
【0374】
一方、アドレスAD2,AD3またはAD4が与えられたとき、この入力変換部1602によりアドレス変換が行なわれ、それぞれアドレスADx,ADyまたはADzがそれぞれ対応して出力される。したがって、アレイブロック(最下位バンク)MDFLB0,MDFLB1およびMDFLB0が指定されたときには、正常アレイブロックGLBx,GLByおよびGLBzがそれぞれ指定される。また、外部からのアドレス信号が正常アレイブロックGLBuおよびGLBvを指定したときには、入力変換部1602によりアドレス変換が行なわれ、マージナルアレイブロックMDFLB0およびMDFLB1がそれぞれ指定される。
【0375】
このアドレス変換においては、外部からのアドレスADx、ADyおよびADzは使用されない。この場合、半導体記憶装置からCPU(中央演算処理装置)に対し、上位バンクにおける利用可能なバンクの数を指定する情報を転送し、CPUで、利用可能なアドレス空間を決定するように構成してもよい。
【0376】
このマッピングメモリ1610およびアドレス変換回路1612へアドレスを書込む際、この変換を受けるべきアドレスおよび変換後のアドレスの決定は、半導体記憶装置のテスト時において、テスターにおいて不良アレイブロックを示すアドレス情報を管理し、この管理された不良アレイブロックアドレス情報に基づいて各不良アレイブロックに対するアドレスおよび変換後のアドレスが決定されてもよい。
【0377】
図66は、この不良アレイブロック識別のための構成の一例を示す図である。図66において、アレイブロック(最下位バンク)に対応して、レジスタRG0,RG1,…RGi,RGa,…RGm,RGn,…RGxおよびRGyが配置される。このレジスタRG0〜RGyは、対応のアレイブロックの良/不良およびマージナル/非マージナルを示す情報を格納する(2ビットのフラグレジスタ)。これらのレジスタRG0〜RGyの各々は、互いに直列に接続され、クロック信号CLKに従ってその保持内容を転送するシフトレジスタを構成する。図66において、アレイブロックLB♯0〜LB♯nを代表的に示す。これらのアレイブロックLB♯0〜LB♯nの良/不良およびマージナル/非マージナルを示す情報(フラグ)が対応のレジスタRG0〜RGnにそれぞれ格納される。
【0378】
このレジスタRG0〜RGyに対し、フラグを書込むために、テスターからの情報に従って必要とされる情報を発生して、クロック信号CLKに従って入力ポート1625を介してレジスタRGyへ与える書込回路1620と、読出時、出力ポート1626から与えられるレジスタRG0の情報を読出す読出回路1622と、この読出回路1622の読出した情報に従ってマッピングメモリ1610およびアドレス変換回路1612(図64参照)へ格納すべきアドレスを発生するアドレス発生器1624を含む。これらの書込回路1620、読出回路1622およびアドレス発生器1624は、周辺回路として半導体記憶装置内部に設けられてもよく、また単に装置外部に設けられてもよい。
【0379】
テスト動作時において、各アレイブロックLB♯0〜LB♯nの良/不良およびマージナル/非マージナルの判定が行なわれる。この判定は、装置外部に設けられたテスターまたは、ビルトインテスト回路により実施され、そのテスト結果を示す情報が書込回路1620へ与えられる。書込回路1620は、テスト動作時に、この各アレイブロックのテストごとにクロック信号CLKを発生し、各対応のアレイブロックの状態を示すフラグを発生して入力ポート1625を介してレジスタRGiへ与える。各アレイブロックに対する情報が書込回路1620を介してレジスタRGyへ格納され、順次このシフトレジスタを介してこれらのレジスタRG0〜RGyの格納データが転送される。すべてのアレイブロックのテスト完了時においては、アレイブロックLB♯0〜LB♯nについての情報が、レジスタRG0〜RGnにそれぞれ格納される。すべてのアレイブロックのテスト動作完了後、読出回路1622が読出動作を行なう。このとき書込回路1620は、クロック信号CLKを発生し、また最終レジスタを示す所定のパターンを発生する。読出回路1622により読出されるフラグデータが正常を示す場合には、アドレス発生器1624は変換用のアドレスは発生しない。一方、読出回路1622から与えられた情報が、対応のアレイブロックが不良であり、完全に使用できないことを示している場合には、アドレス発生器1624は、この対応のアレイブロックを示すアドレス信号を発生してマッピングメモリ1610へ格納し、その変換後のアドレスを、アドレス変換回路1612へ与える。この場合、上位バンクまたは中位バンクそれぞれにおいて、不良ブロックを救済すべき正常アレイブロックのアドレス領域が予め定められて、この予め定められたアドレス領域の先頭アドレスから順次アドレス発生器1624から変換後のアドレスが発生される。この構成は、カウンタ(クロック信号CLKをカウントする)を用いて容易に実現される。読出回路1622が、対応のアレイブロックがマージナルアレイブロックであることを示す場合には、アドレス発生器1624は、対応のアレイブロックのアドレス信号をアドレス変換回路1612へ与え、またその特定領域すなわち音声データまたは画像データ格納領域の最終または先頭最下位バンクアドレスを生成してマッピングメモリ1610へ与える。これらのアドレス発生器1624からの不良アレイブロックに対するアドレスを発生する構成は、マージナルブロックおよび使用不能アレイブロック両者に対しそれぞれカウンタを設け、それぞれのカウンタのカウント値の初期値を各上位または中位のバンクにおける転送最下位バンクを示すアドレスに設定しておけば容易に実現される。
【0380】
上述のような、レジスタをアレイブロック(最下位バンク)それぞれに対応して設け、これらのレジスタをシフトレジスタを構成するように直列に接続することにより、容易にアドレス変換を行なうべきアドレスを識別し、必要とされるアドレスを生成することができる。
【0381】
図67は、不良アレイブロックの処置態様を示す図である。図67においては、アレイブロックLB♯a〜LB♯hを代表的に示す。アレイブロックLB♯a〜LB♯hに共通にコラムデコーダCDが設けられ、アレイブロックLB♯a〜LB♯hそれぞれに対してロウデコーダRDが設けられる。アレイブロックLB♯a〜LB♯hに共通に、各種内部電圧、電源電圧VCC、接地電圧VSS、ビット線プリチャージ電圧VBL、昇圧電圧VPPおよびセルプレート電圧VCPを伝達する電源線が配設される。図67において、電圧線VCC、VSSおよびVBLを代表的に示す。
【0382】
アレイブロックLB♯a〜LB♯hそれぞれに対して、これらの電圧線VCC、VSS、VBL(VPP,VCP)を選択的に対応のアレイブロックへ伝達するスイッチング素子SWと、これらのスイッチング素子SWの導通/非導通を制御するプログラミング回路PGa〜PGhが設けられる。プログラミング回路PGa〜PGhの各々は、たとえばヒューズ素子などによりその記憶情報がプログラムされる。このプログラミング回路PGa〜PGhは、また先の図66に示すレジスタで構成されてもよい。
不良アレイブロック(使用不能アレイブロック)に設けられたスイッチング素子SWは、対応のプログラミング回路PG(PGa〜PGhのいずれか)の制御のもとに、非導通状態とされる。これにより、使用不能アレイブロックにおいてたとえばワード線不良による電源線と接地線の間の短絡が発生した場合において、この使用不能アレイブロックを介して短絡電流が流れるのを防止することができ、消費電流を低減することができる。また、たとえワード線短絡などが生じない場合においても、使用不能アレイブロックを電圧線から分離することにより、これらの電圧線の負荷が軽減され、制御アレイブロックに対し安定に必要とされる電圧を供給することができる。
【0383】
また、ヒューズ素子に代えてスイッチング素子SWを用いて各アレイブロックに対し必要とされる電圧VCC,VSS,VPL,VPPおよびVCPを供給する構成とすることにより、各アレイブロックごとにそれらの電圧のリーク電流をテストすることができ、電圧線の異常を容易に検出することができる。
【0384】
[入力変換部の変更例]
図68は、図54に示す入力変換部の変更例の構成を概略的に示す図である。図68において、入力変換部1632は、それぞれが互いにアドレス変換態様を記憶するアドレス変換部AC♯1〜AC♯5を含む。これらのアドレス変換部AC♯1〜AC♯5の各々は、プログラム書込回路1634により、そのアドレス変換態様を示す情報が格納され、そのアドレス変換態様が決定される。命令デコーダ1636が与えられた命令またはデータの属性を示す情報をデコードし、この入力変換部1632に含まれるアドレス変換部AC♯1〜AC♯5のうちの1つを活性状態とする。これにより、複数のアドレス変換態様のうち1つのアドレス変換態様が用いられる。この入力変換部1632は、たとえば、スタティック・ランダム・アクセス・メモリSRAM、フィールド・プログラムゲートアレイFPGA、プログラマブルリードオンリメモリPROMなどの、電源遮断時におけるバックアップ機能を有しかつその内容の書換が可能なプログラミング素子を用いて構成される。プログラム書込回路1634は、通常のメモリへの書込回路で構成される。
【0385】
このプログラム書込回路1634により、アドレス変換部AC♯1〜AC♯5の内容を動作モードに応じて書換え、またたとえば図64に示すマッピングメモリまたはアドレス変換回路の内容を変更することが自由にでき、その処理内容に従って時系列的にアドレス変換対象を任意に変更することができる。以下に、この処理内容に応じたアドレス変換態様の変更の操作について具体的に説明する。
【0386】
今、図69(A)に示すように、アドレス信号ADが、変換時アレイブロック(最下位バンク)BRG0を規定しており、処理P♯0に従ってこのアレイブロックBRG0が利用される場合を想定する。この処理P♯0が、サブルーチンP♯1を含んでおり、サブルーチンP♯1の処理において、アドレス変換を行ない、アレイブロックBRG1を用い、処理P♯1を実行する。この場合、処理P♯0に割当てられているアドレス領域が予め定められている場合、そのアドレス領域を実質的に拡張して処理を行なうことができ、処理結果格納領域のアドレス領域を実質的に拡張することができる。この処理P♯1実行時において、さらにサブルーチンP♯2を実行する場合、アドレス信号ADを変換して、アレイブロックBRG2を指定する。これにより、処理時において、CPUのアドレス空間において同じアドレス領域内に、それぞれ異なる処理結果が異なるアレイブロックBRG0〜BRG2に格納される。したがってこのようなネスティング構造の処理の実行結果を格納する場合、この処理に必要とされるデータ格納のためのアドレス領域を変更することなくかつ処理結果を互いに衝突することなく格納することができる。
【0387】
図69(B)においては、アレイブロックBRGの変換先が、アレイブロックBRG2からさらにアレイブロックBRG3へ変更される。処理内容に応じてアドレス変換先を変更することにより、たとえば2つのCPUがこの半導体記憶装置へアクセスする場合、一方のCPUがアレイブロックBRG2へアクセスし、他方のCPUが別のアレイブロックBRG3へアクセスし、それぞれのCPUがこの半導体記憶装置の同一のアドレス領域を介して異なるアレイブロックを作業用メモリ領域として利用することができる。
【0388】
またこの場合、アレイブロックBRG2およびBRG3を同時に選択状態とするようにアドレス変換を行なった場合、バックアップ用のデータを格納することができ、データの信頼性が改善される。
【0389】
図69(C)は、アレイブロックBRGaおよびBRGbそれぞれを指定するアドレス信号が、その処理動作に応じてアドレス変換を受けて、同じアレイブロックBRGcをアドレス指定する。この場合、CPUの異なるアドレス領域のデータを、実質的に1つの半導体記憶装置のアドレスエリアに対応させることができ、実効的に半導体記憶装置の入力可能なアドレス空間を拡張することができる。また、異なるCPUアドレス領域に同じ半導体記憶装置のアドレス領域が対応するため、実効的にCPUアドレス領域間でのデータコピー操作を実現させることができる。
【0390】
またこの図68に示す入力変換部1632の構成の場合、アドレス変換部AC♯1〜AC♯5それぞれの内容をその処理操作に応じて変更することにより、この図69(A)〜(C)に示す処理操作を各アドレス領域に応じて変更することができる。また、アドレス変換部AC♯1〜AC♯5それぞれを命令デコーダ1636の制御のもとに選択的に活性状態とすることにより、必要とされる処理操作をこれらのアドレス変換部AC♯1〜AC♯5それぞれに予め格納しておくことにより、処理操作と平行してプログラム書込回路1634によりこのアドレス変換部AC♯1〜Ac♯5の内容を書換える必要がなく、容易に必要とされるアドレス変換を実現することができる。
【0391】
また、たとえば画像データなどのような大量のデータが順次アクセスされる場合、このアドレス変換を利用することにより、1つのアレイブロック選択時において、連続ページを別々のアレイブロックへ割当てることができ、1つのアレイブロック内でページ変更する構成に比べて、高速でページ変更を行ない(アレイブロックの変換があり、RASプリチャージは必要とされない)、高速アクセスが可能となる。
【0392】
以上のように、この発明の実施の形態8に従えば、外部からのアドレス信号を内部で変換して、この外部アドレス信号が指定するアレイブロックと異なるアレイブロックを指定するように構成しているため、ページ変更時において、RASプリチャージ時間が必要とされず、高速アクセスが可能となる。また、不良アレイブロック存在時においても、このアドレス変換を行なうことにより、この外部からのアドレス信号により指定される不良アレイブロックを非選択状態へ駆動する必要がなく、不良アレイブロックへのアクセスは完全に禁止されるため、高速で不良アレイブロック指定時においてもアクセスすることができる。
【0393】
[実施の形態9]
図70は、この発明の実施の形態9に従う半導体記憶装置の全体の構成を概略的に示す図である。図70において、この半導体記憶装置1640は、それぞれが別々のチップで構成されるモジュールMOD0〜MOD3を含む。これらのモジュールMOD0〜MOD3それぞれに対して、アドレス変換を行なう入力変換部1650と、この入力変換部1650におけるアドレス変換態様を規定する変換演算部1645が設けられる。
【0394】
モジュールMOD0〜MOD3の各々は、その内部は、図54に示す半導体記憶装置と同様の構成を備える。変換演算部1645は、これらのモジュールMOD0〜MOD3の各アレイブロック(最下位バンク)の良/不良を判定し、その判定結果に従って、不良アレイブロックへのアクセスが禁止されるようにアドレス変換を行なうように入力変換部1650におけるアドレス変換態様を決定する。この変換演算部1645の動作態様は、図示しないコントローラからの制御信号により決定される。
【0395】
図71は、図70に示すモジュールMOD0〜MOD3の内部構成を概略的に示す図である。図71において、モジュールMOD0〜MOD3の各々は、入力ポートIPと出力ポートOPの間に直列に接続されるレジスタRGを含む。これらのレジスタRGは、各モジュールMOD0〜MOD3それぞれに含まれるアレイブロックに対応して配置される。このレジスタRG内に、対応のアレイブロックの良/不良を示す情報が格納される。モジュールMOD0〜MOD3の入力ポートと出力ポートが順次このレジスタRGが1つのシフトレジスタを構成するように接続される。
【0396】
変換演算部1645は、このレジスタRGのデータ格納およびそれらのレジスタRGには、それぞれ対応のモジュールMOD0〜MOD3内の各アレイブロックの良/不良を示す情報が、図示しないコントローラまたは各モジュール内部に設けられた制御回路の制御のもとに格納される。このレジスタRGへの良/不良データ(フラグ)の書込は、先の実施の形態8において、図66を参照して説明したものと同様の構成を用いて実行されてもよい。変換演算部1645は、このレジスタに格納された良/不良データに基づいて、内部に含まれるアドレス変換部1647の制御のもとに演算して、アドレス変換態様を決定する。
【0397】
アドレス変換部1647は、このレジスタRGに対し共通にループを形成するように配設されるクロック制御信号線1660上にクロック信号CLKを送出し、レジスタRGに格納されるデータを順次転送する。このレジスタRGを順次ループ状に直列に接続する信号線1662上には、アドレス変換部1647から、1つのモジュール内に許容される不良ブロックの数よりも多い不良ブロックを示すデータが連続的に出力される。クロック信号CLKの発生に従って、モジュールMOD0から順次そのレジスタRGの格納データが読出され、アドレス変換部1647は、読出データに基づいて、いずれのモジュールのアレイブロックが不良であり、アドレス変換を行なうべきか否かを判別する。
【0398】
図72は、図71に示すアドレス変換部の構成を概略的に示す図である。図72において、アドレス変換部1647は、モジュールMOD0〜MOD3に含まれるレジスタRGの内容の読出を制御するスキャンレジスタ制御部1647aと、このスキャンレジスタ制御部1647aから読出されたデータのうち、不良アレイブロックを指定するデータが与えられたとき、対応のアレイブロックのアドレスを格納するレジスタメモリ1647bと、このレジスタメモリ1647bに格納されたアドレスに従ってマッピングメモリ1650aに格納されるアドレス信号およびアドレス変換回路1650bに格納されるアドレスを算出する演算部1647cを含む。ここで、マッピングメモリ1650aおよびアドレス変換回路1650bは、入力変換部1650に含まれている。この入力変換部1650の構成は、先の図64に示す入力変換部の構成と同じである。図72においては、必要とされるマッピングメモリ1650aおよびアドレス変換回路1650bのみを示す。
【0399】
スキャンレジスタ制御部1647aは、たとえばカウンタを格納しており、クロック信号CLKの送出ごとに、そのカウント値を増分し、そのカウント値をアレイブロック指定用のアドレスとし、レジスタRGから不良アレイブロックを示すデータ“0”が与えられたときにカウンタのカウント値をレジスタメモリ1647bに格納する。スキャンレジスタ制御部1647aは、また、1つのモジュール内において許容される不良アレイブロックの数よりも大きな数の不良アレイブロックを示す情報を連続的に送出する。このスキャンレジスタ制御部1647aから送出されるレジスタの終了を示すパターン(所定数以上の不良アレイブロック指示ビットのパターン)がレジスタRGの出力ポートOPからスキャンレジスタ制御部1647aへ返送されると、このスキャンレジスタ制御部1647aは、モジュールMOD0〜MOD3のレジスタRGの内容がすべて読出されたと判定する。モジュールMOD0〜MOD3に含まれるアレイブロックの数は予め定められている。したがってスキャンレジスタ制御部1647aは、このクロックのカウント数を見ることにより、半導体記憶装置1640内に含まれるチップ(モジュール)の数を知ることができる。この半導体記憶装置1640内に含まれるモジュールの数は、図示しない経路を介してスキャンレジスタ制御部1647aからCPUへ送出されてもよい。CPUが、その場合、半導体記憶装置のモジュールの数に合わせて、そのCPUアドレス空間を設定することができる。
【0400】
演算部1647cが行なう演算内容は、単にレジスタメモリ1647bに格納されたアドレス情報をマッピングメモリ1650aに格納し、各モジュール内において、予め定められたアドレス領域内の先頭アドレスから順次変換先のアドレスを決定してアドレス変換回路1650bへ送出する。この場合、単に使用不可のアレイブロックに対してのみアドレス変換が行なわれる。先の実施の形態8と同様に、このモジュールにおいて、画像データまたは音声データが用いられる場合、マージナルアレイブロックを示す情報がまた、レジスタRGに格納されており、レジスタメモリ1647b内に、このマージナルアレイブロックであるか否かを示すフラグとともに対応のアドレスが格納されて演算部1647cにより、変換前のアドレスおよび変換後のアドレスが決定される構成が用いられてもよい。
【0401】
この図70ないし図72に示すようなモジュール構成の場合でも、先の実施の形態8と同様、アドレス変換を行なって、不良アレイブロックへのアクセスを容易に禁止することができる。この場合、通常の冗長アレイブロックを用いて不良アレイブロックの救済を行なう場合、プログラム回路による判定動作を行なって、不良アレイブロックを非選択状態へ駆動する必要がある。しかしながら、本実施の形態9においては、このような不良アレイブロックアドレスを格納するプログラム回路における一致/不一致判定結果に従って不良アレイブロックを非選択状態へ駆動する必要はなく、高速アクセスが実現される。
【0402】
なお、この実施の形態9において、モジュールMOD0〜MOD3の各々は、その内部に含まれるアレイブロックはそれぞれバンクを構成するように示している。しかしながら、このモジュールMOD0〜MOD3に含まれるアレイブロックは、バンクでなく、モジュール内において1つのメモリブロック(アレイブロック)のみが選択状態へ駆動される構成が用いられてもよい。
【0403】
その場合、複数のモジュールMOD0〜MOD3それぞれにおいて、1つのメモリブロックが選択状態へ駆動される。したがって、先の実施の形態8と同様、アレイブロックをモジュールに置換えることにより、容易にページ変更時の高速アクセスを実現することができる。
【0404】
以上のように、この発明の実施の形態9に従えば、半導体記憶装置がモジュール構成の場合においても、各モジュール内にメモリブロックの良/不良を示すレジスタを配置し、このレジスタをモジュール間でシフトレジスタを構成するように相互接続するため、各モジュール内の良/不良アレイブロックを外部に設けられた変換演算部において容易に識別することができ、不良アレイブロックへのアドレス指定された場合にこの不良アレイブロックへのアクセスを禁止するようにアドレス変換を容易に行なうことができる。
【0405】
なお、上述の実施の形態9の説明において、最終レジスタを識別するために、1つのモジュール内において許容される不良ブロックの数以上の不良ビットを連続的にスキャンレジスタ制御部1647aから出力している。これに代えて、スキャンレジスタ制御部1647aからは、特定のビットパターンを有するデータ系列をレジスタ最終レジスタ識別情報として送出する構成が用いられてもよい。
【0406】
[実施の形態10]
図73は、この発明の実施の形態10に従う半導体記憶装置の要部の構成を概略的に示す図である。図73において、半導体記憶装置は、2つのバンク♯Aおよび♯Bを含むように示される。さらに多くのバンクが設けられてもよい。図73において、この半導体記憶装置は、外部から与えられるクロック(制御信号)MACを受けるクロック入力バッファ1662と、外部から与えられる入力アドレス信号を受けるアドレス入力バッファ1664と、クロック入力バッファ1662およびアドレス入力バッファ1664からの信号を受け、所定の変換処理を行なってバンク♯Aおよび♯Bへ与える変換演算部1666を含む。この変換演算部1666は、先の実施の形態8と同様の機能を備える。この変換演算部1666は、アドレス入力バッファ1664から与えられるバンクアドレス信号に変換処理を施しかつその変換後のバンクアドレス信号に従ってクロック入力バッファ1662から与えられるクロック信号を変換し、その変換後のバンクアドレス信号が指定するバンクへのみ活性状態の内部クロック信号を与える。すなわち、変換演算部1666において、外部からのクロック信号MACに対しても変換処理を施す。
【0407】
図74は、図73に示す変換演算部1666の構成の一例を示す図である。図74において、変換演算部1666は、入力アドレス信号を受け、所定の変換処理を行なう入力変換部1666aと、クロック入力バッファ1662からの内部クロック信号MACに応答して活性化され、入力変換部1666aから与えられる内部アドレス信号をデコードし、バンク♯Aおよびバンク♯Bそれぞれに対するローカルクロック信号MACaおよびMACbを出力するバンクデコーダ1666bを含む。このバンクデコーダ1666bは、入力変換部1666aから与えられた内部変換後の(または変換されていない)内部バンクアドレス信号をデコードし、アドレス指定されたバンクに対してのみ、活性状態とされるクロック信号を出力する。
【0408】
この図74に示す構成の場合、クロック入力バッファ1662からの内部クロック信号をバンク♯Aおよびバンク♯Bそれぞれへ与え、バンク♯Aおよびバンク♯Bそれぞれにおいてデコード動作を行なって活性状態とする構成に比べて以下の利点を得ることができる。すなわち、バンクデコーダ1666bは、バンク♯Aおよびバンク♯Bに共通に設けることができ、そのクロック信号生成のためのバンクデコーダの数を低減することができ、装置占有面積を低減することができる。また、クロック入力バッファ1662の出力信号をバンク♯Aおよび♯B共通に与える場合、このクロック入力バッファ1662の出力負荷が大きくなる。一方、バンクデコーダ1666bから、バンク♯Aおよびバンク♯Bそれぞれに対し別々にローカルクロック信号MACaおよびMACbを出力することにより、このバンクデコーダ1666bの出力負荷は、1つのバンクのみとなり、出力負荷が軽減され、高速で信号を伝搬することができ、高速アクセスが可能となる。
【0409】
このクロック信号MACは、DRAM(ダイナミック・ランダム・アクセス・メモリ)の場合に用いられる信号、/RAS、/CAS、および/WE、/OE、および/CASであってもよい。この場合、ライトイネーブル信号/WEおよび出力イネーブル信号/OEは、半導体記憶装置において、バンク♯Aおよび♯Bに共通に設けられる入出力バッファへ与えられ、また各バンクに対し、データの書込/読出を行なうためのローカルライトイネーブル信号およびローカル出力イネーブル信号が与えられる(各バンクに対し個々に書込回路および読出回路が設けられている場合)。
【0410】
なお、図74に示す変換演算部1666の構成において、バンクデコーダ1666bは、プリデコーダの構成を備えていてもよい。その場合、変換演算部1666から、プリデコードされたローカルクロック信号が出力され、各バンクにおいて、さらにデコードされて、対応のバンクが活性状態とされる。このバンクは先の実施の形態のいずれかにおいて説明した、アレイブロックであってもよい。
【0411】
以上のように、この発明の実施の形態10に従えば、クロック信号に対しても処理を行ない、アドレス指定されたバンク(アレイブロック)に対してのみ内部のクロック信号を伝達するように構成したため、そのクロック信号の伝達する信号線の負荷が軽減され、高速で内部クロック信号を各アレイブロック(バンク)へ伝達することができる。
【0412】
[実施の形態11]
図75は、この発明の実施の形態11に従う半導体記憶装置の要部の構成を概略的に示す図である。図75において、この半導体記憶装置は、2つのバンク♯Aおよび♯Bを含む。これらのバンク♯Aおよび♯Bに対して、動作モードおよびアドレスの指定を行なうために、外部からのクロック信号MCAを受けるクロック入力バッファ1662と、外部からの入力アドレス信号を受けるアドレス入力バッファ1664と、これらのバッファ1662および1664からの信号に対し変換処理を行なって、制御バスCTaおよびCTbを介してバンク♯Aおよび♯Bに対しそれぞれローカル制御信号を伝達する変換演算部1666と、バンク♯Aおよび♯Bに内部データバスIOaおよびIObを介して接続される変換演算部1670と、この変換演算部1670を介してバンク♯Aおよび/または♯Bとデータの入出力を行なうデータ入出力バッファ1672を含む。このデータ入出力バッファ1672は、外部データバスに接続される。
【0413】
クロック入力バッファ1662、アドレス入力バッファ1664および変換演算部1666は、図73に示す実施の形態10の構成と同じである。
【0414】
変換演算部1670は、内部データバスIOaおよびIObとデータ入出力回路1672の間の接続を制御する。この内部データバスIOaおよびIObの各々は、外部データバスのバス線と同じ数のバス線を備える。
【0415】
変換演算部1670は、外部バス(データ入出力バッファ1672のデータ入出力端子)のそれぞれの所定数のバス線(データ入出力端子)を有する複数のグループEDB0〜EDB3に分割し、各グループ単位で内部データバスIOaおよびIObのデータに出力バッファ1672との間の接続を確立する。これにより、外部データバスと内部データバスとのデータ入出力バッファ1672を介しての接続態様が変更される。
【0416】
通常、バンク♯Aおよびバンク♯Bの一方が、内部データバスIOaまたはIObのすべてのバス線を用いて外部データバスEXDBとデータの授受を行なう。しかしながら、外部データバスEXDBのバス線の数が多い場合(図76においては、32ビット幅)、常に32ビットワードが外部データバスEXDBと内部データバスIO(IOaまたはIOb)の間で転送されるとは限らない。16ビットワードまたは8ビットワードが用いられる場合もある。この場合、図76に示すように、その用いられるワード数に応じて、外部データバスEXDBと内部データバスの接続が変更される。このとき、またバンク♯Aおよびバンク♯Bが同時に活性状態とされる。バンク♯Aおよびバンク♯Bが、それぞれ内部データバスIOaおよびIObの使用されるバス線は変換演算部1670により決定される。したがって、バンク♯Aおよびバンク♯Bが並列に、外部データバスEXDBとデータの授受を行なう。
【0417】
たとえばバンク♯Bを介して図76に示すサブデータバスEDB2およびEDB3を用いてデータ転送が行なわれる場合、この空きサブデータバスEDB0およびEDB1を用いてバンク♯Aとデータの授受を行なう。これにより、データ転送効率が大幅に改善される。サブデータバスEDB2およびEDB3がプロセッサCPU♯Aにデータを転送し、またサブデータバスEDB0およびEDB1が別のCPU♯Bにデータを転送する構成とすれば、マルチプロセッサシステムにおいて、複数のCPUが、同時に必要とされるデータの転送を行なうことができる。
【0418】
図77は、図75に示す半導体記憶装置を利用する処理システムの構成の一例を示す図である。図77において、CPU1682およびプロセッサ1684が外部データバス(EXDB)1685を介して半導体記憶装置1680に接続される。この外部データバス1685は、半導体記憶装置1680に含まれる変換演算部1670に接続される。CPU1682およびプロセッサ1684は、制御バス1687を介してバスコントローラ1686に接続される。このバスコントローラ1686は、また変換演算部1670と制御バス1689を介して結合される。CPU1682およびプロセッサ1684は、この半導体記憶装置1680に含まれるバンク♯Aおよびバンク♯Bそれぞれをアクセス領域としており、たとえばインターリーブ態様でこれらのバンク♯Aおよび♯Bにアクセスする。このプロセッサ1684は、CPUであってもよく、また所定の演算機能のみを実行する機能モジュールであってもよい。ここでは、簡単化のため、CPU1682は、演算処理操作を行ない、プロセッサ1684は、画像データの表示操作を制御するものとする。CPU1682およびプロセッサ1684は、バスコントローラ1686に対し、外部データバス1685の使用の要求を出力する。このとき、またCPU1682は、バスコントローラ1686に対し、この外部データバス1685のいずれのデータバス線を使用するかを示す情報を併せて送出する。バスコントローラ1686は、このCPU1682からのバス使用要求に従って、対応のバスが空状態とされたとき(プロセッサ1684が使用していないとき)、CPU1682に対し、半導体記憶装置1680に対するアクセスを許可する。
【0419】
変換演算部1670は、このCPU1682からの命令に含まれるバス情報に従って、内部データバスと外部データバス1685との間の接続態様を決定する。この場合、変換演算部1670は、CPU1682のアクセス時には、バンク♯Aの内部データバスIOaを外部データバス1685に接続して、データの授受を行なう。このとき、CPU1682が、外部データバス1685のすべてのバス線を使用しない場合、変換演算部1670に対し、この情報を与える。変換演算部1670は、このCPU1682からのバス使用情報に応じてその内部データバスと外部データバス1685との接続態様を決定する。この変換演算部1670は、CPU1682からの命令に従って、外部データバス1685のすべてのバス線が使用されていない場合、その空きサブデータバスを示す情報を制御バス1689を介してバスコントローラ1686へ与える。バスコントローラ1686は、この変換演算部1670から与えられるサブデータバス情報に従ってプロセッサ1684にその空きサブデータバスの使用許可情報を与える。プロセッサ1684は、この空き情報に従って、空きサブデータバスを利用して、半導体記憶装置1680へアクセスする。CPU1682およびプロセッサ1684は、インターリーブ態様でしか半導体記憶装置1680に対してアクセスできない場合において、CPU1682の使用する演算データのビット幅が、外部データバス1685のバス幅よりも小さい場合には、プロセッサ1684がその空きサブデータバスを利用してデータの転送を行なうことができ、外部データバス1685の利用効率を改善することができる。
【0420】
なお、変換演算部1670は、バスコントローラ1686からの制御のもとに、内部データバスと外部データバスとの接続態様を決定するように構成されてもよい。この場合、CPU1682は、バスコントローラ1686に対し、外部データバス1685のいずれのサブデータバスグループを利用するかを示す情報を併せて送出する。
【0421】
なお上述の説明において、プロセッサ1684は、たとえば画像データを処理しており、1画素データがたとえば8ビットと1つのサブデータバスのビット幅に等しい場合を想定している。逆に、プロセッサ1684が同様の演算処理を行なっており、このプロセッサ1684がバスコントローラ1686に対し、外部バスのうちの使用すべきサブデータバスを示す情報を与え、変換演算部1670に内部データバスと外部データバスとの接続態様を決定する情報を与えるように構成してもよい。
【0422】
図78は、図77に示す変換演算部の構成の一例を概略的に示す図である。図77において、変換演算部1670は、CPU、プロセッサまたはバスコントローラから与えられる命令に従って、内部データバスと外部データバスとの変換態様を決定する変換決定部1690と、内部データバスIOa0〜IOa7およびIOb0〜IOb7に対応して設けられ、演算決定部1690からの選択指示信号SS0に従って、これらの内部データバスIOa0〜IOa7およびIOb0〜IOb7のうちの一方を選択する選択回路BSEL0と、変換決定部1690からの選択制御信号SS1に応答して、内部データバスIOa8〜IOa15およびIOb8〜IOb15の一方を選択する選択回路BSEL1と、変換決定部1690からの選択制御信号SS2に応答して、内部データバスIOa16〜IOa23と内部データバスIOb16〜IOb23の一方を選択する選択回路BSEL2と、変換決定部1690からの選択制御信号SS3に従って、内部データバスIOa24〜IOa31と内部データバスIOb24〜IOb31の一方を選択する選択回路BSEL3を含む。選択回路BSEL0〜BSEL3と外部データバスEDB0〜EDB3の間には、入出力回路1692−0〜1692−3が設けられる。
【0423】
演算決定部1690は、与えられた命令(CPU、プロセッサまたはバスコントローラ)に含まれる使用バス幅およびバス位置情報に従って、選択制御信号SS0〜SS3の論理状態を決定する。たとえば、CPU1682が、半導体記憶装置のバンク♯Aを利用し、プロセッサ1684が、この半導体記憶装置1680のバンク♯Bを使用する構成を考える。CPUがその命令により、外部データバス1685のサブデータバスEDB0〜EDB3のいずれを使用するかを示す情報を変換決定部1690へ与える。変換決定部1690はこの与えられた命令に含まれるビット幅情報およびビット位置情報をデコードし、選択制御信号SS0〜SS3の論理状態を設定する。
【0424】
たとえばCPU1682が、外部データバス1685のサブデータバスEDB0〜EDB3をすべて使用する場合には、選択制御信号SS0〜SS3は、すべてHレベルとされる。この状態において、CPU1682のみが半導体記憶装置1680へアクセスすることができ、外部データバス1685は、CPU1682により占有される。CPU1682が、この外部データバス1685のサブデータバスEDB0〜EDB2のみを使用する場合、この情報が変換演算部に含まれる変換決定部1690へ与えられ、変換決定部1690は、選択制御信号SS0、SS1およびSS2をHレベルとし、選択制御信号SS3はLレベルとする。これにより、外部のサブデータバスEDB3は、バンク♯Bに接続され、プロセッサ1684がこのサブデータバスEDB3を介して半導体記憶装置1680に含まれるバンク♯Bにアクセスすることができる。
【0425】
なおこの図78に示す構成において、選択回路BSEL0〜BSEL3は、それぞれ択一的に対応の入出力回路と内部データバスとを接続している。入出力回路を対応の内部サブデータバスへ両方同時に接続する構成を付加すれば、同じデータを、バンク♯Aおよびバンク♯Bへ同時に書込むことができ、コピー操作を容易に実現することができる。
【0426】
まず、逆に、1つの内部サブデータバスを複数の入出力回路へ同時に接続する構成を用いれば、CPU1682およびプロセッサ1684へ同一データを転送することができる。
【0427】
なお、この実施の形態11においては、バンク♯Aおよびバンク♯B2つのバンクのみを対象としている。この場合、先の図60に示すような半導体記憶装置において、最上位のバンクに対して上述のような構成が用いられてもよい。
【0428】
以上のように、この発明の実施の形態11に従えば、内部データバスと外部データバスとの接続態様を変更を行なうようにしているため、高速・高効率のデータ転送が可能となる。
【0429】
[変更例]
図79は、この発明の実施の形態11の変更例の半導体記憶装置の構成を概略的に示す図である。図79において、半導体記憶装置699は、複数のアレイブロックを含むメモリアレイ700と、このメモリアレイ700に結合される内部データバスIOと外部データバスEXDBとの接続態様を決定する演算回路704と、この演算回路704の接続態様を決定する演算プログラミング回路702を含む。この図79においては、データ入出力バッファは図面を簡略化するために示していない。演算回路704と外部データバスEXDBの間にデータ入出力バッファ(入出力回路)が設けられてもよく、またデータ入出力バッファ(入出力回路)と外部データバスEXDBとの間に演算回路704が設けられてもよい。
【0430】
メモリアレイ700に含まれるアレイブロックは、通常の半導体記憶装置と同様、互いにその活性/非活性が依存する構成であってもよく、また先の実施の形態と同様、これらのアレイブロックは互いに独立に活性/非活性化を行なうバンク構成であってもよい。通常のアレイブロックの構成の場合(非バンク構成の場合)、複数のアレイブロックが選択状態とされ、これらの選択状態とされたアレイブロックの所定数のビットのメモリセルが内部データバスIOに結合される。アレイブロックがバンク構成の場合、選択バンクの選択メモリセルが内部データバスIOに結合される。選択メモリセルが複数のアレイブロックにわたるか(ノンバンク構成の場合)または1つのアレイブロック内に存在する(バンク構成)場合のみがあり、1ワードのデータビットの分布(物理的位置)が異なるだけであり、実質的な差は存在しない。以下では、この両者の構成を含めて説明する。
【0431】
演算回路704は、この内部データバスIOと外部データバスEXDBのバス線の接続態様を決定する。通常動作時においては、図80に示すように、内部データバスIOに含まれるすべてのバス線IBLと外部データバスEXDBのバス線EBLが1対1対応でそれぞれすべて予め定められた態様で結合される。したがってこの状態において、外部データバスEXDBのすべてのバス線EBLを用いてデータの転送が行なわれる。このデータ転送時においては、1つのCPUまたは機能モジュール(または処理装置)が外部データバスEXDBを占有する。
【0432】
図81は、内部データバスIOと外部データバスEXDBとの第1の変換接続態様を示す図である。図81に示す接続においては、内部データバスIOは、各々が8本の内部データバス線IBLを含む2つのサブデータバスIDBiおよびIDBjに分割される。外部データバスEXDBも同様、各々が8ビットの外部データバス線EBLを含むサブデータバスEDBiおよびEDBjに分割される。サブデータバスIDBiおよびEDBiのみが相互に接続される。サブデータバスIDBjおよびEDBjは互いに分離される。この状態においては、外部データバスEXDBのサブデータバスEDBiのみを用いて半導体記憶装置とのデータの転送が行なわれる。サブデータバスEDBjは空き状態である。したがって、別のプロセッサまたは機能モジュールは、この空き状態のサブデータバスEDBjを用いてプロセッサ間またはプロセッサ/機能モジュール間でデータ転送を行なうことができる。
【0433】
図82は、内部データバスIOと外部データバスEXDBとの第2の変換接続態様を示す図である。この図82に示す接続においては、内部データバスIOのサブデータバスIDBiが、外部データバスEXDBのサブデータバスEDBjに接続され、バイト位置が変換される。内部データバスIOのサブデータバスIDBjは、利用されていない。外部データバスEXDBのサブデータバスEDBiは、半導体記憶装置のアクセスには用いられない。したがって、外部のCPUまたはプロセッサまたは機能モジュール間で、データ転送をこの空き状態のサブデータバスEDBiを用いて行なうことができ、常時外部データバスEXDBのすべてのバス線EBLを使用状態とすることができ、データ転送効率が改善される。
【0434】
なお、図81および図82において、内部データバスIOのサブデータバスIDBjが分離状態とされている場合、選択アレイブロックにおける対応のメモリセルが選択状態とされている。この場合、外部からのデータのこれらのサブデータバスIDBjに対応するメモリセルへの書込は行なわれないため、単にこれらの選択メモリセルに対しては、リフレッシュ動作が行なわれるだけである。
【0435】
この図82に示すバス変換構成の場合、この半導体記憶装置へアクセスする外部のCPUが、8ビット情報を利用する場合、その8ビット情報を内部に含まれる下位バイトレジスタへ格納することができる。したがって、CPUは、たとえばバイトハイイネーブル信号を用いて、半導体記憶装置の上位バイト(サブデータバスIDBiに対応)を外部データバスEXDBのサブデータバスEDBiを介して読出し、そのサブデータバスEDBiを介して与えられたデータを、内部で下位バイトレジスタへ変換する処理操作は不要となり、このバイト位置変換のためのバイトスワップ操作が簡略化され、この必要とされるデータを所定の位置に即座に格納することにより、CPUの処理効率が改善される。
図83は、内部データバスIOと外部データバスEXDBとの第3の変換接続態様を示す図である。この図83に示す接続において、内部データバスIOのサブデータバスIDBjが、外部データバスEXDBのサブデータバスEDBiおよびEDBjに接続される。サブデータバスIDBj上に読出されたデータは、外部データバスEXDBのサブデータバスEDBiおよびEDBjに同時に伝達される。サブデータバスEDBiが8ビットCPU♯Aに結合され、サブデータバスEDBjが8ビットCPU♯Bに結合される。内部データバスIOのサブデータバスIDBjに読出されたデータは、したがってCPU♯AおよびCPU♯Bに同時に伝達される。バス変換機能が設けられていない場合、このCPU♯AおよびCPU♯Bが同時に同じデータを利用する場合、外部データバスEXDBのサブデータバスEDBjに結合されるCPU♯Bがデータを読出し、次いでバッファメモリに格納した後、CPU♯Aがこの外部に設けられたバッファメモリへアクセスして必要とされるデータを読出す。したがって、この場合、CPU♯AおよびCPU♯Bに同じデータを伝達するための構成が複雑となり、またそのデータ転送のための時間も長くなる。この図83に示すように、半導体記憶装置内部において、バス接続変換機能を設けておくことにより、高速で同一データを、CPU♯AおよびCPU♯Bに転送することができ、高速データ処理が可能となるとともに、外部データバスEXDBのバス線EBLをすべて使用状態とすることがき、バス利用効率が改善される。
【0436】
図84は、内部データバスIOと外部データバスEXDBとの第4の変換接続態様を示す図である。図84においては、外部データバスEXDBのサブデータバスEDBjが、内部データバスIOのサブデータバスIDBiおよびIDBjにそれぞれ結合される。したがって、このサブデータバスEDBj上に転送されるデータがサブデータバスIDBiおよびIDBjに同時に転送される。それにより、メモリアレイにおいて、2つの領域(サブデータバスIDBiおよびIDBjそれぞれに対応する領域)に同じデータが格納される。これにより、格納データの信頼性のためのバックアップデータを1度の書込シーケンスでメモリ内の別の領域に格納することができる。サブデータバスEDBiはこの書込動作時において、半導体記憶装置へのアクセスには利用されないため、他のプロセッサ/機能モジュール間でのデータ転送に利用される。
【0437】
図85は、内部データバスIOと外部データバスEXDBとの第5の変換接続態様を示す図である。図85において、内部データバスIOのサブデータバスIDBiおよびIDBjが、外部データバスEXDBのサブデータバスEDBjおよびEDBiにそれぞれ接続される。バイト位置が交換される。この場合、内部データバスIOおよび外部データバスEXDBを先の図80に示すように通常の接続態様でデータを半導体記憶装置内部に格納し、各サブデータバス単位でパリティを生成する。読出時において、通常の接続態様(図80参照)でデータを読出し、外部において、各サブデータバスEDBiおよびEDBjそれぞれでパリティを生成してエラーチェック/訂正を行なう。次いで、この図85に示すバイトスワップ接続を行ない、再び外部データバスEDBiおよびEDBjそれぞれのデータについてパリティチェック/訂正を行なう。通常接続時およびバイトスワップ接続時において、パリティが一致していれば、この読出データは正確であると判定される。このバイトスワップ接続構成は、先の図84に示す二重書込を利用することができる。すなわち、二重書込されたデータが、バイトスワップ時においても、同じパリティを生成するか否かを識別することにより、この二重書込されたバックアップデータの信頼性がより保証され、システム性能が改善される。
【0438】
図86は、図79に示す半導体記憶装置を利用する処理システムの構成の一例を示す図である。図86において、半導体記憶装置699は、外部データバスEXDBを介してマイクロプロセッサMPUに結合され、サブデータバスEDBiを介してCPU♯Aに結合され、またサブデータバスEDBjを介してCPU♯Bに結合される。MPUはサブデータバスEDBjおよびEDBi両者を用いて半導体記憶装置699にアクセスすることができる。MPU、CPU♯AおよびCPU♯Bに共通に、制御バス709を介してバスコントローラ695が接続される。このバスコントローラ695は、外部データバスEXDBのアクセス状況を常時監視し、制御バス709を介して与えられるアクセス要求信号に従ってバスEXDBの使用状況に応じてバス使用可能情報をアクセス要求したプロセッサ(MPU、CPU♯AまたはCPU♯B)へ返送する。この図81ないし図85に示す内部バス変換接続制御機能を半導体記憶装置699が備えている。バス接続機能は、MPU、CPU♯AおよびCPU♯Bからの命令に従って半導体記憶装置699内部に設けられる変換演算部でバス接続態様が決定されてもよい。また、これ代えてバスコントローラ695の制御のもとに、使用バス情報が半導体記憶装置699の変換演算部へ与えられ(この経路は示さず)、バス接続制御が行なわれてもよい。
【0439】
この図86に示すように、CPU♯AおよびCPU♯Bがそれぞれ異なるサブデータバスEDBiおよびEDBjを利用する場合においても、図81に示すバス接続を利用することにより、これらのCPU♯Aおよび♯Bが同じアレイブロックへアクセスすることができる。また、図83に示すバス接続を利用することにより、このCPU♯AおよびCPU♯Bは、半導体記憶装置699から同じデータを同時に受けることができる。MPUは、この外部データバスEXDBの使用状況に応じて、たとえばCPU♯AがサブデータバスEDBiを用いて半導体記憶装置699とデータ転送を行なっている場合、CPU♯BとサブデータバスEDBjを介してデータ転送を並列に実行することができる。これにより、バス使用効率が改善され、また異なる処理を行なうプロセッサが並列に外部データバスEXDBを利用することができ、データ転送効率が改善される。
【0440】
図87は、図79に示す演算回路704の具体的構成の一例を示す図である。図87においては、サブデータバス単位での構成が示される。したがって各回路は、複数ビットを同時に転送する。
【0441】
図87において、演算回路704は、演算プログラミング回路702からの接続制御信号SSB0に応答して導通し、内部サブデータバスIBLiを外部のサブデータバスEDBiに選択的に接続する選択回路SEL♯0と、演算プログラミング回路702からの接続制御信号SSB1に応答して導通し、内部サブデータバスIBLjを外部のサブデータバスEDBiに接続する選択回路SEL♯1と、演算プログラミング回路702からの接続制御信号SSB2に応答して導通し、サブデータバスIBLjを外部のサブデータバスEDBiに接続する選択回路SEL♯2と、演算プログラミング回路702からの接続制御信号SSB3に応答して導通し、サブデータバスIBLiを外部のサブデータバスEDBiに接続する選択回路SEL♯3を含む。
【0442】
演算プログラミング回路702は、各プロセッサ(MPU,CPUまたはバスコントローラ)からの命令を受ける。これらの命令が使用バスおよびデータ転送モード(図80ないし図85に示すいずれかのデータ転送動作)を示す情報を含み、演算プログラミング回路702はこの命令をデコードし、必要とされるバス接続が実現されるようにこの接続制御信号SSB0〜SSB3を選択的に活性/非活性状態とする。この演算プログラミング回路702は、通常の命令デコーダの構成を備えていればよい。
【0443】
[変更例]
図88(A)および(B)は、この発明の実施の形態11の変更例の構成を示す図である。図88(A)において、半導体記憶装置750は、互いに独立にアクセス可能な複数のモジュール(チップ)MOD♯0〜MOD♯3と、これらのモジュールMOD♯0〜MOD♯3それぞれと内部データバスIOa,IOb,IOcおよびIOdを介して接続されるバス変換演算部755を含む。このバス変換演算部755は、図示しないデータ入力バッファを介して外部データバスEXDBと接続される。この図88(A)に示す構成においては、モジュールMOD♯0〜MOD♯3の各々は、先の図79または図75に示す構成を備える。これらのモジュールMOD♯0〜MOD♯3はバンクを構成し互いに独立にアクセス可能である。これらのモジュールMOD♯0〜MOD♯3は当然、先の図79および図75と同様、内部がバンク構成であってもよく、また通常のノンバンクのアレイブロック構成であってもよい。バス変換演算部755は、先の図75に示す構成と同様、与えられた命令に従って、モジュールMOD♯0〜MOD♯3それぞれに対応して設けられる内部データバスIOa〜IOdを選択的に外部データバスEXDBに結合する。したがって、たとえばモジュールMOD♯0が内部データバスIOaの所定数のデータバス線を用いて外部データバスEXDBの部分的なサブデータバスとデータの授受を行なう場合、他のモジュールが残りのサブデータバスを用いてデータ転送を行なうことができる。
【0444】
図88(B)は、半導体記憶装置750の他の構成を示す図である。この図88(B)においても、複数のメモリモジュールMOD♯0〜MOD♯3が配置される。モジュールMOD♯0〜MOD♯3各々は共通内部データバスCIOを介してバス変換演算部755に結合される。バス変換部755は、この共通内部データバスCIOに含まれる内部データバス線(サブデータバス)を選択的に外部データバスEXDBに結合する。この図88(B)に示すバス変換演算部755は、したがって図79に示す演算回路704と同様のバス変換操作を行なう。したがって、この場合、図79に示すメモリアレイの選択アレイブロックをそれぞれメモリモジュールMOD♯0〜MOD♯3に対応させることに、同様のアドレスバス変換操作が実現される。
【0445】
この図88(A)に示す構成および図88(B)に示す構成両者を組合せてもよい。またメモリモジュールMOD♯0〜MOD♯3の各々は、さらにこの図74から図79に示す構成を備えていてもよい。これらの組合せにより、階層的なバス変換操作を行なうことができ、データ転送をより柔軟に実現することができる。
【0446】
図89(A)は、半導体記憶装置がバンク構成のアレイブロックを備える場合の、内部データバスの選択的接続態様を実現するための構成を示す図である。図89(A)において、2つのアレイブロックLB♯iおよびLB♯aを示す。アレイブロックLB♯iに対し、下位バイトデータを転送するための下位ローカルIOバスLIOLと、上位バイトデータを転送するための上位ローカルIOバスLIOHが配置される。これらのローカルIOバスLIOHおよびLIOLは、アレイブロックLB♯iの選択ワード線WLに接続されるメモリセルMCと同時にデータの授受を行なう。このローカルIOバスLIOHおよびLIOLは、アレイブロックLB♯iに対してのみ設けられている。隣接アレイブロックLB♯jは、また図示しないローカルIOバスとデータの授受を行なう。
【0447】
このローカルIOバスLIOHおよびLIOLは、バンク選択ゲートBSGHおよびBSGLを介して内部データバスを構成するグローバルIOバスGIOHおよびGIOLにそれぞれ接続される。グローバルIOバスGIOHは、上位バイトデータを転送し、グローバルIOバスGIOLは下位バイトデータを転送する(通常動作モード時)。
【0448】
このバンク選択ゲートBSGHおよびBSGLは、それぞれバンク/バイト選択信号BAHaおよびBALaに応答して導通する。このバンク選択/バイト指示信号BAHaは、バンク、すなわちアレイブロック指定情報および上位バイト(通常動作モード時)のバス使用を示す情報両者を含む。バンク/バイト指定信号BALaは、バンク指定信号および下位バイト(通常動作モード時)データバス使用情報両者を含む。このバンク指定/バイト指定信号BAHaおよびBALaは、後に構成は説明するが、バンクアドレス信号のデコード結果と、プロセサから与えられるバス使用情報のデコード結果とに基づいて生成される。この図89(A)に示すようにアレイブロックそれぞれに設けられるローカルIOバスと、複数のアレイブロックに共通に設けられるグローバルIOバスとの接続のためのバンク選択スイッチBSGHおよびBSGLの導通制御信号にバンク指定情報およびバス使用情報両者を含めることにより半導体記憶装置内部で、接続態様切替時においても、正確に必要とされるメモリセルへの動作モードに応じたアクセスを実現することができる。
【0449】
図89(B)は、図89(A)に示すバンク/バイト指定信号発生部の構成を示す図である。図89(B)においては、ブロックデコーダBDがバンクアドレスと命令デコーダから与えられる上位バイト/下位バイト使用情報H/Lを受けて、バンク/バイト指定情報BAHaおよびBALaを生成する。このブロックデコーダBDは、各アレイブロックそれぞれに対応して設けられていてもよく、また複数のアレイブロックに共通に設けられ、選択アレイブロックに対してのみこのバンク/バイト指定情報BAHaおよびBALaが伝達される構成が用いられてもよい。ブロックデコーダBDへ与えられるバンクアドレスは、先のアドレス変換を行なう構成の場合、変換後のバンクアドレス(メモリブロック指定アドレス)である。
【0450】
以上のように、この発明の実施の形態11に従えば、内部データバスと外部データバスとの間の接続態様を選択的に実現するように構成したために、外部データバスをすべてバスから常時使用してデータ転送を行なうことができ、効率的なデータ転送を実現することができる。また、内部データバスをそれぞれ複数のアレイブロック対応に設け、これらのアレイブロック対応の内部データバスを選択的に外部データバスに接続することにより、データのコピー操作および同一データの複数プロセッサへの転送などを容易に実現することができる。
【0451】
[実施の形態12]
図90(A)は、この発明の実施の形態12が適用される処理システムの構成の一例を示す図である。図90(A)においては、表示装置の表示画面DPL上の、画素PXが水平方向に配置される走査線HL0〜HLnを示す。この水平方向に従って配列される画素PXが順次アクセスされた後、次の走査線上の画素がアクセスされるいわゆるラスタスキャン方式で画素PXが順次アクセスされる(画像データ書込時および読出時いずれにおいても)。この表示画面DPL上の走査線HL0〜HLnの走査時、インターレース方式の場合には、1本おきの走査線(たとえば偶数番号の走査線)が順次アクセスされ、次いで残りの走査線(たとえば奇数番号の走査線)が順次アクセスされる。ノンインターレース方式の場合には、この表示画面DPL上の走査線HL0〜HLnが順次アクセスされる。ノンインターレース方式の場合には、画素データはフレーム単位で与えられ、インターレース方式の場合には、フィールド単位で与えられる。すなわち、奇数フィールドの走査線がすべて与えられた後に偶数フィールドの走査線の画素データが与えられる。
【0452】
画像データは大量の画像データである(通常、表示画面DPLには、現在、動画像処理に用いられているMPEG規格において720列・520行の画素PXが配置される)。画素PXは、通常4ビットで構成される。これらのデータは、所定の順序で順次高速にアクセスされる。通常、このような画像データを格納する場合、走査線HLを1つのページ(ワード線)に対応させることが行なわれる。ページモードアクセスを用いて画素データPXを順次アクセスすることができるためである。同一バンク(アレイブロック)内のページが連続してアクセスされる場合、このアレイブロックはページ変更時一旦選択ワード線を非選択状態に駆動してから次の新しいページに対するワード線を選択状態へ駆動する必要がある。半導体記憶装置はダイナミック・ランダム・アクセス・メモリを利用しており、選択ワード線のデータはセンスアンプSAにラッチされているため、次のページ選択時においては、このセンスアンプにラッチされたデータを一旦プリチャージ状態にリセットする必要があるためである。このため、同一アレイブロック内でページ変更を行なった場合、アクセス時間が増加する。
【0453】
そこで、図90(B)に示すように、本実施の形態12においては、この順次アクセスされる走査線に対応するページ(ワード線)は互いに異なる最下位バンクに対応するアレイバンクに含まれるようにアドレス変換を行なう。図90(B)において、アレイバンク(最下位バンク)AB♯1〜AB♯4が画像データ格納領域として利用され、このアレイバンクAB♯1〜AB♯4が順次アクセスされる。これらのアレイバンクAB♯1〜AB♯4は、バンク構成を備えており、互いに独立に活性/非活性化を行なうことができる。したがって、アレイバンクAB♯1におけるデータがアクセスされている間に、次のアレイバンクAB♯2のページ(ワード線)を選択状態とすることができる。したがってページ変更は、アレイブロック変更であり、RASプリチャージ時間tRPは不要となり、高速アクセスが可能となる。
【0454】
図91は、この発明の実施の形態12に従う半導体記憶装置の要部の構成を概略的に示す図である。図91において、アレイブロック(最下位バンク)AB♯1〜AB♯6と、これらのアレイバンクAB♯1〜AB♯6それぞれに対応して設けられるワード線活性化回路WACA〜WACFを代表的に示す。
【0455】
ワード線活性化回路WACA〜WACF各々は、ワード線活性化信号(最下位バンク指定情報を含む)φRASに応答して活性化される。このワード線活性化回路WACA〜WACFは、またアドレスバッファ回路を介して与えられるワード線選択アドレス(ページアドレス)をデコードし、このデコード結果に従って対応のワード線(ページ)を選択状態へ駆動する信号を発生する。この選択ワード線(ページ)を選択状態へ駆動するために、アレイバンクAB♯1〜AB♯6それぞれに対応してワード線ドライバWDA、WDB、WDC…が設けられる。図91において、各アレイバンクAB♯1〜AB♯3それぞれに対してワード線WLA,WLB,WLCを選択状態へ駆動するワード線ドライバWDA,WDB,WDCのみを代表的に示す。これらのアレイバンクAB♯1〜AB♯6それぞれに対応して、センスアンプを活性状態へ駆動するセンスアンプドライバSDA,SDB,SDC,…が設けられる。これらのセンスアンプ帯♯A,♯B,♯C,…は、対応のセンスアンプドライバSDA,SDB,SDC,…から与えられるセンスアンプ活性化信号SAA,SAB,SAC,…に応答して活性状態とされる。
【0456】
この図91に示す構成において、ワード線WLA,WLB,WLCは、図90(A)に示す順次連続的にアクセスされる走査線に対応する(ノンインターレース方式およびインターレース方式において走査線とワード線との対応関係は異なっても同じでもよい)。この場合、ワード線WLA,WLB,WLCは、外部からのCPUからの与えられるアドレスは、連続的に変化するページアドレスである。半導体記憶装置内部において、この連続的に与えられるCPUページアドレスは、それぞれ異なるバンクの同じページ(ワード線)アドレスへ変換する。これにより、連続的にアクセスされる走査線に対応するページ(ワード線)を互いに異なるバンクにおいて非同期的に選択状態へ駆動することができる。
【0457】
図92は、この図91に示す半導体記憶装置のデータ読出動作を示す図である。以下、この図91および図92を参照してデータ読出動作について説明する。まずアレイバンクAB♯1が指定され、ワード線活性化回路WACAが活性状態とされ、ワードドライバWDAを介してワード線WLAが選択状態とされる。これにより、センスアンプ帯♯Aのセンスノード(ビット線に接続されるノード)の電位が中間電位のプリチャージ状態から変化する。ついでセンスドライバSDAからのセンスアンプ活性化信号SAが活性状態とされ、このセンスアンプ帯♯Aの各センスノードの電位が選択メモリセルのデータに応じて変化しかつラッチされる。次いで、所定の期間が経過すると、ページモードのコラムアクセスが行なわれ、このワード線WLA上に接続されるメモリセルのデータQA1,QA2,QA3,QA4が順次読出される。
【0458】
このワード線WLA上のメモリセルのデータQA1〜QA4の読出動作と並行して、アレイバンクAB♯2が指定され、このアレイバンクAB♯2に含まれるワード線WLBがワード線活性化回路WACBを介して選択されてワードドライバWDBにより選択状態へ駆動される。このワード線WLBの選択状態への駆動およびセンスアンプ帯SABの活性化により、センスアンプ帯♯Bのセンスノードの電位がプリチャージ状態から変化し、メモリセルデータをラッチする。この状態で、アレイブロックAB♯1のワード線WLA上の必要なメモリセルのデータがすべて読出されるまで待機する。次いで、ワード線WLA上のメモリセルデータのうち必要なデータがすべて読出されると、アレイブロックAB♯2に対するページモードでのコラムアクセスが開始され、データQA4に続いて、ワード線WLB上のメモリセルのデータQB1,QB2,…QB5が順次読出される。
【0459】
このアレイブロックAB♯1のワード線WLAおよびアレイブロックAB♯2のワード線WLBを互いに非同期的に選択状態へ駆動することにより、RASプリチャージ時間およびRASアクセス時間tRACの待ち時間を必要とすることなく、連続的にワード線WLA上のデータからワード線WLB上のデータを読出すページ変更を行なうことができる。
【0460】
このアレイバンクAB♯1、AB♯2、AB♯3…それぞれにおいて、順次ワード線WLA,WLB,WLCを、互いに選択状態が重なる期間を有するように選択状態へ駆動する動作を、「非同期動作」と称す。このように、アレイブロックが互いに独立に選択状態へ駆動することのできる場合、各アレイブロックを非同期的に選択状態へ駆動し、ページ変更が必要となる前に、必要とされるワード線を選択状態へ駆動してセンスアンプでメモリセルデータをラッチしておくことにより、高速でメモリセルデータを読出すことができる。特に、連続的にアクセスされるページを異なるバンク(アレイブロック)に分散的に配置させることにより、このアレイブロックの非同期動作を利用して、高速でデータの読出を行なうことができる。
【0461】
図93は、この半導体記憶装置へ与えられるアドレスの構成を示す図である。図93に示すように、プロセッサ(CPU)から与えられるアドレスはバンクを特定するバンクアドレス、バンク内のページ(ワード線)を指定するページアドレス、およびこのページ上のコラム(列)を指定するコラムアドレスを含む。バンクアドレスは、図61に示す構成においては、最上位バンクから最下位バンクすべてを指定するアドレスを含む。ページアドレスは、したがってこの最下位バンク(アレイブロック)内のワード線を指定する。コラムアドレスが指定する列の数は、この1つのアレイブロックから並列に読出されるデータビットの数に応じて決定される。
【0462】
図94は、アドレス変換部の構成を概略的に示す図である。図94において、アドレス変換部は、ページアドレスを入力する入力バッファ760と、バンクアドレス信号を入力する入力バッファ761と、入力バッファ760から与えられるページアドレス信号の変化を検出するATD回路762と、命令デコーダ763の制御のもとに活性化され、入力バッファ761から与えられる下位バンクアドレスビットBADLを初期値としてプリセットし、かつATD回路762からのアドレス変化検出信号に従ってカウント動作を行なうプリセットカウンタ764と、命令デコーダ763の制御のもとに活性化され、入力バッファ760から与えられるページアドレスの下位ビットPADLを初期値としてセットし、かつプリセットカウンタ764からのカウントアップ信号CUPに応答してカウント動作を行なうプリセットカウンタ765と、命令デコーダ763の制御のもとに、プリセットカウンタ764の出力するカウント値および入力バッファ761から与えられる下位バンクアドレス信号ビットBADLの一方を選択するセレクタ766と、命令デコーダ763の制御のもとにプリセットカウンタ765の出力するカウント値および入力バッファ760から与えられる下位ページアドレス信号ビットPADLの一方を選択するセレクタ767を含む。
【0463】
命令デコーダ763は、プロセッサ(CPU)から与えられる命令(大量のデータを連続してアクセスすることを示す命令)が与えられると、セレクタ766および767をそれぞれカウンタ764および765の出力するカウント値を選択する状態に設定する。また、命令デコーダ763は、この大量データ連続アクセス命令が与えられると、カウンタ764および765に、入力バッファ761および760から与えられるアドレス信号ビットBADLおよびPADLをそれぞれ初期値としてセットさせると同時に、カウンタ760および765を活性状態とする。
【0464】
ATD回路762は、入力バッファ760から与えられる上位ページアドレス信号ビットPADUおよび下位ページアドレス信号ビットPADLの変化を検出し、この変化検出信号をプリセットカウンタ764へ与える。この命令デコーダ763は、連続データアクセス時において、最初のバンクアドレス信号およびページアドレス信号が与えられて、次のバンクアドレスおよびページアドレスが与えられる前に、カウンタ764および765およびセレクタ760および767を所定の状態にセットするように構成されてもよい。またこれに代えて、命令デコーダ763は、大量データアクセス時において、最初のページアドレスおよびバンクアドレスが与えられるとき、この最初のバンクアドレスおよびページアドレスが与えられて所定時間経過後にプリセットカウンタ764および765ならびにセレクタ760および767を、それぞれアドレス変換を行なうように制御してもよい。いずれの構成が用いられてもよい。
【0465】
通常動作時において、セレクタ766および767は、入力バッファ761および760から与えられるアドレス信号ビットBADLおよびPADLを選択する。したがって通常動作時においては、外部から与えられるバンクアドレス信号およびページアドレス信号に従って内部のバンクおよびページアドレス選択が行なわれる。
【0466】
一方、大量データアクセス時においては、セレクタ766および767はカウンタ764および765の出力するカウント値を選択する。最初に与えられたページアドレスおよびバンクアドレスに従って対応のバンクおよびページが選択される。次いで、同じバンクアドレスが与えられかつ異なるページアドレスが与えられるとき、ATD回路762の出力信号が、アドレス変化を示す活性状態とされ、プリセットカウンタ764がカウント動作を行ない、この最初にセットされたバンクアドレスの下位アドレス信号ビットBADLの値を1増分する。したがって、外部のバンクアドレスが同じであっても、内部のバンクアドレスは隣接バンクを指定することになる。このプリセットカウンタ764は、ATD回路762からのアドレス変化検出信号の活性化時カウント動作を行なう。異なるページアドレスが順次与えられるときに、プリセットカウンタ764がカウント動作を行ない、順次隣接するバンクが指定される。このとき、プリセットカウンタ765はまだプリセットカウンタ764からのカウントアップ信号CUPは非活性状態であり、その初期値を維持している。したがって連続する異なるバンクにおいて同じページが順次選択状態とされる。
【0467】
この大量データアクセスに対して割当てられたバンクが順次選択状態とされると、プリセットカウンタ764からのカウントアップ信号CUPが活性状態とされ、プリセットカウンタ765がカウント値を1増分する。これにより、先頭ページアドレス信号PADLの値が1増分される。したがって次のサイクルにおいては、最初のアレイブロック(バンク)に戻り、次のページが指定される。
【0468】
図95(A)は、この図94に示すアドレス変換部の動作を具体的に説明する図である。図95(A)においては、バンクアドレスが4ビットにより構成され、かつまたページアドレスが4ビットで構成される場合が一例として示される。大量データアクセスのために4つのバンクが使用される。また、プリセットカウンタ764およびプリセットカウンタ765はそれぞれ2ビットのカウンタである。
【0469】
いま、CPUまたはプロセッサから与えられるバンクアドレスは0000であり、同じバンクを指定する。ページアドレスが順次1増分される。最初のサイクルにおいては、カウンタはその初期値を出力するため、外部から与えられるバンクアドレスおよびページアドレスが内部バンクアドレスおよび内部ページアドレスとして出力される。
【0470】
次のサイクルにおいては、ページアドレスが1増分されると、ATD回路762の出力する変化検出信号に従って、プリセットカウンタ764のカウント値が1増分され、バンクアドレスが1増分される。したがって、バンク0001が指定される。このとき、ページアドレスは変化せず、0000を維持する。
【0471】
次のサイクルにおいて、再びページアドレスが1増分されると、またバンクアドレスが1増分され、バンク0010が指定される。この状態においても、ページアドレスは変化せず初期値0000を維持する。
【0472】
さらに次のサイクルにおいて、ページアドレスが1増分されると、同様にバンクアドレスが再び1増分され、バンク0010が指定される。この状態において、ページアドレスは変化せず初期値を維持する。
【0473】
再びページアドレスが1増分され、ページ0100が指定されると、プリセットカウンタ764は2ビットカウンタであり、そのカウント値は初期値へ戻る。したがってバンク0000が指定される。このとき、プリセットカウンタ764からのカウントアップ信号CUPに従ってプリセットカウンタ765がカウントを行ない、ページアドレスが1増分され、ページ0001が指定される。
【0474】
したがって、図95(B)に示すように、外部からのCPU(またはプロセッサ)アドレスが、バンク0000を指定し、そのバンク0000内においてページ0000から順次連続するページを指定する場合、変換後においては、バンク0000,0001,0010,0011においてページ0000が順次指定される。バンク0010において、ページ0000が選択状態とされた後には、再びもとのバンク0000において次のページ0001が指定される。したがって各バンクにおいて、4サイクルごとに順次次のページが選択状態とされる。これにより、ページモードアクセスにおいて、各バンクを非同期的に選択状態としてデータアクセスを行なうことができる。
【0475】
なお、上述の説明において、ページが1ずつ増分されている。しかしながら、用いられる画像データのインターレースおよびノンインターレース方式およびフレーム/フィールド形式に従ってこの変換態様は適宜修正されればよい。また、用いられるバンクの数は任意であり、最小2つであればよい。
【0476】
さらに、上述の説明においては、画像データを説明しているが、CPU(またはプロセッサ)がバーストモードでアクセスを行なう演算データの場合であっても、バーストモードで転送が行なわれるデータ領域を予め複数のバンク領域に分散させておくことにより、同様ページモードで高速でデータを転送することができる。
【0477】
図96は、この半導体記憶装置内における大量データアクセスに用いられるアドレス領域を示す図である。図96において、上位バンクB♯A〜B♯Dが配置され、各バンクB♯A〜B♯Dにおいて、中位バンクが配置される。この中位バンクにおいて、斜線で示す領域が高速データアクセスに用いられる専用領域として利用される。したがって、中位バンク単位では、他の用途のために別の中位バンクが選択状態とされていても、この選択状態とされた中位バンクのデータとの衝突を伴うことなく、この専用領域を用いて高速データアクセスを実現することができる。
【0478】
また上述の説明において、CPUが指定するバンクアドレスを初期値として順次隣接バンクを選択している。隣接バンクではなく、1つおきのバンクが指定されるようにバンクアドレスの変換が行なわれるように構成されてもよい。この場合、半導体記憶装置がシェアードセンスアンプ構成を有し、各アレイブロックがバンクの場合において、センスアンプの活性/非活性制御を行なうことなく、順次高速で各アレイブロックを選択状態とすることができる(センスアンプを共有するアレイブロックは同時に選択状態とされない)。
【0479】
また、プリセットカウンタ764および765は、この入力バッファ761および760から与えられるアドレス信号ビットを初期値としてプリセットするのではなく、命令デコーダ763の制御のもとに予め割当てられたアドレス領域内にこのCPUが要求する大量データアクセスのための領域が設定されていてもよい。すなわち、図96において、斜線で示す領域は、常に高速データアクセス領域として専用に用い、各処理用途においてそのアドレス領域が変換されず常時固定とされる構成が用いられてもよい。
【0480】
さらに、上述の説明において、半導体記憶装置内部でアドレス変換を行なっている。しかしながら、図70に示すように、半導体記憶装置が、モジュール単位で構成されている場合においては、これらのモジュールに対し共通にアドレス変換部を設けておくことにより、最小2つのモジュールを用いて交互にページを割当ててアクセスすることができる(この場合、用いられるモジュールは、他の用途においてのデータアクセスのために選択状態とされていないことが必要とされる)。
【0481】
以上のように、この発明の実施の形態12に従えば、高速データアクセス時において、連続してアクセスされるページを異なるバンクへ分散させるようにアドレス変換を行なっているため、ページモードを用いて各アレイブロックを非同期的に選択状態へ駆動してアクセスすることができ、RASプリチャージ時間およびRASアクセス時間がページ変更時不要となり、高速アクセスが可能となる。
【0482】
なお、図94に示す構成において、プリセットカウンタ764および765は、それぞれバンクアドレス信号ビットおよびページアドレス信号ビットの全ビットが初期値としてセットされ、それぞれ所定のシーケンスでカウント動作を行なうように構成されてもよい。この場合、連続的なバンク/ページがアクセスされるのではなく、特定の所定のシーケンスに従ってバンクおよびページが選択状態とされる。この場合においても、CPUアドレス空間において連続するページが異なるバンクに分散的に配置されるため、同様の効果を得ることができる。
【0483】
【発明の効果】
以上のように、この発明に従えば、複数のアレイブロックそれぞれを互いに独立に駆動可能としたため、複数のワード線を同時に選択状態とすることができ、高速アクセスを実現する半導体記憶装置を得ることができる。
【0484】
すなわち、請求項1に係る発明に従えば、共通内部データバス線に接続される複数のアレイブロックに対し、転送指示信号と転送アドレス信号とに従ってメモリセルデータを、この転送アドレス信号が指定するアレイブロックへ転送するように構成しているため、装置外部へ一旦読出すことなくアレイブロック間でデータ転送を高速で行なうことができる。また、アドレス信号と対応の転送アドレス信号とをリンクして格納し、外部アドレス信号と格納アドレス信号との一致/不一致に従って外部アドレス信号および格納アドレス信号の一方を選択しているため、外部アドレス信号と格納アドレス信号の一致時には転送アドレス信号を選択することにより、外部アドレス信号が指定するアレイブロックにおいてワード線を選択する必要がなく、転送アレイブロックのセンスアンプをキャッシュとして利用することが可能となり、応じて高速アクセスが可能となる。
【0485】
請求項2に係る半導体記憶装置に従えば、転送アレイブロックにおいて、データが転送されたとき、センスアンプを活性化するように構成しているため、転送アレイブロックにおいて、転送されたメモリセルデータをラッチし保持することができ、この転送データを元のメモリセルへアクセスすることなく再利用することができ、高速アクセスが可能となる。さらに、元のメモリセルデータが加工されてその内容が変化している場合においても、この後のメモリセルデータの加工前のデータを容易に再利用することができ、元のデータと加工後のデータの比較、元のデータと加工後のデータの乗算および元のメモリセルのデータとさまざまなデータとの演算を容易に行なうことができ、種々の演算を複雑な回路構成を用いることなく実現することができる。
【0486】
請求項3に係る半導体記憶装置に従えば、アレイブロックそれぞれに設けられたローカルI/Oバスと共通データバスを介してアレイブロック間でのデータ転送を行なっているため、アレイブロック間でのデータ転送に余分のデータ転送経路を設ける必要がなく、配線占有面積を増加させることなくアレイブロック間のデータ転送を実現することができる。
【0487】
請求項4に係る半導体記憶装置に従えば、転送アレイブロックにおいてセンスアンプ活性化の前に転送アドレス信号に従って対応のワード線を選択状態とするように構成しているため、転送アレイブロックへ転送されたメモリセルデータの転送アレイブロックの対応のメモリセルへ書込むことができ、メモリセルデータのコピーなどの処理を高速で行なうことができる。
【0488】
請求項5に係る半導体記憶装置に従えば、転送アレイブロックにおいてはワード線は非選択状態を保持し、センスアンプのみを活性状態としているため、このアレイブロックの記憶するメモリセルデータに何ら悪影響を及ぼすことなく転送アレイブロックのセンスアンプを擬似的なキャッシュとして利用することができ、高速アクセスが可能な半導体記憶装置を実現することができる。
【0489】
請求項6に係る半導体記憶装置に従えば、アレイブロック間のデータ転送時に転送アレイブロックのビット線対とセンスアンプとを切離すように構成しているため、転送アレイブロックのセンスアンプのセンスノードの寄生容量を小さくすることができ、転送アレイブロックのセンスアンプのセンスノードの電位を容易に転送メモリセルデータに応じて変化させることができ、確実にセンスアンプによる転送メモリセルデータの検知、増幅およびラッチを行なうことができ、正確なメモリセルデータのアレイブロック間転送を実現することができる。
【0490】
請求項7に係る半導体記憶装置に従えば、共通データ線に設けられたリードドライバで増幅されたデータを再びライトドライバを介して内部共通データバスへ転送するように構成しているため、転送アレイブロックのセンスアンプの活性/非活性化にかかわらず確実に転送アレイブロックの対応のセンスアンプへ転送メモリセルデータを転送してラッチさせることができる。
【0491】
請求項8に係る半導体記憶装置に従えば、転送アレイブロックの対応のセンスアンプと共通データバスとの接続の確立の後センスアンプを活性化するように構成しているため、非活性状態のセンスアンプのセンスノードの電位を共通データバス線上の電位において確実に変化させることができ、大きな駆動力を有するドライバを用いることなく対応の転送アレイブロックの対応のセンスアンプのセンスノード電位を転送メモリセルデータに応じて変化させることができ、確実にメモリセルデータの転送を行なうことができる。
【0492】
請求項9に係る半導体記憶装置に従えば、転送アレイブロックのセンスアンプの活性化の後、ライトドライバを活性化して対応のセンスアンプへ転送メモリセルデータを書込むように構成しているため、新たなデータ転送用ドライバを用いることなく確実に転送メモリセルデータを転送アレイブロックの対応のセンスアンプへ転送してそこにラッチさせることができる。
【0493】
請求項10に係る半導体記憶装置に従えば、センスアンプ活性化信号の非活性化から活性化への移行時および活性化から非活性化への移行時に、センスアンプ活性化信号線を容量に選択的に結合するように構成しているため、センスアンプ活性化信号線の電荷を保存して再利用することができ、応じてセンスアンプ駆動のために消費される電流を低減することができる。
【0496】
請求項1に係る半導体記憶装置に従えば、データ保持指示信号に応答して転送アレデータブロックのセンスアンプを活性状態に維持するように構成しているため、転送アレイブロックのセンスアンプをキャッシュとして利用することができる。またこのデータ保持指示信号に従って各選択アレイブロックにおけるセンスアンプも活性状態を維持しており、複数のセンスアレイブロックのセンスアンプをキャッシュとして利用することができ、キャッシュデータ量を多くすることができ、キャッシュヒット率が高くされた高速アクセス可能な半導体記憶装置を得ることができる。
【0498】
請求項1に係る半導体記憶装置に従えば、外部から周期的に与えられるクロック信号に同期して行および列アドレス信号を取込むように構成しているため、行選択系回路および列選択系回路を互いに独立に駆動することができ、複数のアレイブロックを重複的にまたは互いに独立に活性状態とすることができ、容易にデータ転送を行なうことができる。
【0499】
請求項1に係る半導体記憶装置に従えば、アレイブロック各々に対応して、対応のアレイブロックがアドレス指定されたときに与えられたアドレス信号をラッチするアドレスラッチを配置するように構成したため、各アレイブロックを互いに独立にアドレス指定を行なうことができ、異なるアレイブロック間の異なる行の間のデータ転送を容易に実現することができる。
【0500】
請求項1に係る半導体記憶装置に従えば、この半導体記憶装置の内部動作を指定する制御信号も外部からの周期的に与えられるクロック信号に同期して取込むように構成しているために、信号取込タイミング、内部動作開始タイミングについて信号のスキューを考慮する必要がなく、これらのタイミングの確立が容易となる。またクロック信号に同期して制御信号を与える構成により、各クロックサイクルごとに個々のアレイブロックに対しアクセス動作を指定することも可能となる。
【0501】
請求項1に係る半導体記憶装置に従えば、各アレイブロックの活性化期間はチップイネーブル信号に従って所定期間に設定されているため、各アレイブロックの活性化を重複して行なう際のアレイブロック活性化の制御が容易となる。また1つのアレイブロックの活性化/非活性化が他のアレイブロックの活性/非活性に何ら悪影響を及ぼすことがなく、アレイブロックそれぞれを互いに独立に駆動することができる。
【0504】
請求項1に係る半導体記憶装置に従えば、転送指示命令が与えられたとき、隣接アレイブロック間のビット線対を接続するように構成しているため、高速で1行のメモリセルのデータを隣接アレイブロックへ転送することができ、データのコピーまたは塗り潰しなどの画像処理を高速で行なうことができる。
【0505】
請求項1に係る半導体記憶装置に従えば、また、センスアンプがデータ保持状態においてこのアレイブロックのリフレッシュを行なう場合、センスアンプの保持データを隣接アレイブロックのビット線対に転送した後リフレッシュを行なうように構成しているため、センスアンプが保持するデータ(キャッシュデータ)が破壊されることなくこのアレイブロックのリフレッシュを行なうことができる。また、単に隣接アレイブロックへはセンスアンプの保持データを転送しているだけであり、電荷の移動が生じるだけであり、何らこの転送のために不必要な電流が消費されることはない。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図2】 図1に示す半導体記憶装置のアレイブロックの内部構成をより詳細に示す図である。
【図3】 この発明の実施の形態1の半導体記憶装置の動作を示す信号波形図である。
【図4】 この発明の実施の形態1に従う半導体記憶装置のアレイブロック内部の信号波形を示す図である。
【図5】 この発明の実施の形態1に従う半導体記憶装置の変更例の動作を示す信号波形を示す図である。
【図6】 図1に示すアレイ活性制御回路の構成を示す図である。
【図7】 図6に示すブロックデコーダの構成および動作を示す図である。
【図8】 図6に示すイコライズ/プリチャージ制御回路およびワード線駆動制御回路の構成および動作を示す図である。
【図9】 図6に示すセンスアンプ制御回路の構成を示す図である。
【図10】 図1に示すXデコーダそれぞれに対応して設けられるアドレスラッチの構成を示す図である。
【図11】 図9および図10に示す回路の動作を示す信号波形図である。
【図12】 図1に示すXデコーダの構成を示す図である。
【図13】 この発明の実施の形態1に従う半導体記憶装置の第1の変更例の構成を示す図である。
【図14】 図13に示すローレベルI/Oバスとリード/ライトドライバの構成を示す図である。
【図15】 この発明の実施の形態1に従う半導体記憶装置の第2の変更例のアレイブロックの1列の構成を示す図である。
【図16】 この発明の実施の形態2に従う半導体記憶装置の動作を示す信号波形を示す図である。
【図17】 この発明の実施の形態2における半導体記憶装置の内部動作をより詳細に示す信号波形を示す図である。
【図18】 この発明の実施の形態2における半導体記憶装置のデータ転送動作を説明するための図である。
【図19】 この発明の実施の形態2に従う半導体記憶装置の動作を示す信号波形図である。
【図20】 この発明の実施の形態2の動作をより詳細に示す信号波形図である。
【図21】 この発明の実施の形態2に従う半導体記憶装置のデータ転送動作を説明するための図である。
【図22】 この発明の実施の形態2に従う半導体記憶装置の動作を示す信号波形図である。
【図23】 この発明の実施の形態2に従う半導体記憶装置の動作をより詳細に示す内部信号の波形図である。
【図24】 この発明の実施の形態2を実現するための制御部の構成を示す図である。
【図25】 図24に示す転送制御回路の構成を概略的に示す図である。
【図26】 図24に示すイコライズ/プリチャージ制御回路の構成を示す図である。
【図27】 図26に示すイコライズ/プリチャージ制御回路の動作を示す信号波形図である。
【図28】 図24に示すセンスアンプ制御回路の構成を示す図である。
【図29】 図28に示すセンスアンプ制御回路の動作を示す信号波形図である。
【図30】 この発明の実施の形態3に従う半導体記憶装置のアドレス入力部の構成を示す図である。
【図31】 図30に示すアドレス入力部の動作を示す信号波形図である。
【図32】 図30に示すマッピングメモリおよびアドレス変換回路の構成をより詳細に示す図である。
【図33】 この発明の実施の形態4に従う半導体記憶装置の動作を示す信号波形図である。
【図34】 図33に示す動作を実現するための制御部の構成を示す図である。
【図35】 この発明の実施の形態4における通常動作時の信号波形を示す図である。
【図36】 この発明の実施の形態4におけるデータ保持時の転送/書込動作を示す波形図である。
【図37】 図34に示すイコライズ/プリチャージ制御回路の構成および動作波形を示す図である。
【図38】 図34に示すワード線駆動制御回路の構成および動作波形を示す図である。
【図39】 この発明の実施の形態5に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図40】 図39に示すアレイブロックの構成をより具体的に示す図である。
【図41】 図39に示す半導体記憶装置の動作を示す信号波形図である。
【図42】 図41に示す動作波形図のより詳細な内部信号の波形を示す図である。
【図43】 この発明の実施の形態5において用いられる制御部の構成を概略的に示す図である。
【図44】 この発明の実施の形態6に従う半導体記憶装置の要部の構成を示す図である。
【図45】 図44に示す半導体記憶装置の動作を示す信号波形図である。
【図46】 この発明の実施の形態6の半導体記憶装置の制御部の構成を示す図である。
【図47】 図44に示すセンスアンプ活性化信号Vnに結合されるキャパシタの構成を示す図である。
【図48】 図44に示すセンスアンプ活性化信号Vpに結合されるキャパシタの構成を示す図である。
【図49】 この発明の実施の形態6に従う半導体記憶装置のキャパシタの接続を全体を概略的に示す図である。
【図50】 この発明の実施の形態6において用いられるキャパシタの配置位置を示す図である。
【図51】 この発明の実施の形態6の変更例の動作を示す波形図である。
【図52】 この発明の実施の形態7に従う半導体記憶装置の動作を示す信号波形図である。
【図53】 この発明の実施の形態7に従う半導体記憶装置の制御部の構成を示す図である。
【図54】 この発明の実施の形態8に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図55】 (A)は、図54に示す入力変換部の構成を示し、(B)および(C)はこの入力変換部の動作を示す図である。
【図56】 この発明の実施の形態8に従う半導体記憶装置の動作を示す波形図である。
【図57】 図55(A)に示す入替回路の構成の一例を示す図である。
【図58】 図55(A)に示す一致検出回路の構成の一例を示す図である。
【図59】 図55(A)に示す反転回路の構成を概略的に示す図である。
【図60】 図54に示す入力変換部の変更例の構成を示す図である。
【図61】 この発明の実施の形態8に従う半導体記憶装置の変更例のアレイ部の構成を示す図である。
【図62】 図61に示すメモリアレイ部のアドレス割当てを示す図である。
【図63】 図61に示すメモリアレイのアドレス変換操作を示す図である。
【図64】 図63に示すアドレス変換を実現するアドレス変換部の構成を概略的に示す図である。
【図65】 図64に示すアドレス変換部の操作を説明するための図である。
【図66】 この発明の実施の形態8の変更例における変換アドレスを発生するための構成を示す図である。
【図67】 この発明の実施の形態8の変更例における不良メモリブロックに対する処置の一例を示す図である。
【図68】 この発明の実施の形態8に従う入力変換部のさらに他の構成を示す図である。
【図69】 (A)ないし(C)は、図68に示すアドレス入力変換部の処理操作態様を示す図である。
【図70】 この発明の実施の形態9に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図71】 図70に示す半導体記憶装置の不良メモリブロック(アレイブロック)識別のための構成を示す図である。
【図72】 図71に示す半導体記憶装置の変換演算部の構成をより詳細に示す図である。
【図73】 この発明の実施の形態10に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図74】 図73に示す変換演算部の構成を概略的に示す図である。
【図75】 この発明の実施の形態11に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図76】 図75におけるバス変換演算部のバス変換態様の一例を示す図である。
【図77】 この発明の実施の形態11に従う半導体記憶装置を用いる処理システムの構成の一例を示す図である。
【図78】 図77に示す変換演算部の構成の一例を示す図である。
【図79】 この発明の実施の形態11に従う半導体記憶装置の変更例の構成を示す図である。
【図80】 図79に示す半導体記憶装置の外部バスと内部データバスとの接続態様を示す図である。
【図81】 図79に示す半導体記憶装置の内部データバスと外部データバスとの接続態様を示す図である。
【図82】 図79に示す半導体記憶装置の内部データバスと外部データバスとの接続態様を示す図である。
【図83】 図79に示す半導体記憶装置の内部データバスと外部データバスとの接続態様を示す図である。
【図84】 図79に示す半導体記憶装置の内部データバスと外部データバスとの接続態様を示す図である。
【図85】 図79に示す半導体記憶装置の内部データバスと外部データバスとの接続態様を示す図である。
【図86】 図79に示す半導体記憶装置を用いる処理システムの構成の一例を示す図である。
【図87】 図79に示す演算回路の構成の一例を示す図である。
【図88】 この発明の実施の形態11の変更例の構成を示す図である。
【図89】 この発明の実施の形態11のバンク構成の内部バス切替構成を示す図である。
【図90】 (A)はこの発明の実施の形態12に従う半導体記憶装置が適用される画像データのスキャン内容を示す図であり、(B)はこの発明の実施の形態12に従う半導体記憶装置におけるデータアクセス順序を示す図である。
【図91】 この発明の実施の形態12に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図92】 図91に示す装置の動作波形図である。
【図93】 この発明の実施の形態12において用いられるCPUアドレスの構成の一例を示す図である。
【図94】 この発明の実施の形態12における半導体記憶装置のアドレス変換部の構成を概略的に示す図である。
【図95】 図94に示すアドレス変換部の動作を説明するための図である。
【図96】 この発明の実施の形態12において高速データアクセスに利用される領域の分布を示す図である。
【図97】 従来の半導体記憶装置のアレイ部の構成を示す図である。
【図98】 図97に示す半導体記憶装置のアレイブロックの1列の構成を示す図である。
【図99】 図97に示す半導体記憶装置の動作を示す信号波形図である。
【符号の説明】
1 クロックバッファ、2 制御バッファ、3 アドレスバッファ、4 アレイ活性制御回路、XDa〜XDd Xデコーダ、MBa〜MBd アレイブロック、SABa〜SABd センスアンプ帯、STRa〜STRd セレクタ、GI/O グローバルI/Oバス(共通データバス)、DR リード/ライトドライバ、BF 入出力バッファ、SA センスアンプ、MC メモリセル、BLPビット線対、LI/O ローカルI/Oバス、5 ビット線分離ゲート、CSEL 列選択ゲート、BSELA ブロック選択ゲート、10 ブロックデコーダ、12a〜12d イコライズ/プリチャージ制御回路、14a〜14d ワード線駆動制御回路、16a〜16d センスアンプ制御回路、18a〜18d列選択制御回路、15 書替制御回路、RWDR リード/ライトドライバ、120a〜120d イコライズ/プリチャージ制御回路、140a〜140dワード線駆動制御回路、160a〜160d センスアンプ制御回路、180a〜180d 列選択制御回路、200アドレスバッファ、202 マッピングメモリ、204 アドレス変換回路、206 マルチプレクサ、210 モード検出回路、212 アドレスラッチ、214 書込制御回路、220 イコライズ/プリチャージ制御回路、240 ワード線駆動制御回路、260 センスアンプ制御回路、270 アドレスラッチ回路、272 比較器、274 RAラッチ、276 Xデコーダ、278 CAラッチ、279 Yデコーダ、280列選択制御回路、300a〜300f アレイ活性制御回路、NBA〜NBFアレイブロック、310a〜310e アレイ活性化回路、301aa,301ab,301bb,301bc,301cc,301cd トランスファーゲート、315 転送制御回路、400 モード検出回路、410 アドレスバッファ、412 アドレスラッチ、414 ブロックデコーダ、416 転送制御回路、418 アレイ活性制御回路、450,452 センスアンプ活性化信号線、458,460 センスアンプ駆動トランジスタ、462,464 トランスファーゲート、470,475 キャパシタ、500 ブロックデコーダ、510 イコライズ/プリチャージ制御回路、520 ワード線駆動制御回路、530 アレイ活性制御回路、464a〜464f トランスファーゲート、600 リフレッシュ制御回路、602 リフレッシュカウンタ、610 リフレッシュ調停回路、615 転送制御回路、620a〜620f アレイ活性制御回路、621 イコライズ/プリチャージ制御回路、624 ワード線駆動制御回路、626 センスアンプ制御回路、1600 メモリアレイ、1602 入力変換部、1603x,160y ブロックデコーダ、1604 命令デコード部、B♯A〜B♯D 上位バンク、A−1〜A−8〜D−1〜D8 中位バンク、LB1〜LB8 最下位バンク、1610 マッピングメモリ、1612 アドレス変換回路、1614 アドレスバッファ、1616 マルチプレクサ、RG0〜RGn,RGu,RGx,Rgy レジスタ、1620 書込回路、1622 読出回路、1624 アドレス発生器、1632 入力変換回路、1634プログラム書込回路、1636 命令デコーダ、1645 変換演算部、1650 入力変換部、MOD0〜MOD3 モジュール、RG レジスタ、1647 アドレス変換部、IP 入力ポート、OP 出力ポート、1647a スキャンレジスタ制御部、1647b レジスタメモリ、1647c 演算部、1662 クロック入力バッファ、1664 アドレス入力バッファ、1666 変換演算部、1670 変換演算部、1672 データ入出力バッファ、1682CPU、1684 プロセッサ、1686 バスコントローラ、1680 半導体記憶装置、700 メモリアレイ、IO 内部データバス、704 演算回路、EXDB 外部データバス、IBL 内部データバス線、EBL 外部データバス線、IDBi,IDBj 内部サブデータバス、EDB 外部サブデータバス、750 半導体記憶装置、755 バス変換演算部、MOD♯0〜MOS♯3 モジュール(チップ)、AB♯1〜AB♯5 アレイブロック、SDA〜SDC センスアンプドライバ、WDA〜WDC ワード線ドライバ、WASA〜WACF ワード線活性化回路。

Claims (16)

  1. 各々が行および列のマトリクス状に配列される複数のメモリセルを有するとともに、互いに独立にメモリセル行選択動作およびメモリセル列選択動作の活性化および非活性化の制御が可能な複数のアレイブロック、
    前記複数のアレイブロックに共通に配設され、外部入出力データのビット幅に対応するビット幅を有し、外部からのアクセス時に書込または読出データを転送する共通データバス、
    アドレス信号に従って、前記複数のアレイブロックのうちの1つのアレイブロックを選択し、さらに該選択されたアレイブロックから前記ビット幅と同じ数のメモリセルを並行して選択して、該選択されたメモリセルのデータを前記共通データバスへ読出すアレイ制御手段、および
    転送指示と転送アドレス信号とに応答して、前記アレイ制御手段により前記共通データバスへ読出されたメモリセルのデータを前記転送アドレス信号が指定するアレイブロックへ転送する転送手段
    前記アドレス信号と前記転送アドレス信号とをリンクして格納する格納手段、
    外部からのアドレス信号と前記格納手段の格納するアドレス信号の一致/不一致を判別する手段、および
    前記判別手段の一致検出時に前記格納手段の対応の転送アドレス信号を選択しかつ前記判別手段の不一致検出時に前記外部からのアドレス信号を選択して前記アドレス信号として与える手段を備える、半導体記憶装置。
  2. 前記複数のアレイブロックの各々は、各行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線と、各列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線対と、各列に対応して配置され、対応のビット線対上の電位を検知、増幅、およびラッチする複数のセンスアンプとを有し、
    前記アレイ制御手段は、
    前記アドレス信号が指定するアレイブロックの前記アドレス信号が指定する行に対応して配置されるワード線を選択状態へ駆動した後、該アレイブロックのセンスアンプを活性化する手段と、
    前記アドレス信号に応答して、前記選択アレイブロックの対応の列のセンスアンプを前記共通データバスへ結合する列選択手段とを含み、
    前記転送手段は、
    前記転送アドレス信号に応答して、前記転送アドレス信号が指定するアレイブロックの列のセンスアンプを前記共通データバスに結合する手段と、
    前記転送指示に応答して、前記転送アドレス信号が指定するアレイブロックのセンスアンプを活性化する手段とを備える、請求項1記載の半導体記憶装置。
  3. 前記複数のアレイブロックそれぞれに対応して設けられ、各々が前記共通データバスと同じビット幅を有する複数のローカルデータバスをさらに備え、
    前記アレイ制御手段は、前記アドレス信号が指定するアレイブロックの対応の列のセンスアンプを該対応のローカルデータバスへ接続する手段と、
    前記アドレス信号に従って、前記対応のローカルデータバスを前記共通データバスへ接続する手段とを含み、
    前記転送手段は、
    前記転送アドレス信号に従って、前記転送アドレス信号が指定するアレイブロックのローカルデータバスを前記共通データバスに接続する手段と、
    前記転送アドレス信号に従って、前記転送アドレス信号が指定するアレイブロックの対応の列のセンスアンプを該対応のローカルデータバスへ接続する手段とを備える、請求項1または2に記載の半導体記憶装置。
  4. 前記転送手段は、前記転送指示と前記転送アドレス信号とに応答して、前記転送アレイブロックのセンスアンプの活性化前に、前記転送アドレス信号が指定する行のワード線を選択状態へ駆動する手段を備える、請求項1ないし3のいずれかに記載の半導体記憶装置。
  5. 前記転送手段は、前記転送指示と前記転送アドレス信号とに応答して、前記転送アレイブロックのワード線を非選択状態に維持する手段を備える、請求項1ないし3のいずれかに記載の半導体記憶装置。
  6. 各列に対応して配置されるビット線対と対応のセンスアンプとの間に配置される接続ゲートをさらに備え、
    前記転送手段は、前記転送指示と前記転送アドレス信号とに応答して、前記転送アレイブロックの接続ゲートを非導通状態に維持する手段をさらに備える、請求項5記載の半導体記憶装置。
  7. 前記共通データバス上のデータを増幅して出力バッファへ伝達するためのリードドライバと、
    前記リードドライバの出力信号を受けるように結合される入力部を有し、入力バッファから前記入力部へ与えられたデータをバッファ処理して前記共通データバスへ伝達するためのライトドライバと、
    前記転送指示に応答して、前記ライトドライバを活性化する手段をさらに備える、請求項1ないし6のいずれかに記載の半導体記憶装置。
  8. 前記転送手段は、前記転送指示に応答して、前記転送アドレス信号が指定するアレイブロックのセンスアンプと対応のローカルデータバスとの接続および前記対応のローカルデータバスと前記共通データバスとの接続の確立の後、前記転送アドレス信号が指定するアレイブロックのセンスアンプを活性化する手段を含む、請求項3記載の半導体記憶装置。
  9. 前記転送手段は、前記転送指示に応答して、前記転送アドレス信号が指定するアレイブロックのセンスアンプの活性化の後、前記ライトドライバを活性化する手段を含む、請求項7記載の半導体記憶装置。
  10. 容量手段、
    各前記アレイブロックのセンスアンプに対応して配置されるセンスアンプ活性化信号線、
    アドレス信号に応答して、前記アドレス信号が指定するアレイブロックのセンスアンプの活性化から非活性化への移行時、該アレイブロックのセンスアンプ活性化信号線を前記容量手段へ所定期間結合する手段、および
    前記転送アドレス信号と前記転送指示とに応答して、前記転送アドレス信号が指定するアレイブロックのセンスアンプ活性化信号線を、該転送アドレス信号が指定するアレイブロックのセンスアンプの非活性化から活性化への移行時に所定期間前記容量手段へ結合する手段をさらに備える、請求項2ないし9のいずれかに記載の半導体記憶装置。
  11. 前記転送手段は、前記転送指示と同時に与えられる保持指示の活性化に応答して、前記転送アドレス信号が指定するアレイブロックのセンスアンプを活性状態に保持する手段をさらに備える、請求項1ないし10のいずれかに記載の半導体記憶装置。
  12. 外部から一定のパルス幅を有する周期的に与えられるクロック信号に同期して、前記複数のアレイブロックのうちのアレイブロックを指定するブロックアドレス信号、該アレイブロックの行を指定する行アドレス信号、および該アレイブロックの列を指定する列アドレス信号を同時に取込んで内部アドレス信号を生成する手段をさらに備える、請求項1ないし11のいずれかに記載の半導体記憶装置。
  13. 前記複数のアレイブロックそれぞれに対応して配置され、前記クロック信号に同期して与えられるチップ活性化信号に応答して活性化されて前記内部アドレス信号をラッチする手段を含み、前記ラッチ手段は、前記内部アドレス信号が対応のアレイブロックを指定するときのみ与えられた内部アドレス信号をラッチする、請求項12記載の半導体記憶装置。
  14. 前記クロック信号に同期して、外部から与えられる制御信号を取込み内部制御信号を生成する制御信号入力バッファをさらに備える、請求項12または13に記載の半導体記憶装置。
  15. 前記アドレス信号により指定される選択アレイブロックの前記アレイ制御手段は、対応のアレイブロックを、前記チップ活性化信号の活性化から所定の時間活性状態に維持する、請求項13記載の半導体記憶装置。
  16. 各々が、行および列のマトリクス状に配列されるメモリセルと、各列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線対と、各行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線と、各列に対応して配置され、各々が対応の列のビット線対のデータを検知、増幅、およびラッチする複数のセンスアンプとを有する複数のアレイブロック、
    前記複数のアレイブロックの隣接するアレイブロックの各列に対応して配置されるビット線対の間に配置され、対応の隣接アレイブロックのビット線対を相互接続するための複数のゲート、
    第1のアドレス信号と転送指示とに応答して、前記第1のアドレス信号が指定する選択アレイブロックのメモリセル行を選択する第1の選択手段、
    前記第1のアドレス信号と前記第1の選択手段とに応答して、前記選択アレイブロックのセンスアンプを活性化する手段、
    前記第1のアドレス信号と前記転送指示とに応答して、前記選択アレイブロックと隣接するアレイブロックの間のゲートを導通状態とする接続手段、
    第2のアドレス信号と前記転送指示とに応答して、前記隣接するアレイブロックのメモリセル行を選択する第2の選択手段、
    前記第2のアドレス信号と前記転送指示とに応答して、前記隣接するアレイブロックのセンスアンプを活性化する手段、および
    リフレッシュ指示とリフレッシュアドレスとに従って、リフレッシュアドレスが指定するアレイブロックに隣接するアレイブロックに対してビット線対をフローティング状態として前記ゲートを導通状態として、前記リフレッシュアドレスが指定するアレイブロックのセンスアンプに保持されているデータを前記隣接するアレイブロックに転送して、前記ゲートを非導通状態とし、前記リフレッシュアドレスが指定するアレイブロックにおいてリフレッシュを実行し、前記リフレッシュ指示の非活性化への移行時、前記隣接するアレイブロックのデータを前記選択アレイブロックのセンスアンプへ返送し、該センスアンプを活性状態とするリフレッシュ制御手段を備える、半導体記憶装置。
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