JP3251637B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
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- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、動作テストを行うため
のテスト回路を有する半導体記憶装置に関するものであ
る。
のテスト回路を有する半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】従来の半導体記憶装置について、記憶容
量が４メガビットのＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）を例に採って説明する。
量が４メガビットのＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）を例に採って説明する。
【０００３】図５は、４ビットのＤＲＡＭの一例を示す
ブロック図である。図において、４個のブロック５０に
は、それぞれ、１個の入出力部５１と２個のメモリセル
アレイ５２ａ，５２ｂとが割り当てられている。なお、
図では、わかり易さのために、入出力部５１を２か所に
記した。
ブロック図である。図において、４個のブロック５０に
は、それぞれ、１個の入出力部５１と２個のメモリセル
アレイ５２ａ，５２ｂとが割り当てられている。なお、
図では、わかり易さのために、入出力部５１を２か所に
記した。
【０００４】各メモリセルアレイ５２ａ，５２ｂは、そ
れぞれ、５１２キロビットの情報を記憶することができ
る。したがって、各ブロック５０ごとに１メガビット、
装置全体としては４メガビットの記憶容量を有してい
る。
れぞれ、５１２キロビットの情報を記憶することができ
る。したがって、各ブロック５０ごとに１メガビット、
装置全体としては４メガビットの記憶容量を有してい
る。
【０００５】このような半導体記憶装置の動作テストを
行う際には、まず、切換スイッチ５３ａ，５３ｂ，５３
ｃを「Ｔｅｓｔ」（図では「Ｔ」）にし、入出力部５１
からテスト信号を入力する。これにより、メモリセルア
レイ５２ａ内の１個のメモリセルとメモリセルアレイ５
２ｂ内の１個のメモリセルに対して、同じ信号が同時に
書き込まれる。したがって、これらのテスト信号を同時
に読み出すと、半導体記憶装置が正しく動作している場
合には、論理回路５７ａの出力（排他的論理和の反転
値）は「ハイレベル」となり、論理回路５７ｂの出力
（排他的論理和）は「ローレベル」となる。これによ
り、ＭＯＳトランジスタ５６ａはオンし、ＭＯＳトラン
ジスタ５６ｂはオフするので、入出力部５１からはＶcc
ボルト（すなわちハイレベル）の信号が出力される。一
方、半導体記憶装置が正しく動作してない場合には、入
出力部５１からの出力信号がローレベルとなる場合が生
じるので、不良品であることがわかる。
行う際には、まず、切換スイッチ５３ａ，５３ｂ，５３
ｃを「Ｔｅｓｔ」（図では「Ｔ」）にし、入出力部５１
からテスト信号を入力する。これにより、メモリセルア
レイ５２ａ内の１個のメモリセルとメモリセルアレイ５
２ｂ内の１個のメモリセルに対して、同じ信号が同時に
書き込まれる。したがって、これらのテスト信号を同時
に読み出すと、半導体記憶装置が正しく動作している場
合には、論理回路５７ａの出力（排他的論理和の反転
値）は「ハイレベル」となり、論理回路５７ｂの出力
（排他的論理和）は「ローレベル」となる。これによ
り、ＭＯＳトランジスタ５６ａはオンし、ＭＯＳトラン
ジスタ５６ｂはオフするので、入出力部５１からはＶcc
ボルト（すなわちハイレベル）の信号が出力される。一
方、半導体記憶装置が正しく動作してない場合には、入
出力部５１からの出力信号がローレベルとなる場合が生
じるので、不良品であることがわかる。
【０００６】このような４ビットＤＲＡＭでは、１個の
ブロック５０のメモリセルアレイを２分割しているの
で、動作テスト時には１ビットあたり２個のメモリセル
に対して同時に書き込み・読み出しが行われる。ここ
で、各メモリセルアレイの記憶容量は５１２キロビット
であるので、書き込み・読み出しを５１２×１０２４回
繰り返すことにより、１個のＤＲＡＭ全体の動作テスト
を行うことができる。
ブロック５０のメモリセルアレイを２分割しているの
で、動作テスト時には１ビットあたり２個のメモリセル
に対して同時に書き込み・読み出しが行われる。ここ
で、各メモリセルアレイの記憶容量は５１２キロビット
であるので、書き込み・読み出しを５１２×１０２４回
繰り返すことにより、１個のＤＲＡＭ全体の動作テスト
を行うことができる。
【０００７】図６は、８ビットＤＲＡＭの一例を示すブ
ロック図である。図に示したように、このＤＲＡＭで
は、１個のブロック６０には１個のメモリセルアレイ６
２が割り当てられている。動作テストを行う際には、８
個の入出力部６１から入力したテスト信号を、それぞれ
対応するメモリセルアレイ（記憶容量は５１２キロビッ
ト）６２に書き込んだ後、読み出す。このとき、読み出
されたテスト信号の値が「１」であるときは、出力Ａは
「ハイレベル」、出力／Ａは「ローレベル」となるの
で、読出回路６３内のＭＯＳトランジスタ６３ａはオン
し、ＭＯＳトランジスタ６３ｂはオフする。したがっ
て、入出力部６１からは、Ｖccボルト（すなわちハイレ
ベル）の信号が出力される。逆に、メモリセルアレイ６
２から読み出された信号が「０」であるときは、入出力
部６１からは零ボルト（すなわちローレベル）の信号が
出力される。
ロック図である。図に示したように、このＤＲＡＭで
は、１個のブロック６０には１個のメモリセルアレイ６
２が割り当てられている。動作テストを行う際には、８
個の入出力部６１から入力したテスト信号を、それぞれ
対応するメモリセルアレイ（記憶容量は５１２キロビッ
ト）６２に書き込んだ後、読み出す。このとき、読み出
されたテスト信号の値が「１」であるときは、出力Ａは
「ハイレベル」、出力／Ａは「ローレベル」となるの
で、読出回路６３内のＭＯＳトランジスタ６３ａはオン
し、ＭＯＳトランジスタ６３ｂはオフする。したがっ
て、入出力部６１からは、Ｖccボルト（すなわちハイレ
ベル）の信号が出力される。逆に、メモリセルアレイ６
２から読み出された信号が「０」であるときは、入出力
部６１からは零ボルト（すなわちローレベル）の信号が
出力される。
【０００８】なお、従来の１６ビットＤＲＡＭの構成
も、この８ビットＤＲＡＭと同様である。すなわち、１
個のメモリセルアレイと入出力部とを有するブロックを
１６個有しており、テスト用回路は備えていない。ま
た、１個のメモリセルアレイの記憶容量は２５６キロビ
ットである。
も、この８ビットＤＲＡＭと同様である。すなわち、１
個のメモリセルアレイと入出力部とを有するブロックを
１６個有しており、テスト用回路は備えていない。ま
た、１個のメモリセルアレイの記憶容量は２５６キロビ
ットである。
【０００９】このように、８ビットや１６ビット等の多
ビットのＤＲＡＭでは、上述の４ビットＤＲＡＭと異な
り、同時に書き込み・読み出しを行うことができるのは
１ビットあたり１個のメモリセルのみである。
ビットのＤＲＡＭでは、上述の４ビットＤＲＡＭと異な
り、同時に書き込み・読み出しを行うことができるのは
１ビットあたり１個のメモリセルのみである。
【００１０】図６に示したＤＲＡＭでは、各メモリセル
の記憶容量は５１２キロビットであるので、１個のＤＲ
ＡＭ全体の動作テストを行うためには、書き込み・読み
出しを５１２×１０２４回繰り返す必要がある。
の記憶容量は５１２キロビットであるので、１個のＤＲ
ＡＭ全体の動作テストを行うためには、書き込み・読み
出しを５１２×１０２４回繰り返す必要がある。
【００１１】また、上述のように、１個のメモリセルア
レイの記憶容量が２５６キロビットの１６ビットＤＲＡ
Ｍの場合は、１個のＤＲＡＭ全体の動作テストを行うた
めには、書き込み・読み出しを２５６×１０２４回繰り
返す必要がある。
レイの記憶容量が２５６キロビットの１６ビットＤＲＡ
Ｍの場合は、１個のＤＲＡＭ全体の動作テストを行うた
めには、書き込み・読み出しを２５６×１０２４回繰り
返す必要がある。
【００１２】
【発明が解決しようとする課題】このように、多ビット
のＤＲＡＭにおいては、記憶容量が同一であるとする
と、ビット数が多いものほど１個のＤＲＡＭ全体の動作
テストを行うために必要な書き込み・読み出しの繰り返
し数は少なくなる。
のＤＲＡＭにおいては、記憶容量が同一であるとする
と、ビット数が多いものほど１個のＤＲＡＭ全体の動作
テストを行うために必要な書き込み・読み出しの繰り返
し数は少なくなる。
【００１３】しかしながら、実際に動作テストを行う場
合には、ビット数が多いほど１台のテストシステムで同
時に動作テストを行うことができるチップ数が少なくな
ってしまい、このため動作テストに要する時間はかえっ
て長くなってしまう。
合には、ビット数が多いほど１台のテストシステムで同
時に動作テストを行うことができるチップ数が少なくな
ってしまい、このため動作テストに要する時間はかえっ
て長くなってしまう。
【００１４】以下、この理由について、ドライバ／コン
パレータ数が「４０」で最大同時測定数が「８」のテス
トシステムを使用する場合を例にとって説明する。すな
わち、このテストシステムでは、テスト信号をメモリセ
ルに書き込むためのドライバと読み出した信号の正誤を
判断するためのコンパレータとをそれぞれ４０個ずつ備
え（すなわち４０ビットを同時に測定することがで
き）、且つ、同時に測定を行うことができるチップの最
大数が８個である。
パレータ数が「４０」で最大同時測定数が「８」のテス
トシステムを使用する場合を例にとって説明する。すな
わち、このテストシステムでは、テスト信号をメモリセ
ルに書き込むためのドライバと読み出した信号の正誤を
判断するためのコンパレータとをそれぞれ４０個ずつ備
え（すなわち４０ビットを同時に測定することがで
き）、且つ、同時に測定を行うことができるチップの最
大数が８個である。
【００１５】４ビットのＤＲＡＭの動作テストを行う場
合、図７に示したように、テストシステム７１で８個
（すなわち最大同時測定数と同数）のＤＲＡＭ７０の動
作テストを同時に行うことができる。なお、図７におい
て、Ｐ1 〜Ｐ32は、各ＤＲＡＭ７０の入出力部と接続す
るための端子を示している。
合、図７に示したように、テストシステム７１で８個
（すなわち最大同時測定数と同数）のＤＲＡＭ７０の動
作テストを同時に行うことができる。なお、図７におい
て、Ｐ1 〜Ｐ32は、各ＤＲＡＭ７０の入出力部と接続す
るための端子を示している。
【００１６】ここで、例として、１００個の４ビットＤ
ＲＡＭ７０の動作テストに要する時間Ｔ(4) を考える。
１回の動作テストを行うためのセットアップ時間をｋと
し、１回の書き込み・読み出しに要する時間をｔとする
と、上述のように、１回の動作テストでは書き込み・読
み出しを５１２×１０２４回繰り返すので、 Ｔ(4) ＝（１００／８）｛ｋ＋（５１２×１０２４・ｔ）｝ ＝１２．５（ｋ＋２19ｔ） ＝１２．５ｋ＋１２．５×２19ｔ となる。ここで、Ｋ＝１２．５ｋ，Ｔ＝１２．５×２19
ｔとおくと、 Ｔ(4) ＝Ｋ＋Ｔ である。
ＲＡＭ７０の動作テストに要する時間Ｔ(4) を考える。
１回の動作テストを行うためのセットアップ時間をｋと
し、１回の書き込み・読み出しに要する時間をｔとする
と、上述のように、１回の動作テストでは書き込み・読
み出しを５１２×１０２４回繰り返すので、 Ｔ(4) ＝（１００／８）｛ｋ＋（５１２×１０２４・ｔ）｝ ＝１２．５（ｋ＋２19ｔ） ＝１２．５ｋ＋１２．５×２19ｔ となる。ここで、Ｋ＝１２．５ｋ，Ｔ＝１２．５×２19
ｔとおくと、 Ｔ(4) ＝Ｋ＋Ｔ である。
【００１７】また、図８に示すように、８ビットのＤＲ
ＡＭ８０の動作テストを行う場合には、ドライバ／コン
パレータ数が４０であることより、テストシステム７１
で動作テストを同時に行うことができるチップ数は５個
である。なお、図８において、Ｐ1 〜Ｐ40は、各ＤＲＡ
Ｍ８０の入出力部と接続するための端子である。
ＡＭ８０の動作テストを行う場合には、ドライバ／コン
パレータ数が４０であることより、テストシステム７１
で動作テストを同時に行うことができるチップ数は５個
である。なお、図８において、Ｐ1 〜Ｐ40は、各ＤＲＡ
Ｍ８０の入出力部と接続するための端子である。
【００１８】ここで、１００個の８ビットＤＲＡＭ８０
の動作テストに要する時間Ｔ(8) を考えると、 Ｔ(8) ＝（１００／５）｛ｋ＋（５１２×１０２４・ｔ）｝ ＝２０（ｋ＋２19ｔ） となる。したがって、 Ｔ(8) ＝１．６（Ｋ＋Ｔ） となる。
の動作テストに要する時間Ｔ(8) を考えると、 Ｔ(8) ＝（１００／５）｛ｋ＋（５１２×１０２４・ｔ）｝ ＝２０（ｋ＋２19ｔ） となる。したがって、 Ｔ(8) ＝１．６（Ｋ＋Ｔ） となる。
【００１９】さらに、１６ビットのＤＲＡＭ（図示せ
ず）の動作テストを行う場合には、操作テストを同時に
行うことができるチップ数は２個である。
ず）の動作テストを行う場合には、操作テストを同時に
行うことができるチップ数は２個である。
【００２０】したがって、１００個の１６ビットＤＲＡ
Ｍの動作テストに要する時間Ｔ(16)は、 Ｔ(16)＝（１００／２）｛ｋ＋（２５６×１０２４・ｔ）｝ ＝５０（ｋ＋２18ｔ） となる。したがって、 Ｔ(16)＝４（Ｋ＋０．５Ｔ） となる。
Ｍの動作テストに要する時間Ｔ(16)は、 Ｔ(16)＝（１００／２）｛ｋ＋（２５６×１０２４・ｔ）｝ ＝５０（ｋ＋２18ｔ） となる。したがって、 Ｔ(16)＝４（Ｋ＋０．５Ｔ） となる。
【００２１】ここで、８ビットＤＲＡＭ８０の場合は４
ビットＤＲＡＭ７０の約１．６倍となる。また、ｋ＞＞
ｔであるため、１６ビットＤＲＡＭの場合は４ビットＤ
ＲＡＭ７０の約４倍となる。すなわち、動作テストに要
する時間は、同時に動作テストを行うことができるチッ
プの数が少ないほど長くなる。
ビットＤＲＡＭ７０の約１．６倍となる。また、ｋ＞＞
ｔであるため、１６ビットＤＲＡＭの場合は４ビットＤ
ＲＡＭ７０の約４倍となる。すなわち、動作テストに要
する時間は、同時に動作テストを行うことができるチッ
プの数が少ないほど長くなる。
【００２２】多ビットＤＲＡＭの動作テストに要する時
間を短縮する手段としては、上述の４ビットＤＲＡＭ７
０（図５参照）と同様に、１ビットに対応するメモリセ
ルアレイを２個以上に分割することが考えられる。しか
し、多ビットのＤＲＡＭでは、１個のブロックのメモリ
セルアレイを２個に分割して設けることは実質的に不可
能である。かかるＤＲＡＭでは、１個のブロックのメモ
リセルアレイを２個に分割するとチップサイズが大きく
なりすぎてしまい、コストアップを招くからである。
間を短縮する手段としては、上述の４ビットＤＲＡＭ７
０（図５参照）と同様に、１ビットに対応するメモリセ
ルアレイを２個以上に分割することが考えられる。しか
し、多ビットのＤＲＡＭでは、１個のブロックのメモリ
セルアレイを２個に分割して設けることは実質的に不可
能である。かかるＤＲＡＭでは、１個のブロックのメモ
リセルアレイを２個に分割するとチップサイズが大きく
なりすぎてしまい、コストアップを招くからである。
【００２３】また、上述のようにｋ＞＞ｔであるので、
１回の書き込み・読み出しに要する時間ｔを短縮して
も、動作テストに要する時間全体の短縮に対する効果は
十分ではない。
１回の書き込み・読み出しに要する時間ｔを短縮して
も、動作テストに要する時間全体の短縮に対する効果は
十分ではない。
【００２４】なお、このような課題はＤＲＡＭに限られ
るものではなく、他の半導体記憶装置においても共通す
るものである。
るものではなく、他の半導体記憶装置においても共通す
るものである。
【００２５】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、ビット数が多い場合であって
も短時間で動作テストを行うことができる半導体記憶装
置を提供することを目的とする。
みてなされたものであり、ビット数が多い場合であって
も短時間で動作テストを行うことができる半導体記憶装
置を提供することを目的とする。
【００２６】本発明に係る半導体記憶装置は、複数個の
メモリセルアレイおよびこれと同数の入出力部を有する
半導体記憶装置であって、通常の使用時には前記複数の
メモリセルアレイに書き込む情報信号を各メモリセルア
レイに対応する前記入出力部からそれぞれ入力し、動作
テスト時には前記入出力部の一部から入力したテスト信
号をそれぞれ複数の前記メモリセルアレイに書き込む書
込回路と、通常の使用時には前記メモリセルアレイから
それぞれ読み出した情報を対応する前記入出力部に対し
て出力し、動作テスト時には同じ前記テスト信号を書き
込んだ前記メモリセルアレイからそれぞれ読み出した信
号が一致するか否かを判断して判断結果を前記書き込み
時と同一の前記入出力部に対して出力する読み出し回路
とを具備することを特徴とするものである。また、本発
明の別の観点によれば、本発明に係る半導体記憶装置
は、それぞれがＮ１（２より大きい整数）個のメモリセ
ルアレイを有するＮ２（２より大きい整数）個のメモリ
セルブロックと、前記メモリセルアレイからの入出力信
号に対応して配置された（Ｎ１×Ｎ２）個の入出力部
と、通常モードでは各メモリセルアレイに前記対応する
入出力部を介して書き込むべき情報信号を入力し、テス
トモードでは、各メモリセルブロックでは前記Ｎ１より
も小さい整数であるＮ３個の入出力部を介してＮ１／Ｎ
３個のメモリセルアレイにテスト信号を書き込む、前記
各メモリブロックごとに配置された書き込み回路と、通
常モードではそれぞれ前記対応する前記入出力部を介し
て前記Ｎ１個のメモリセルアレイから情報信号を出力
し、テストモードでは前記Ｎ３個の入出力部を介して同
じ信号が書き込まれた前記Ｎ１／Ｎ３個のメモリセルア
レイから読み出した信号の一致によりメモリセルアレイ
間の一致を示す信号と、メモリセルブロックから読み出
したテスト信号と書き込まれた信号の一致によりブロッ
ク間の一致を示す信号とを出力する、前記各メモリブロ
ックごとに配置された読み出し回路とを備えたことを特
徴とするものである。
メモリセルアレイおよびこれと同数の入出力部を有する
半導体記憶装置であって、通常の使用時には前記複数の
メモリセルアレイに書き込む情報信号を各メモリセルア
レイに対応する前記入出力部からそれぞれ入力し、動作
テスト時には前記入出力部の一部から入力したテスト信
号をそれぞれ複数の前記メモリセルアレイに書き込む書
込回路と、通常の使用時には前記メモリセルアレイから
それぞれ読み出した情報を対応する前記入出力部に対し
て出力し、動作テスト時には同じ前記テスト信号を書き
込んだ前記メモリセルアレイからそれぞれ読み出した信
号が一致するか否かを判断して判断結果を前記書き込み
時と同一の前記入出力部に対して出力する読み出し回路
とを具備することを特徴とするものである。また、本発
明の別の観点によれば、本発明に係る半導体記憶装置
は、それぞれがＮ１（２より大きい整数）個のメモリセ
ルアレイを有するＮ２（２より大きい整数）個のメモリ
セルブロックと、前記メモリセルアレイからの入出力信
号に対応して配置された（Ｎ１×Ｎ２）個の入出力部
と、通常モードでは各メモリセルアレイに前記対応する
入出力部を介して書き込むべき情報信号を入力し、テス
トモードでは、各メモリセルブロックでは前記Ｎ１より
も小さい整数であるＮ３個の入出力部を介してＮ１／Ｎ
３個のメモリセルアレイにテスト信号を書き込む、前記
各メモリブロックごとに配置された書き込み回路と、通
常モードではそれぞれ前記対応する前記入出力部を介し
て前記Ｎ１個のメモリセルアレイから情報信号を出力
し、テストモードでは前記Ｎ３個の入出力部を介して同
じ信号が書き込まれた前記Ｎ１／Ｎ３個のメモリセルア
レイから読み出した信号の一致によりメモリセルアレイ
間の一致を示す信号と、メモリセルブロックから読み出
したテスト信号と書き込まれた信号の一致によりブロッ
ク間の一致を示す信号とを出力する、前記各メモリブロ
ックごとに配置された読み出し回路とを備えたことを特
徴とするものである。
【００２７】
【作用】本発明の半導体記憶装置では、１個の入出力部
に対して１個のメモリセルアレイを割り振り、情報信号
の書き込み・読み出し時には各メモリセルアレイと対応
する入出力部との間でこの情報信号の書き込み或いは読
み出しを行い、動作テスト時には１個の入出力部と複数
のメモリセルとの間でテスト信号の書き込み或いは読み
出しを行なう。
に対して１個のメモリセルアレイを割り振り、情報信号
の書き込み・読み出し時には各メモリセルアレイと対応
する入出力部との間でこの情報信号の書き込み或いは読
み出しを行い、動作テスト時には１個の入出力部と複数
のメモリセルとの間でテスト信号の書き込み或いは読み
出しを行なう。
【００２８】すなわち、動作テスト時には一部の入出力
部のみしか用いないので、同時に動作テストを行うこと
ができるチップ数を多くすることができ、これによっ
て、動作テストに要する時間を全体として短縮すること
が可能となる。
部のみしか用いないので、同時に動作テストを行うこと
ができるチップ数を多くすることができ、これによっ
て、動作テストに要する時間を全体として短縮すること
が可能となる。
【００２９】
【実施例】以下、本発明の１実施例について、８ビット
のＤＲＡＭの場合を例にとって説明する。
のＤＲＡＭの場合を例にとって説明する。
【００３０】（実施例１）第１の実施例として、８ビッ
トＤＲＡＭを、動作テスト時には４ビットのみ使用する
ように構成した場合について説明する。
トＤＲＡＭを、動作テスト時には４ビットのみ使用する
ように構成した場合について説明する。
【００３１】図１は、本実施例に係わるＤＲＡＭの構成
を示すブロック図である。図において、４個のブロック
１０には、それぞれ、２個の入出力部１１ａ，１１ｂと
２個のメモリセルアレイ１２ａ，１２ｂとが割り当てら
れている。したがって、チップ全体としては、８個の入
出力部と８個のメモリセルアレイとを有している。な
お、図１では、わかり易さのために、入出力部１１ａ，
１１ｂをそれぞれ２か所に記した。
を示すブロック図である。図において、４個のブロック
１０には、それぞれ、２個の入出力部１１ａ，１１ｂと
２個のメモリセルアレイ１２ａ，１２ｂとが割り当てら
れている。したがって、チップ全体としては、８個の入
出力部と８個のメモリセルアレイとを有している。な
お、図１では、わかり易さのために、入出力部１１ａ，
１１ｂをそれぞれ２か所に記した。
【００３２】各メモリセルアレイ１２ａ，１２ｂは、そ
れぞれ、５１２キロビットの情報を記憶することができ
る。したがって、各ブロック１０ごとに１メガビット、
装置全体としては４メガビットの記憶容量を有してい
る。
れぞれ、５１２キロビットの情報を記憶することができ
る。したがって、各ブロック１０ごとに１メガビット、
装置全体としては４メガビットの記憶容量を有してい
る。
【００３３】書込回路１７は、Ｎｏｒｍａｌモード（図
では「Ｎ」）とＴｅｓｔモード（図では「Ｔ」）とを切
り換えるための切換スイッチ１３ａ，１３ｂ、および、
Ｔｅｓｔモードを選択したときに信号入力のオン・オフ
を切り換えるテストスイッチ１４ａ，１４ｂとを備えて
いる。
では「Ｎ」）とＴｅｓｔモード（図では「Ｔ」）とを切
り換えるための切換スイッチ１３ａ，１３ｂ、および、
Ｔｅｓｔモードを選択したときに信号入力のオン・オフ
を切り換えるテストスイッチ１４ａ，１４ｂとを備えて
いる。
【００３４】読出回路１８は、メモリセルアレイ１２ａ
の出力Ａとメモリセルアレイ１２ｂの出力Ｂとを入力し
て排他的論理和の反転値を出力する論理回路１６ａと、
メモリセルアレイ１２ａの出力／Ａとメモリセルアレイ
１２ｂの出力／Ｂとを入力して排他的論理和を出力する
論理回路１６ｂとを有している。また、ＭＯＳトランジ
スタ１５ａのソースは電源Ｖccに、ＭＯＳトランジスタ
１５ｂのドレインはグランドに、それぞれ接続し、さら
に、ＭＯＳトランジスタ１５ａのドレインとＭＯＳトラ
ンジスタ１５ｂのソースとを接続することにより、出力
バッファが構成されている。なお、ＭＯＳトランジスタ
１５ｃ，１５ｄも、同様にして出力バッファを構成して
いる。各ＭＯＳトランジスタ１５ａ〜１５ｄのゲート
は、Ｎｏｒｍａｌモードでは、それぞれ、切換スイッチ
１３ｃ〜１３ｆにより、メモリセルアレイ１２ａ，１２
ｂの出力Ａ，／Ａ，Ｂ，／Ｂに接続される。また、Ｔｅ
ｓｔモードでは、ＭＯＳトランジスタ１５ａ，１５ｂの
ゲートは、それぞれ、論理回路１６ａ，１６ｂに接続さ
れ、ＭＯＳトランジスタ１５ｃ，１５ｄのゲートは接地
される。
の出力Ａとメモリセルアレイ１２ｂの出力Ｂとを入力し
て排他的論理和の反転値を出力する論理回路１６ａと、
メモリセルアレイ１２ａの出力／Ａとメモリセルアレイ
１２ｂの出力／Ｂとを入力して排他的論理和を出力する
論理回路１６ｂとを有している。また、ＭＯＳトランジ
スタ１５ａのソースは電源Ｖccに、ＭＯＳトランジスタ
１５ｂのドレインはグランドに、それぞれ接続し、さら
に、ＭＯＳトランジスタ１５ａのドレインとＭＯＳトラ
ンジスタ１５ｂのソースとを接続することにより、出力
バッファが構成されている。なお、ＭＯＳトランジスタ
１５ｃ，１５ｄも、同様にして出力バッファを構成して
いる。各ＭＯＳトランジスタ１５ａ〜１５ｄのゲート
は、Ｎｏｒｍａｌモードでは、それぞれ、切換スイッチ
１３ｃ〜１３ｆにより、メモリセルアレイ１２ａ，１２
ｂの出力Ａ，／Ａ，Ｂ，／Ｂに接続される。また、Ｔｅ
ｓｔモードでは、ＭＯＳトランジスタ１５ａ，１５ｂの
ゲートは、それぞれ、論理回路１６ａ，１６ｂに接続さ
れ、ＭＯＳトランジスタ１５ｃ，１５ｄのゲートは接地
される。
【００３５】このような半導体記憶装置において、通常
の情報の書き込みを行う際には、まず、書込回路１７の
切換スイッチ１３ａ，１３ｂをそれぞれ「Ｎｏｒｍａ
ｌ」にセットする。また、このとき、テストスイッチ１
４ａ，１４ｂはオフにセットする。そして、入出力部１
１ａから入力した情報信号はメモリセル１２ａに、入出
力部１１ｂから入力した情報信号はメモリセル１２ｂ
に、それぞれ書き込まれる。これにより、８個の入出力
部から入力した情報信号を、８個のメモリセルアレイの
対応するメモリセルに並列に書き込むことができる。
の情報の書き込みを行う際には、まず、書込回路１７の
切換スイッチ１３ａ，１３ｂをそれぞれ「Ｎｏｒｍａ
ｌ」にセットする。また、このとき、テストスイッチ１
４ａ，１４ｂはオフにセットする。そして、入出力部１
１ａから入力した情報信号はメモリセル１２ａに、入出
力部１１ｂから入力した情報信号はメモリセル１２ｂ
に、それぞれ書き込まれる。これにより、８個の入出力
部から入力した情報信号を、８個のメモリセルアレイの
対応するメモリセルに並列に書き込むことができる。
【００３６】また、通常の情報の読み出しを行う際に
は、まず、読出回路１８の切換スイッチ１３ｃ〜１３ｆ
を「Ｎｏｒｍａｌ」にセットし、メモリセルアレイ１２
ａ，１２ｂの対応するメモリセルから情報信号を読み出
す。このとき、例えばメモリセルアレイ１２ａから読み
出された情報信号の値が「１」であるときは、出力Ａは
「ハイレベル」、出力／Ａは「ローレベル」となるの
で、ＭＯＳトランジスタ１５ａはオンし、ＭＯＳトラン
ジスタ１５ｂはオフする。したがって、入出力部１１ａ
からは、Ｖccボルト（すなわちハイレベル）の信号が出
力される。一方、メモリセルアレイ１２ａから読み出さ
れた信号が「０」であるときは、入出力部１１ａからは
零ボルト（すなわちローレベル）の信号が出力される。
メモリセルアレイ１２ｂからの出力も、これと同様にし
て、入出力部１１ｂから出力される。このように、情報
信号の読み出しを行う際には、８個のメモリセルアレイ
から読み出した情報信号を、８個の入出力部から並列に
出力することができる。
は、まず、読出回路１８の切換スイッチ１３ｃ〜１３ｆ
を「Ｎｏｒｍａｌ」にセットし、メモリセルアレイ１２
ａ，１２ｂの対応するメモリセルから情報信号を読み出
す。このとき、例えばメモリセルアレイ１２ａから読み
出された情報信号の値が「１」であるときは、出力Ａは
「ハイレベル」、出力／Ａは「ローレベル」となるの
で、ＭＯＳトランジスタ１５ａはオンし、ＭＯＳトラン
ジスタ１５ｂはオフする。したがって、入出力部１１ａ
からは、Ｖccボルト（すなわちハイレベル）の信号が出
力される。一方、メモリセルアレイ１２ａから読み出さ
れた信号が「０」であるときは、入出力部１１ａからは
零ボルト（すなわちローレベル）の信号が出力される。
メモリセルアレイ１２ｂからの出力も、これと同様にし
て、入出力部１１ｂから出力される。このように、情報
信号の読み出しを行う際には、８個のメモリセルアレイ
から読み出した情報信号を、８個の入出力部から並列に
出力することができる。
【００３７】一方、このような半導体記憶装置におい
て、動作テストを行う際には、まず、切換スイッチ１３
ａ〜１３ｆを「Ｔｅｓｔ」にセットする。また、このと
き、テストスイッチ１４ａ，１４ｂはオンにセットす
る。これにより、１個の入出力部１１ａと２個のメモリ
セルアレイ１２ａ，１２ｂとが接続され、入出力部１１
ｂはメモリセルアレイ１２ａ，１２ｂとは接続されな
い。また、ＭＯＳトランジスタ１５ａ，１５ｂのゲート
にはそれぞれ論理回路１６ａ，１６ｂの出力が接続さ
れ、ＭＯＳトランジスタ１５ｃ，１５ｄのゲートは切換
スイッチ１３ｅ，１３ｆにより接地される。このよう
に、動作テスト時には入出力部１１ａのみが使用され、
入出力部１１ｂは不使用状態となる。したがって、チッ
プ全体としては、８個の入出力部のうち４個のみが使用
され、残りの４個は使用されない。
て、動作テストを行う際には、まず、切換スイッチ１３
ａ〜１３ｆを「Ｔｅｓｔ」にセットする。また、このと
き、テストスイッチ１４ａ，１４ｂはオンにセットす
る。これにより、１個の入出力部１１ａと２個のメモリ
セルアレイ１２ａ，１２ｂとが接続され、入出力部１１
ｂはメモリセルアレイ１２ａ，１２ｂとは接続されな
い。また、ＭＯＳトランジスタ１５ａ，１５ｂのゲート
にはそれぞれ論理回路１６ａ，１６ｂの出力が接続さ
れ、ＭＯＳトランジスタ１５ｃ，１５ｄのゲートは切換
スイッチ１３ｅ，１３ｆにより接地される。このよう
に、動作テスト時には入出力部１１ａのみが使用され、
入出力部１１ｂは不使用状態となる。したがって、チッ
プ全体としては、８個の入出力部のうち４個のみが使用
され、残りの４個は使用されない。
【００３８】次に、入出力部１１ａから５１２キロビッ
トのテスト信号を順次入力する。これにより、メモリセ
ルアレイ１２ａ，１２ｂには、それぞれ、同じ信号が同
時に書き込まれる。
トのテスト信号を順次入力する。これにより、メモリセ
ルアレイ１２ａ，１２ｂには、それぞれ、同じ信号が同
時に書き込まれる。
【００３９】５１２キロビットのテスト信号がすべて書
き込まれると、続いて、これらのテスト信号を順次読み
出す。このとき、メモリセルアレイ１２ａ，１２ｂの各
メモリセルの内、同時に書き込まれたメモリセルのテス
ト信号は同時に読み出す。したがって、半導体記憶装置
が正しく動作している場合には、メモリセルアレイ１２
ａの出力信号Ａとメモリセル１２ｂの出力信号Ｂとは常
に同一となる。同様に、メモリセルアレイ１２ａの出力
信号／Ａとメモリセル１２ｂの出力信号／Ｂとは常に同
一となる。
き込まれると、続いて、これらのテスト信号を順次読み
出す。このとき、メモリセルアレイ１２ａ，１２ｂの各
メモリセルの内、同時に書き込まれたメモリセルのテス
ト信号は同時に読み出す。したがって、半導体記憶装置
が正しく動作している場合には、メモリセルアレイ１２
ａの出力信号Ａとメモリセル１２ｂの出力信号Ｂとは常
に同一となる。同様に、メモリセルアレイ１２ａの出力
信号／Ａとメモリセル１２ｂの出力信号／Ｂとは常に同
一となる。
【００４０】ここで、論理回路１６ａからは排他的論理
和を反転させた値が出力されるので、Ａ＝Ｂの場合に
は、ＭＯＳトランジスタ１５ａのゲートには「ハイレベ
ル」の信号が入力され、このＭＯＳトランジスタ１５ａ
はオンする。また、論理回路７７ｂは排他的論理和回路
なので、／Ａ＝／Ｂの場合には、ＭＯＳトランジスタ１
５ｂのゲートには「ローレベル」の信号が入力され、こ
のＭＯＳトランジスタ１５ｂはオフする。
和を反転させた値が出力されるので、Ａ＝Ｂの場合に
は、ＭＯＳトランジスタ１５ａのゲートには「ハイレベ
ル」の信号が入力され、このＭＯＳトランジスタ１５ａ
はオンする。また、論理回路７７ｂは排他的論理和回路
なので、／Ａ＝／Ｂの場合には、ＭＯＳトランジスタ１
５ｂのゲートには「ローレベル」の信号が入力され、こ
のＭＯＳトランジスタ１５ｂはオフする。
【００４１】このように、ＤＲＡＭが正しく動作してい
る場合には、入出力部１１ａからは、読み出したテスト
信号のすべてについて、Ｖccボルト（すなわちハイレベ
ル）の信号が出力される。
る場合には、入出力部１１ａからは、読み出したテスト
信号のすべてについて、Ｖccボルト（すなわちハイレベ
ル）の信号が出力される。
【００４２】一方、ＤＲＡＭが正しく動作してない場
合、すなわちメモリセルアレイ１２ａ，１２ｂに対する
書き込みまたは読み出しが正しく行われていない場合に
は、メモリセルアレイ１２ａ，１２ｂから読み出した５
１２キロビットずつのテスト信号のすべてについてＡ＝
Ｂ（すなわち／Ａ＝／Ｂ）となることは実質的に有り得
ない。したがって、入出力部１１ａからの出力信号がロ
ーレベルとなる場合が生じるので、不良品であることが
わかる。
合、すなわちメモリセルアレイ１２ａ，１２ｂに対する
書き込みまたは読み出しが正しく行われていない場合に
は、メモリセルアレイ１２ａ，１２ｂから読み出した５
１２キロビットずつのテスト信号のすべてについてＡ＝
Ｂ（すなわち／Ａ＝／Ｂ）となることは実質的に有り得
ない。したがって、入出力部１１ａからの出力信号がロ
ーレベルとなる場合が生じるので、不良品であることが
わかる。
【００４３】このように、本実施例の８ビットＤＲＡＭ
は、動作テスト時には４ビットしか使用しないので、同
時に動作テストを行うことができるチップ数を従来より
も多くすることができる。
は、動作テスト時には４ビットしか使用しないので、同
時に動作テストを行うことができるチップ数を従来より
も多くすることができる。
【００４４】ここで、上述の図８と同様、ドライバ／コ
ンパレータ数が「４０」で最大同時測定数が「８」のテ
ストシステム７１を使用する場合について考えると、図
２に示したように、本実施例のＤＲＡＭ２０は８個（す
なわち、最大同時測定数と同数）同時にセットすること
ができる。したがって、１００個のチップの動作テスト
に要する時間Ｔ(8) ′は、 Ｔ(8) ′＝（１００／８）｛ｋ＋（５１２×１０２４・ｔ）｝ ＝１２．５（ｋ＋２19ｔ） ＝Ｋ＋Ｔ となり、従来の４ビットＤＲＡＭ７０と同じとなる。
ンパレータ数が「４０」で最大同時測定数が「８」のテ
ストシステム７１を使用する場合について考えると、図
２に示したように、本実施例のＤＲＡＭ２０は８個（す
なわち、最大同時測定数と同数）同時にセットすること
ができる。したがって、１００個のチップの動作テスト
に要する時間Ｔ(8) ′は、 Ｔ(8) ′＝（１００／８）｛ｋ＋（５１２×１０２４・ｔ）｝ ＝１２．５（ｋ＋２19ｔ） ＝Ｋ＋Ｔ となり、従来の４ビットＤＲＡＭ７０と同じとなる。
【００４５】このように、本実施例の８ビットＤＲＡＭ
によれば、動作テストに要する時間を短縮することがで
きる。
によれば、動作テストに要する時間を短縮することがで
きる。
【００４６】（実施例２）次に、第２の実施例として、
８ビットＤＲＡＭを、動作テスト時には２ビットのみ使
用するように構成した場合について説明する。
８ビットＤＲＡＭを、動作テスト時には２ビットのみ使
用するように構成した場合について説明する。
【００４７】図３は、本実施例に係わるＤＲＡＭの構成
を示すブロック図である。図において、２個のブロック
３０には、それぞれ、４個の入出力部３１ａ〜３１ｄと
４個のメモリセルアレイ３２ａ〜３２ｄとが割り当てら
れている。したがって、チップ全体としては、８個の入
出力部と８個のメモリセルアレイとを有している。な
お、図３では、わかり易さのために、入出力部３１ａ，
３１ｂをそれぞれ２か所に記した。
を示すブロック図である。図において、２個のブロック
３０には、それぞれ、４個の入出力部３１ａ〜３１ｄと
４個のメモリセルアレイ３２ａ〜３２ｄとが割り当てら
れている。したがって、チップ全体としては、８個の入
出力部と８個のメモリセルアレイとを有している。な
お、図３では、わかり易さのために、入出力部３１ａ，
３１ｂをそれぞれ２か所に記した。
【００４８】各メモリセルアレイ３２ａ〜３２ｄは、そ
れぞれ、上述の実施例１の場合と同様、５１２キロビッ
トの情報を記憶することができる。したがって、装置全
体としては４メガビットの記憶容量を有している。ま
た、各ブロック３０は、それぞれ、１個の書込回路３７
と１個の読出回路３８とを備えている。
れぞれ、上述の実施例１の場合と同様、５１２キロビッ
トの情報を記憶することができる。したがって、装置全
体としては４メガビットの記憶容量を有している。ま
た、各ブロック３０は、それぞれ、１個の書込回路３７
と１個の読出回路３８とを備えている。
【００４９】書込回路３７は、Ｎｏｒｍａｌモード（図
では「Ｎ」）とＴｅｓｔモード（図では「Ｔ」）とを切
り換えるための切換スイッチ３３ａ〜３３ｄ、および、
Ｔｅｓｔモードを選択したときに信号入力のオン・オフ
を切り換えるテストスイッチ３４ａ〜３４ｄとを備えて
いる。
では「Ｎ」）とＴｅｓｔモード（図では「Ｔ」）とを切
り換えるための切換スイッチ３３ａ〜３３ｄ、および、
Ｔｅｓｔモードを選択したときに信号入力のオン・オフ
を切り換えるテストスイッチ３４ａ〜３４ｄとを備えて
いる。
【００５０】読出回路３８は、メモリセルアレイ３２ａ
〜３２ｄの出力Ａ，Ｂ，Ｃ，Ｄを入力して排他的論理和
の反転値を出力する論理回路３６ａと、出力／Ａ，／
Ｂ，／Ｃ，／Ｄを入力して排他的論理和を出力する論理
回路３６ｂとを有している。また、ＭＯＳトランジスタ
３５ａのソースは電源Ｖccに、ＭＯＳトランジスタ３５
ｂのドレインはグランドに、それぞれ接続し、さらに、
ＭＯＳトランジスタ３５ａのドレインとＭＯＳトランジ
スタ３５ｂのソースとを接続することにより、出力バッ
ファが構成されている。なお、ＭＯＳトランジスタ３５
ｃおよび３５ｄ、３５ｅおよび３５ｆ、３５ｇおよび３
５ｈも、同様にして出力バッファを構成している。各Ｍ
ＯＳトランジスタ３５ａ〜３５ｈのゲートは、Ｎｏｒｍ
ａｌモードでは、それぞれ、切換スイッチ３３ｅ〜１３
ｌにより、メモリセルアレイ３２ａ〜３２ｄの出力Ａ，
／Ａ，Ｂ，／Ｂ，Ｃ，／Ｃ，Ｄ，／Ｄに接続される。ま
た、Ｔｅｓｔモードでは、ＭＯＳトランジスタ３５ａ，
３５ｂのゲートは、それぞれ、論理回路３６ａ，３６ｂ
に接続され、他のＭＯＳトランジスタ３５ｃ〜３５ｈの
ゲートは接地される。
〜３２ｄの出力Ａ，Ｂ，Ｃ，Ｄを入力して排他的論理和
の反転値を出力する論理回路３６ａと、出力／Ａ，／
Ｂ，／Ｃ，／Ｄを入力して排他的論理和を出力する論理
回路３６ｂとを有している。また、ＭＯＳトランジスタ
３５ａのソースは電源Ｖccに、ＭＯＳトランジスタ３５
ｂのドレインはグランドに、それぞれ接続し、さらに、
ＭＯＳトランジスタ３５ａのドレインとＭＯＳトランジ
スタ３５ｂのソースとを接続することにより、出力バッ
ファが構成されている。なお、ＭＯＳトランジスタ３５
ｃおよび３５ｄ、３５ｅおよび３５ｆ、３５ｇおよび３
５ｈも、同様にして出力バッファを構成している。各Ｍ
ＯＳトランジスタ３５ａ〜３５ｈのゲートは、Ｎｏｒｍ
ａｌモードでは、それぞれ、切換スイッチ３３ｅ〜１３
ｌにより、メモリセルアレイ３２ａ〜３２ｄの出力Ａ，
／Ａ，Ｂ，／Ｂ，Ｃ，／Ｃ，Ｄ，／Ｄに接続される。ま
た、Ｔｅｓｔモードでは、ＭＯＳトランジスタ３５ａ，
３５ｂのゲートは、それぞれ、論理回路３６ａ，３６ｂ
に接続され、他のＭＯＳトランジスタ３５ｃ〜３５ｈの
ゲートは接地される。
【００５１】このような半導体記憶装置において、通常
の情報の書き込みを行う際には、上述の実施例１と同
様、まず、書込回路３７内の切換スイッチ３３ａ〜３３
ｄをそれぞれ「Ｎｏｒｍａｌ」（図では「Ｎ」）にセッ
トするとともにテストスイッチ３４ａ〜３４ｄをオフに
セットし、入出力部３１ａ〜３１ｄから並列に入力した
情報信号をメモリセルアレイ３２ａ〜３２ｄにそれぞれ
書き込む。これにより、８個の入出力部から入力した情
報信号を、８個のメモリセルアレイの対応するメモリセ
ルに並列に書き込むことができる。
の情報の書き込みを行う際には、上述の実施例１と同
様、まず、書込回路３７内の切換スイッチ３３ａ〜３３
ｄをそれぞれ「Ｎｏｒｍａｌ」（図では「Ｎ」）にセッ
トするとともにテストスイッチ３４ａ〜３４ｄをオフに
セットし、入出力部３１ａ〜３１ｄから並列に入力した
情報信号をメモリセルアレイ３２ａ〜３２ｄにそれぞれ
書き込む。これにより、８個の入出力部から入力した情
報信号を、８個のメモリセルアレイの対応するメモリセ
ルに並列に書き込むことができる。
【００５２】また、通常の情報の読み出しを行う方法
も、上述の実施例１と同様であり、まず、読出回路１８
の切換スイッチ３３ｅ〜３３ｌを「Ｎｏｒｍａｌ」（図
では「Ｎ」）にセットして、メモリセルアレイ３２ａ〜
３３ｄから情報信号を読み出す。このとき、読み出され
た情報信号の値に応じて読出回路３８内のＭＯＳトラン
ジスタ３５ａ〜３５ｈがオンまたはオフし、入出力部３
１ａ〜３１ｄからＶccボルトまたは零ボルトの信号が出
力される。このように、情報信号の読み出しを行う際に
は、８個のメモリセルアレイから読み出した情報信号
を、８個の入出力部から並列に出力することができる。
も、上述の実施例１と同様であり、まず、読出回路１８
の切換スイッチ３３ｅ〜３３ｌを「Ｎｏｒｍａｌ」（図
では「Ｎ」）にセットして、メモリセルアレイ３２ａ〜
３３ｄから情報信号を読み出す。このとき、読み出され
た情報信号の値に応じて読出回路３８内のＭＯＳトラン
ジスタ３５ａ〜３５ｈがオンまたはオフし、入出力部３
１ａ〜３１ｄからＶccボルトまたは零ボルトの信号が出
力される。このように、情報信号の読み出しを行う際に
は、８個のメモリセルアレイから読み出した情報信号
を、８個の入出力部から並列に出力することができる。
【００５３】また、このような半導体記憶装置で動作テ
ストを行う際の回路動作も、上述の実施例１とほぼ同様
である。まず、切換スイッチ３３ａ〜３３ｌを「Ｔｅｓ
ｔ」（図では「Ｔ」）に、テストスイッチ３４ａ〜３４
ｄをオンに、それぞれセットする。これにより、入出力
部３１ａのみが使用状態となり、他の入出力部３１ｂ〜
３１ｄは不使用状態となる。したがって、チップ全体と
しては、８個の入出力部のうち２個のみが使用され、残
りの６個は使用されない。
ストを行う際の回路動作も、上述の実施例１とほぼ同様
である。まず、切換スイッチ３３ａ〜３３ｌを「Ｔｅｓ
ｔ」（図では「Ｔ」）に、テストスイッチ３４ａ〜３４
ｄをオンに、それぞれセットする。これにより、入出力
部３１ａのみが使用状態となり、他の入出力部３１ｂ〜
３１ｄは不使用状態となる。したがって、チップ全体と
しては、８個の入出力部のうち２個のみが使用され、残
りの６個は使用されない。
【００５４】続いて、実施例１と同様、入出力部３１ａ
から５１２キロビットのテスト信号を順次入力し、さら
に、これらのテスト信号を論理回路３６ａ，３６ｂおよ
びＭＯＳトランジスタ３５ａ〜３５ｈを介して順次読み
出す。このとき、半導体記憶装置が正しく動作している
場合にはＶccボルトの信号のみが出力され、正しく動作
してない場合には零ボルトとなる場合が生じる。
から５１２キロビットのテスト信号を順次入力し、さら
に、これらのテスト信号を論理回路３６ａ，３６ｂおよ
びＭＯＳトランジスタ３５ａ〜３５ｈを介して順次読み
出す。このとき、半導体記憶装置が正しく動作している
場合にはＶccボルトの信号のみが出力され、正しく動作
してない場合には零ボルトとなる場合が生じる。
【００５５】このように、本実施例の８ビットＤＲＡＭ
は、動作テスト時には２ビットしか使用しないので、同
時に動作テストを行うことができるチップ数を従来より
も多くすることができる。
は、動作テスト時には２ビットしか使用しないので、同
時に動作テストを行うことができるチップ数を従来より
も多くすることができる。
【００５６】ここで、ドライバ／コンパレータ数が「４
０」で最大同時測定数が「８」のテストシステム７１を
使用した場合について考えると、図４に示したように、
本実施例のＤＲＡＭ４０は８個（すなわち、最大同時測
定数と同数）同時にセットすることができる。したがっ
て、１００個のチップの動作テストに要する時間Ｔ(8)
”は、 Ｔ(8) ”＝（１００／８）｛ｋ＋（５１２×１０２４・ｔ）｝ ＝１２．５（ｋ＋２19ｔ） ＝Ｋ＋Ｔ となり、従来の４ビットＤＲＡＭ７０および実施例１の
ＤＲＡＭ２０と同じとなる。
０」で最大同時測定数が「８」のテストシステム７１を
使用した場合について考えると、図４に示したように、
本実施例のＤＲＡＭ４０は８個（すなわち、最大同時測
定数と同数）同時にセットすることができる。したがっ
て、１００個のチップの動作テストに要する時間Ｔ(8)
”は、 Ｔ(8) ”＝（１００／８）｛ｋ＋（５１２×１０２４・ｔ）｝ ＝１２．５（ｋ＋２19ｔ） ＝Ｋ＋Ｔ となり、従来の４ビットＤＲＡＭ７０および実施例１の
ＤＲＡＭ２０と同じとなる。
【００５７】このように、本実施例の８ビットＤＲＡＭ
によっても、動作テストに要する時間を短縮することが
できる。
によっても、動作テストに要する時間を短縮することが
できる。
【００５８】なお、上述の実施例１，２では、動作テス
ト時に使用するビット数を４個および２個としたが、他
の個数であってもよいことはもちろんである。例えば、
動作テスト時には１ビットのみ使用する構成とすること
も可能である。
ト時に使用するビット数を４個および２個としたが、他
の個数であってもよいことはもちろんである。例えば、
動作テスト時には１ビットのみ使用する構成とすること
も可能である。
【００５９】また、かかる実施例１，２では、８ビット
ＤＲＡＭを例に採って説明したが、例えば１６ビットや
１８ビット等のＤＲＡＭであっても本発明の効果を得る
ことができ、さらには、ＤＲＡＭ以外の半導体記憶装置
についても同様である。
ＤＲＡＭを例に採って説明したが、例えば１６ビットや
１８ビット等のＤＲＡＭであっても本発明の効果を得る
ことができ、さらには、ＤＲＡＭ以外の半導体記憶装置
についても同様である。
【００６０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ビット数が多い場合であっても短時間で動作テス
トを行うことができる半導体記憶装置を提供することが
可能となる。
れば、ビット数が多い場合であっても短時間で動作テス
トを行うことができる半導体記憶装置を提供することが
可能となる。
【図１】実施例１に係わる半導体記憶装置の構成を概略
的に示すブロック図である。
的に示すブロック図である。
【図２】図１に示した半導体記憶装置をテストシステム
にセットした状態を示す概念図である。
にセットした状態を示す概念図である。
【図３】実施例２に係わる半導体記憶装置の構成を概略
的に示すブロック図である。
的に示すブロック図である。
【図４】図３に示した半導体記憶装置をテストシステム
にセットした状態を示す概念図である。
にセットした状態を示す概念図である。
【図５】従来の半導体記憶装置の一構成例を概略的に示
すブロック図である。
すブロック図である。
【図６】従来の半導体記憶装置の他の構成例を概略的に
示すブロック図である。
示すブロック図である。
【図７】図５に示した半導体記憶装置をテストシステム
にセットした状態を示す概念図である。
にセットした状態を示す概念図である。
【図８】図６に示した半導体記憶装置をテストシステム
にセットした状態を示す概念図である。
にセットした状態を示す概念図である。
１０ ブロック １１ａ，１１ｂ 入出力部 １２ａ，１２ｂ メモリセルアレイ １３ａ〜１３ｆ 切換スイッチ １４ａ，１４ｂ テストスイッチ １５ａ〜１５ｄ ＭＯＳトランジスタ １６ａ，１６ｂ 論理回路 １７ 書込回路 １８ 読出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮 脇 直 和 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 昭51−147924（ＪＰ，Ａ) 特開 昭63−241791（ＪＰ，Ａ) 特開 昭61−158099（ＪＰ，Ａ) 実開 平４−41672（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3187 H01L 21/66 G11C 29/00
Claims (8)
- 【請求項１】複数個のメモリセルアレイおよびこれと同
数の入出力部を有する半導体記憶装置であって、 通常の使用時には前記複数のメモリセルアレイに書き込
む情報信号を各メモリセルアレイに対応する前記入出力
部からそれぞれ入力し、動作テスト時には前記入出力部
の一部から入力したテスト信号をそれぞれ複数の前記メ
モリセルアレイに書き込む書込回路と、 通常の使用時には前記メモリセルアレイからそれぞれ読
み出した情報を対応する前記入出力部に対して出力し、
動作テスト時には同じ前記テスト信号を書き込んだ前記
メモリセルアレイからそれぞれ読み出した信号が一致す
るか否かを判断して判断結果を前記書き込み時と同一の
前記入出力部に対して出力する読み出し回路と、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】それぞれがＮ１（２より大きい整数）個の
メモリセルアレイを有するＮ２（２より大きい整数）個
のメモリセルブロックと、 前記メモリセルアレイからの入出力信号に対応して配置
された（Ｎ１×Ｎ２）個の入出力部と、 通常モードでは各メモリセルアレイに前記対応する入出
力部を介して書き込むべき情報信号を入力し、テストモ
ードでは、各メモリセルブロックでは前記Ｎ１よりも小
さい整数であるＮ３個の入出力部を介してＮ１／Ｎ３個
のメモリセルアレイにテスト信号を書き込む、前記各メ
モリブロックごとに配置された書き込み回路と、 通常モードではそれぞれ前記対応する前記入出力部を介
して前記Ｎ１個のメモリセルアレイから情報信号を出力
し、テストモードでは前記Ｎ３個の入出力部を介して同
じ信号が書き込まれた前記Ｎ１／Ｎ３個のメモリセルア
レイから読み出した信号の一致によりメモリセルアレイ
間の一致を示す信号と、メモリセルブロックから読み出
したテスト信号と書き込まれた信号との一致によりブロ
ック間の一致を示す信号とを出力する、前記各メモリブ
ロックごとに配置された読み出し回路と、 を備えた半導体メモリ装置。 - 【請求項３】前記各メモリブロックの前記書き込み回路
は、Ｎ１個の前記入出力部と前記対応するメモリセルア
レイ間に接続され、通常モードとテストモード間を相互
に切り換える第一のスイッチと、Ｎ１個の第一のスイッ
チのうちのＮ３個の各テストモード側にそれぞれ接続さ
れ、試験対象の前記メモリセルを選択するＮ１個の第２
のスイッチとを備えたことを特徴とする請求項２に記載
の半導体メモリ装置。 - 【請求項４】メモリビット幅がＮ１×Ｎ２であることを
特徴とする請求項２に記載の半導体メモリ装置。 - 【請求項５】前記読み出し回路は前記メモリセルの非反
転出力信号が一致したときに第１の一致信号を発生する
第１の比較回路と、 前記メモリセルの反転信号が一致したときに第２の一致
信号を発生する第２の比較回路と、 テストモード時には比較結果を前記Ｎ３個の入出力部に
供給するとともに、通常モード時には前記入出力部に対
応する前記メモリセルアレイの出力信号を形成する出力
信号形成回路と、 を備えたことを特徴とする請求項２に記載の半導体メモ
リ装置。 - 【請求項６】前記出力信号形成手段は、それぞれが充電
用の第１のトランジスタと、放電用の第２のトランジス
タで構成されるＮ１個のゲート手段よりなることを特徴
とする請求項５に記載の半導体メモリ装置。 - 【請求項７】Ｎ１／Ｎ３個のゲート手段は、テストモー
ドにおいては、前記第１および第２の比較信号を前記ゲ
ート手段の前記第１のトランジスタおよび前記第２のト
ランジスタに選択的に供給する一対の第３のスイッチを
有することを特徴とする請求項６に記載の半導体メモリ
装置。 - 【請求項８】（（Ｎ１／Ｎ３）−１）個のゲート手段の
それぞれは、通常モード時には一対の非反転および反転
信号を（（Ｎ１／Ｎ３）−１）個の入出力部に送り、テ
ストモード時には信号が転送されないようにする一対の
第４のスイッチを有することを特徴とする請求項７に記
載の半導体メモリ装置。
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