KR0160325B1 - 비트 단위 데이타의 입력 및 출력용 반도체 메모리 장치 - Google Patents

비트 단위 데이타의 입력 및 출력용 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 데이타를 비트 단위로 병렬 방식으로 입출력시키기 위한 다비트 반도체 메모리 장치에 관한 것이다. 다비트 메모리는 상이한 IO비트에 대응하는 혼합된 메모리 셀로 구성된 메모리 셀 어레이, 각각 IO비트에 대응하는 데이타 IO단자, 어드레스를 입력시키기 위한 어드레스 단자, 및 각각 IO비트에 관련되고 메모리 셀 어레이에 접속된 내부 데이타 버스를 구비하고 있다. 또한, 메모리 장치는 테스트 모드로의 엔트리를 나타내는 테스트 모드 엔트리 신호를 발생시키기 위한 테스트 모드 엔트리 신호 발생기, 어드레스 단자에 접속되어 테스트 모드에서 의사 어드레스를 발생시키기 위한 의사 어드레스 발생기, 및 테스트 모드 엔트리 신호에 응답하여 의사 어드레스에 의존하는 내부 데이타 버스들중 하나의 내부 데이타 버스를 선택하고 선택된 버스를 데이타 I/O단자들중 선정된 데이타 I/O단자에 접속시키기 위한 접속 수단을 구비하고 있다.

Description

비트 단위 데이타의 입력 및 출력용 반도체 메모리 장치
제1도는 종래의 다비트 다이나믹 메모리에 대한 개략적인 블록도.
제2도는 본 발명의 제1실시예에 따른 다비트 다이나믹 메모리에 대한 개략적인 블록도.
제3도는 의사 어드레스 신호 발생기에 대한 블록도.
제4도는 입력 회로부에 대한 회로도.
제5도는 출력 회로부에 대한 회로도.
제6도는 테스트 모드 엔트리 신호 발생기에 대한 회로도.
제7도는 본 발명의 제2실시예에 따른 다비트 메모리내의 테스트 모드 엔트리 신호 발생기에 대한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력 회로부 2 : 출력 회로부
3 : 의사 열 어드레스 버퍼 4 : 행 어드레스 버퍼
11,12,21,22 : 버퍼 13 : 기록 선택기
23 : 판독 선택기 100 : 메모리 셀 어레이
31 : 의사 어드레스 신호 발생기 Ai: 어드레스 신호 단자
AT : 의사 어드레스 신호 BO : 결합 패드
DAMP1,DAMP2: 판독 데이타 증폭기 DIN1,DIN2: 입력 버퍼
DOUT1,DOUT2: 출력 버퍼
IO1,IO2: 입력/출력 신호 단자
IOT,ION,IOT,ION : 입력/출력 데이타 라인
MC11∼MC14,MC21∼MC24: 메모리 셀 NC : 비사용 입력 단자
RWBS1,RWBS2: 데이타 버스 S1∼S4: 감지 증폭기
WBUF : 기록 데이타 증폭기
øc: 테스트 모드 엔티리 신호 øcw : 기록 동작 신호
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이타를 비트 단위로 입출력하는 다비트 메모리(multibit memory)에 관한 것이다.
반도체 메모리 장치는 행 어드레스와 열 어드레스를 지정하므로서 메모리 셀을 선택할 수 있는 메모리 셀 어레이를 갖는다. 다른 방법으로 특정하게 설계되지 않는 경우, 데이타는 한비트씩 메모리 셀 어레이로 입력되고 이로부터 출력된다. 이러한 반도체 메모리 장치가 접속된 CPU에 있어서 하나의 워드는 다수의 비트, 예를 들어 16비트 또는 32비트로 구성되고 데이타는 한워드씩 CPU로 입력되고 이로부터 출력된다. CPU에 접속된 데이타 버스상의 비트수 만큼이나 많은 반도체 메모리 장치를 사용하는 것은 비용과 패키지 면적면에서 제한적이기 때문에, 동시 병렬 비트 단위로 데이타를 입출력할 수 있는 반도체 메모리 장치를 광범위하게 개발하고 있다.
다비트 단위로 데이타를 입출력하는 반도체 메모리 장치를 이하 다비트 메모리라 하며, 데이타를 입출력하는 단위로 사용되는 비트는 이하 IO비트라 한다. 다비트 메모리는 IO비트수 만큼의 입력/출력 단자를 가지며, 데이타 입력/출력 단자 각각은 1비트 데이타를 입출력하는데 사용된다. 데이타는 데이타 입력/출력 단자를 통해 병렬 형태로 다비트 메모리에 기록 및 이로부터 판독된다. 통상, IO비트수는 4, 8, 또는 16이다.
일반적으로, 다비트 메모리의 메모리 셀 어레이는 IO비트마다 분할되거나 또는 다수의 상이한 IO비트에 대응하도록 배열될 수 있다. 이전의 메모리 셀 어레이 구조에서 IO비트수는 메모리 셀 어레이의 워드 길이를 분할한 수로 제한된다. 예를 들면, 워드 길이가 4섹션으로 분할되었다면, 메모리 셀 어레이는 4개의 메모리 셀 어레이로 분할되고 이들 4개의 메모리 셀 어레이들은 동시에 억세스될 수 있다. 4개의 메모리 셀 어레이에 상이한 IO비트들이 각각 할당될 때, 메모리 셀 어레이는 결합하여 4개의 비트의 IO비트를 갖는 메모리 셀을 구한다. 워드 길이의 분할수는 일반적으로 워드 라인의 시정수를 고려하여 결정된다. 워드 길이를 반으로 분할한 경우, 워드 라인에 접속되는 메모리 셀 어레이 수는 반으로 줄어들며 라인의 길이는 반으로 줄어듬으로써 시정수는 1/4로 된다. 그러므로, 워드 라인의 분할 수는 라인의 시정수가 목적하는 워드 라인에 대한 억세스 속도를 만족하도록 결정된다.
하나의 워드 길이를 4개로 분할하는 경우, 메모리 셀 어레이는 4개의 메모리 셀 어레이로 분할되어, IO비트의 메모리를 4비트까지 구성할 수 있도록 한다. 그러나, 동일 메모리 셀 어레이에 상이한 IO비트를 혼합하지 않고 보다 많은 IO비트를 갖는 메모리를 구성할 수는 없다. 달리 말하면, 8개의 IO비트를 갖는 메모리를 구성하기 위해서는 두개의 IO비트, 즉 두개의 데이타 입력/출력 단자를 각각의 메모리 셀 어레이에 분배할 필요가 있다.
제1도는 종래의 다비트 다이나믹 메모리에 대한 블록도로서, 주로 메모리의 입출력 부분을 도시하고 있다. 간략화를 위해서, 메모리 회로는 두개의 IO비트를 갖는다. 하나의 메모리 셀 어레이(100)는 각각 서로 상이한 IO비트[입력/출력 신호 단자(IO1, IO2)]에 속하는 메모리 셀(MC11내지 MC14)와 메모리 셀(MC21내지 MC24)를 갖는다.
입력/출력 신호 단자(IO1, IO2)는 메모리 셀에 데이타를 입력하고 이로부터 데이타를 출력하는데 사용될 데이타 단자이다. 입력/출력 신호 단자(IO1, IO2)는 각각 입력 버퍼(DIN1, DIN2)에 접속되고, 각각 출력 버퍼(DOUT1, DOUT2)에 접속된다. 메모리는 데이타 버스(RWBS1, RWBS2)를 갖는다. 데이타 버스(RWBS1)는 버퍼(91, 93)를 거쳐 각각 입력 버퍼(DIN1)와 출력 버퍼(DOUT2)에 접속되어 있으며, 데이타 버스(RWBS2)는 버퍼(92, 94)를 거쳐 각각 입력 버퍼(DIN2)과 출력 버퍼(DOUT2)에 접속되어 있다. 각각의 기록 데이타 증폭기(WBUF1, WBUF2) 및 각각의 판독 데이타 증폭기(DAMP1, DAMP2)는 데이타 버스(RWBS1, RWBS2)에 접속되어 있다.
메모리는 메모리 셀 어레이측의 입력/출력 데이타 라인 쌍(IOT1/ION1, IOT2/ION2)을 갖는다. 입력/출력 데이타 라인 쌍(IOT1/ION1)은 기록 데이타 증폭기(WBUF1) 및 판독 데이타 증폭기(DAMP1) 모두에 접속되며, 입력/출력 데이타 라인 쌍(IOT2/ION2)은 기록 데이타 증폭기(WBUF2) 및 판독 데이타 증폭기(DAMP2) 모두에 접속된다.
메모리 셀 어레이(100)는 상호 수직하여 확장하고 있는 워드 라인(WL1, WL2, …) 및 디지트 라인 쌍()를 갖는다. 메모리 셀(MC11, MC12, MC13, MC14, MC21, MC22, …)은 워드 라인과 디지트 라인 쌍간의 각 접속점에 위치한다. 열 스위치를 포함하는 감지 증폭기(S1, S2, S3, S4, …)는 각각의 디지트 라인 쌍()의 단부에 제공된다. 기수번째(add-numbered) 감지 증폭기(S1, S3, …)는 입력/출력 데이타 라인 쌍(IOT1/ION1)에 접속되며, 우수번째(even-numbered) 감지 증폭기(S2, S4, …)는 입력/출력 데이타 라인 쌍(IOT2/ION2)에 접속된다. 감지 증폭기(S1, S2, S3, S4, …)는 열 스위치 신호에 의해 활성화되어 대응하는 디지트 라인 쌍과 입력/출력 데이타 라인 쌍을 접속한다. 열 스위치 신호 각각은 두개의 감지 증폭기에 대응하므로, 감지 증폭기(S2n-1, S2n)는 열 스위치 신호(YSWn)에 의해 제어될 수 있다.
이하, 다비트 메모리 동작에 대하여 제1도를 참조하여 후술하기로 한다.
기록 동작 모드에서, 입력/출력 신호 단자(IO1, IO2)에 인가된 외부 신호 레벨은 입력 버퍼(DIN1, DIN2) 및 버퍼(91, 92)를 통해 데이타 버스(RWBS1, RWBS2)로 각각 공급된다. 판독 동작 모드에서, 데이타 버스(RWBS1, RWBS2)로부터의 데이타는 버퍼(93, 94) 및 출력 버퍼(DOUT1, DOUT2)를 거쳐 입력/출력 신호 단자(IO1/IO2)로 출력된다.
데이타는 입력/출력 데이타 라인 쌍(IOT1/ION1, IOT2/ION2), 기록 데이타 증폭기(WBUF1, WBUF2), 및 판독 데이타 증폭기(DAMP1, DAMP2)를 통해 메모리 셀 어레이(100)에 기록 및 이로부터 판독된다. 특히, 데이타는 다음과 같이 하여 메모리 셀 어레이(100)에 기록된다. 즉, 데이타 버스(RWBS1, RWBS2)에 공급된 데이타는 기록 데이타 증폭기(WBUF1, WBUF2)에 의해 증폭되어 입력/출력 데이타 라인 쌍(IOT1/ION1, IOT2/ION2)가 각각 공급된다. 열 스위치 신호(YSW1, YSW2, …)중 어느 하나가 열 어드레스 신호에 의해 활성화될 때, 대응하는 감지 증폭기가 활성화된다. 예를 들면, 열 스위치 신호(YSW1)가 선택되어 활성화되면, 입력/출력 데이타 라인 쌍(IOT1/ION1)에 공급된 데이타는 감지 증폭기(S1)를 통해 디지트 라인 쌍()으로 출력되며, 입력/출력 데이타 라인 쌍(IOT2/ION2)에 공급된 데이타는 감지 증폭기(S2)를 통해 디지트 라인 쌍()로 출력된다.
동시에, 워드 라인(WL1, WL2)중 어느 하나가 행 어드레스 신호에 의해 활성화되므로써 접속된 메모리 셀 내의 디지트 라인 상에 데이타가 기록된다. 예를 들면, 워드 라인(WL1)이 선택되어 활성화되면, 디지트 라인 쌍()에 공급된 데이타는 각각의 메모리 셀(MC11, MC12)에 기록된다.
메모리 셀 어레이(100)에 기억된 데이타는 다음과 같이 판독된다.
즉, 워드 라인(WL1)이 선택되어 활성화되면, 메모리 셀(MC11, MC12, MC13, MC14)에 기억된 데이타는 각각 디지트 라인(DL1, DL2, DL3, DL4)에에 공급되어 감지 증폭기(S1, S2, S3, S4)에 의해서 각각 증폭된다. 동시에, 열 스위치 신호(YSW1)가 선택되어 활성화되면, 디지트 라인 쌍()으로부터의 데이타는 감지 증폭기(S1)를 통해 입력/출력 데이타 라인 쌍(IOT1/ION1)으로 출력되며 디지트 라인 쌍()으로부터의 데이타는 감지 증폭기(S2)를 통해 입력/출력 데이타 라인 쌍(IOT2/ION2)으로 출력된다. 이들 데이타는 판독 데이타 증폭기(DAMP1, DAMP2)에 의해서 증폭되어 데이타 버스(RWBS1, RWBS2)로 출력된다.
제1도에 도시한 메모리에서, 메모리 셀 어레이(100)의 각각의 메모리 셀은 제1 및 제2입력/출력 신호 단자(IO1, IO2)중 어느 하나에 대응한다. 특히, 데이타는 단지 제1입력/출력 신호 단자(IO1)을 통해서만 메모리 셀(MC11, MC13, MC21, MC23, …)에 입력되고 이로부터 출력되며, 데이타는 단지 제2입력/출력 신호 단자(IO2)를 통해서만 메모리 셀(MC12, MC14, MC22, MC24, …)에 입력되고 이로부터 출력된다. 결국, 데이타는 예를 들어 다른 경로를 통해서 메모리 셀(MC11, MC12)에 입력되고 이로부터 출력되며, 데이타는 다른 경로를 통해서 메모리 셀(MC13, MC14, 또는 MC21, MC22, 또는 MC23, MC24)에 입력되고 이로부터 출력된다.
메모리를 테스트하기 위해서는 여러 패턴으로 메모리 셀 어레이의 메모리 셀에 데이타를 기록하는 것이 필요하다. 메모리를 테스트하기 위한 데이타 기록 과정은 이하 설명되는 바와 같다.
먼저, 워드 라인(WL1)상의 모든 메모리 셀(MC11, MC12, MC13, MC14, …)에 논리 레벨 0을 기록한다. 입력/출력 신호 단자(IO1, IO2) 및 데이타 버스(RWBS1, RWBS2)는 입력 버퍼(DIN1, DIN2) 및 버퍼(91,92)을 통해 포지티브 논리이고, 데이타 버스(RWBS1, RWBS2) 및 입력/출력 데이타 라인(IOT1, IOT2)는 기록 데이타 증폭기(WBUF1, WBUF2)를 통해 포지티브 논리이며, 데이타 버스(RWBS1, RWBS2) 및 입력/출력 데이타 라인(ION1, ION2)은 기록 데이타 증폭기(WBUF1, WBUF2)를 통해 네가티브 논리이며, 입력/출력 데이타 라인 쌍 및 디지트 라인 쌍은 감지 증폭기를 통해 포지티브 논리라고 가정한다. 논리 레벨 0이 입력/출력 신호 단자(IO1, IO2)에 제공될 때, 데이타 버스(RWBS1, RWBS2)는 논리 레벨 0으로 설정되고, 입력/출력 데이타 라인(IOT1, IOT2)는 논리 레벨 0으로, 입력/출력 데이타 라인(ION1, ION2)은 논리 레벨 1로, 디지트 라인(DL1, DL2)은 논리 레벨 0으로, 그리고 디지트 라인()은 논리 레벨 1로 설정된다. 따라서, 디지트 라인(DL1, DL2)상의 논리 레벨 0은 메모리 셀(MC11, MC12)에 제공된다. 논리 레벨 0을 워드 라인(WL1)상의 모든 메모리 셀에 기록하기 위해서는 논리 레벨 0이 입력/출력 신호 단자(IO1, IO2) 모두에 제공될 수 있으며, 워드 라인(WL1)에 대응하는 어드레스는 행 어드레스 신호에 제공될 수 있고, 열 어드레스 신호는 연속적으로 변경될 수도 있다.
이때, 인접한 메모리 셀에서 역논리의 데이타가 워드 라인(WL1)상의 메모리 셀에 기록될 것이다. 워드 라인(WL1)상에 서로 이웃한 상기 메모리 셀들은 상이한 IO비트[입력/출력 신호 단자(IO1, IO2)]에 속하는 메모리 셀이다. 그러므로, 인접 메모리 셀에 상이한 논리 레벨의 데이타를 기록하기 위해서 논리 레벨(0, 1, 또는 1, 0)이 각각의 입력/출력 신호 단자(IO1, IO2)에 제공되며, 열 어드레스들은 연속적으로 변경된다.
0, 1, 1, 0의 데이타 패턴이 워드 라인상의 메모리 셀에 기록된다. 즉, 논리 레벨 0, 논리 레벨 1, 논리 레벨 1, 및 논리 레벨 0의 데이타는 메모리 셀(MC11, MC12, MC13, MC14)에 각각 기록된다. 메모리 셀(MC11, MC12) 각각에 논리 레벨 0, 1을 기록하기 위해서, 워드 라인(WL1)에 대응하는 어드레스가 행 어드레스 신호로 제공되며, 열 스위치 신호(YSW1)를 선택하여 활성화시키는 어드레스는 열 어드레스 신호에 제공되며, 논리 레벨 0, 1은 각각의 입력/출력 신호 단자(IO1, IO2)에 제공된다. 이때, 메모리 셀(MC13, MC14) 각각에 논리 레벨 1, 0을 기록하기 위해서, 워드 라인(WL1)에 대응하는 어드레스는 행 어드레스 신호에 제공되며, 열 스위치 신호(YSW2)를 선택하여 활성화시키는 어드레스는 열 어드레스 신호에 제공되며, 논리 레벨 1, 0은 각각의 입력/출력 신호 단자(IO1, IO2)에 제공된다. 이때, 입력/출력 신호 단자(IO1, IO2)에 제공될 논리 레벨 조합을 억세스될 메모리 셀의 열 어드레스로서 변경할 필요가 있다.
한 워드 라인상의 메모리 셀에 데이타 패턴을 기록하는 것에 대해 설명한다. 다이나믹 메모리는 그러한 여러 데이타 패턴을 사용하여 테스트되어야 하며, 그러한 테스트에 의해 쉽게 이들이 체크될 수 있어야 한다.
일본국 특허 공개 공보 제191400/1988호(JP, A 63-191400)는 다수의 메모리 셀로부터 기능 테스트 내용을 단일 신호로 변형하므로서 단지 하나의 데이타 입력/출력 신호 단자를 사용하여 테스트될 수 있는 다비트 메모리에 대해 개시하고 있다. 개시된 다비트 메모리는 다비트 메모리를 테스트함에 있어 필요한 비교기 수를 줄이는데 효과적이다.
상이한 IO비트에 대응하는 메모리 셀을 하나의 메모리 셀 어레이에 혼합시킨 다이나믹 메모리에서는 메모리 셀의 논리 어드레스와 이의 물리적 위치(이하 물리 어드레스라 함)간 관계, 및 복합(complex) 데이타 패턴이 메모리 셀에 기록될 때에 각각의 메모리 셀이 속하는 IO비트에 관한 정보 또한 고려할 필요가 있다.
메모리 테스트는 메모리를 테스트하는데 사용된다. 이러한 메모리 테스트는 일반적으로 논리 어드레스를 물리 어드레스로 변환하는 스크램블링 기능을 갖는다. 그러나, 다비트 메모리에서 IO비트를 고려한 스크램블링 기능을 갖는 메모리 테스트는 드물게 사용된다. 그러므로, 종래의 다비트 메모리는 통상의 메모리 테스터를 사용하는 한 완전히 테스트될 수 없다. IO비트를 고려하여, 메모리 테스트에 사용할 데이타 패턴을 생성하기란 쉽지 않다.
본 발명의 목적은 통상의 메모리 테스트를 사용하여 사용하여 테스트될 수 있는 다비트 메모리를 제공하는 것으로 IO비트를 고려하여 쉽게 메모리 테스트 데이타 패턴을 생성할 수 있게 한다.
본 발명에 따르면, 상기 목적은 상이한 IO비트에 대응하는 혼합된 메모리 셀로 구성된 메모리 셀 어레이, 상기 IO비트에 각각 대응하고 제1데이타 입력/출력 단자 및 제2데이타 입력/출력 단자로 분류되며, 상기 메모리 셀 어레이로, 그리고 메모리 셀 어레이로부터 병렬 방식으로 데이타를 입출력시키기 위한 다수의 데이타 입력/출력 단자, 어드레스를 입력시키기 위한 어드레스 단자, 각각 IO비트와 관련되고 상기 메모리 셀 어레이에 접속된 내부 데이타 버스, 테스트 모드로의 엔트리를 나타내는 테스트 모드 엔트리 신호를 발생시키기 위한 테스트 모드 엔트리 신호 발생 수단, 상기 어드레스 단자에 접속되어 상기 테스트 모드에서 의사 어드레스를 발생시키기 위한 의사 어드레스 발생 수단, 및 상기 테스트 모드 엔트리 신호에 응답하여 상기 의사 어드레스에 의존하여 상기 내부 데이타 버스중 하나의 내부 데이타 버스를 선택하고 상기 내부 데이타 버스중 선택된 하나의 내부 데이타 버스를 상기 테스트 모드에서 상기 제1데이타 입력/출력 단자에 접속시키기 위한 접속 수단을 포함하는 다비트 메모리 장치에 의해 달성된다.
다비트 메모리는 테스트 모드에서 의사 어드레스를 발생하기 위해서 어드레스 단자에 접속된 의사 어드레스 발생 수단과 의사 어드레스에 의존하는 내부 데이타 버스중 하나를 선택하여 내부 데이타 버스중 선택된 하나를 임의의 입력/출력 단자에 접속하기 위한 접속 수단을 갖기 때문에, 테스트 모드에서 어드레스 단자를 거쳐 신호를 입력시키므로서 임의의 입력/출력 단자를 통해 선택된 IO비트에 속하는 메모리 셀에 데이타를 기록 및 이로부터 데이타를 판독할 수 있다.
다비트 메모리에서, 행 어드레스 신호 수는 일반적으로 열 어드레스 신호의 비트 수보다 작다. 그러므로, 행 및 열 어드레스가 시분할 방식으로 어드레스 단자에 공급될 때, 정상 동작 모드에서 행 어드레스에 대해서만 사용되는 어드레스 단자가 있다. 의사 어드레스 신호는 행 어드레스에 대해서만 사용되는 어드레스 단자에 인가되는 신호를 디코딩하므로써 발생될 수 있다.
상기 및 또 다른 본 발명의 목적, 특징, 및 잇점은 예를 들어 본 발명의 바람직한 실시예를 도시한 첨부된 도면에 따라 취해진 다음의 설명으로부터 명백하게 될 거싱다.
[실시예 1]
제2도는 본 발명에 따른 다비트 메모리를 블록 형태로 도시한 것으로, 다비트 메모리의 입력/출력 회로를 주로 도시하고 있다. 다비트 메모리는 다이나믹 메모리 형태를 취하고 있다. 다비트 메모리는 종래와는 상이한 버퍼 구조를 가지며, 기록 선택기(13)는 입력 버퍼(DIN1, DIN2)와 버퍼(12) 사이에 제공되어 있고, 판독 선택기(23)는 출력 버퍼(DOUT1, DOUT2)와 버퍼(22) 사이에 제공되어 있다는 점에서 제1도에 도시한 종래의 다비트 메모리와 다르다. 다비트 메모리는 버퍼(11, 12, 21, 22) 및 선택기(13, 23)에 제공되는 의사(pseudo) 어드레스 신호()를 발생하는 의사 어드레스 신호 발생기(31)(제3도 참조)와, 테스트 모드임을 나타내는 테스트 모드 엔트리(entry) 신호(øC)를 발생하는 테스트 모드 엔트리 신호 발생기(제6도 참조)를 포함한다. 의사 어드레스 신호 발생기(31)에 의해 발생된 의사 어드레스 신호()는 또한 기록 데이타 증폭기(WBUF1, WBUF2) 및 판독 데이타 증폭기(DAMP1, DAMP2)에 공급된다. 입력 버퍼(DIN1, DIN2), 버퍼(11, 12) 및 기록 선택기(13)로 구성된 회로 블록은 입력 회로부(1)라 칭하고, 출력 버퍼(DOUT1, DOUT2), 버퍼(21, 22) 및 판독 선택기(23)로 구성된 회로 블록은 출력 회로부(2)라 칭한다. 제1도에 동일 참조 부호로 표시된 제2에 도시된 블록 및 부분들은 제1도에 도시된 것과 동일한 기능 블록 및 부분들이다.
의사 어드레스 신호 발생기(31)에 대하여 제3도를 참조하여 설명한다. 의사 어드레스 신호 발생기(31)는 의사 열 어드레스 버퍼(3), 인버터(32), 및 두개의 2입력 NAND 게이트(33, 34)를 포함한다. 통상, 다이나믹 랜덤 억세스 메모리(DRAM)에 있어서, 열 어드레스 및 행 어드레스는 시분할 형태로 상기 어드레스 신호 단자에 공급된다. 제3도에 도시한 바와 같이, 어드레스 신호 단자(Ai)는 행 어드레스 버퍼(4) 및 의사 열 어드레스 버퍼(3)에 접속된다. 행 어드레스 버퍼(4)는 종래 메모리의 행 어드레스 버퍼와 동일한 구조를 갖는다. 의사 열 어드레스 버퍼(3)는 통상의 열 어드레스 버퍼와 동일한 방법으로 어드레스 신호를 판독하여 래치한다. 테스트 모드 엔트리 신호(øC)는 NAND 게이트(33, 34) 각각의 한 입력 단자에 공급된다. 의사 열 어드레스 버퍼(3)는 출력 신호(AT0)를 NAND 게이트(34)의 다른 입력 단자에 바로 공급되며, 인버터(32)를 거쳐 NAND 게이트(33)의 다른 입력 단자에 공급된다. NAND 게이트(33)는 의사 어드레스 신호(AT)를 출력하며, NAND 게이트(34)는 의사 어드레스 신호()를 출력한다.
행 어드레스 비트 수와 열 어드레스 비트 수에 대해서 64메가 비트(=226비트)DRAM에 관련지어 설명한다. 64메가 비트 DRAM은 13개의 행 어드레스 비트(X0내지 X12)를 갖는다. 그러므로, 64메가 비트 DRAM은 십진수로 표시하여 행 어드레스를 0부터 8191까지 갖는다. 범용 다이나믹 메모리에서 행 어드레스 개수는 다이나믹 메모리에서 요구하는 리프레쉬 사이클 수를 나타낸다. 결국, 64메가 비트 DRAM은 8192 리프레쉬 사이클이 채워져야 하는 것이다. 그러므로, 하나의 행 어드레스와 관련된 열 어드레스의 길이는 64메가 비트가 단일 IO비트로 구성된다면 13비트, 즉 8191 어드레스이다.
IO비트가 단일 비트가 아니라 다수의 비트로 구성된다면, 즉 IO비트수가 4라면, 행 어드레스 비트 수는 13이며, 열 어드레스는 각각 11비트 즉, 0부터 2047 어드레스로 된 4개로 분할된다. IO비트 수가 8이라면, 열 어드레스는 각각 10비트 즉, 0부터 1023 어드레스로 된 8개로 분할된다. 통상, 다비트 다이나믹 메모리는 열 어드레스 수가 행 어드레스 수보다 작게 되도록 구성된다. 시분할 방식으로 행 및 열 어드레스 신호가 공급된 통상의 다비트 다이나믹 메모리에 있어서는, IO비트수에 의존하여 단지 행 어드레스 버퍼에 접속되는 상위 비트의 어드레스 입력 단자가 있는 반면에, 하위 비트의 어드레스 입력 단자는 행 및 열 어드레스 버퍼에 공히 접속된다. 제3도에 도시한 어드레스 신호 단자(Ai)는 단지 행 어드레스 버퍼에 접속된 상위 비트 어드레스 입력 단자이다. 본 실시예에서, 의사 열 어드레스 버퍼(3)는 어드레스 신호 단자(Ai)에 접속된다.
입력 회로부(1)에 대하여 제4도를 참조하여 상세히 설명한다. 기록 선택기(13)는 인버터(41)와 두개의 전송 게이트(TG11, TG12)을 포함하는 공지의 구조를 가지며, 테스트 모드 엔트리 신호(øC)에 의해 제어된다. 테스트 모드 엔트리 신호(øC)가 고레벨, 즉 논리 레벨 1이면, 입력 버퍼(DIN1)의 출력 신호는 데이타 버스(RWBS2)에 접속된 버퍼(12)에 인가된다. 테스트 모드 엔트리 신호(øC)가 저레벨, 즉 논리 레벨 0이면, 입력 버퍼(DIN2)의 출력 신호는 버퍼(12)에 인가된다. 테스트 모드 엔트리 신호(øC)가 고레벨 또는 저레벨인지에 관계없이, 입력 버퍼(DIN1)의 출력은 데이타 버스(RWBS1)에 접속된 버퍼(11)에 인가된다.
버퍼(11, 12)는 서로 동일 구조이다. 각각의 버퍼(11, 12)는 2입력 NAND 게이트(42), 인버터(43), 두개의 p채널 MOS 트랜지스터(44, 45), 및 두개의 n채널 MOS 트랜지스터(46, 47)를 포함한다. 인버터(43) 및 MOS 트랜지스터(44, 45, 46, 47)는 결합하여 NAND 게이트(42)의 출력 신호에 의해 게이트 제어되어 이 출력 신호가 고레벨, 즉 논리 레벨 1일 때 하이 임피던스 상태에 놓이게 되는 공지의 3-상태 버퍼를 구성한다. 데이타 버스(RWBS1)에 접속된 버퍼(11)의 NAND 게이트(42)에는 기록 동작 신호(øW) 및 의사 어드레스 신호()가 공급된다. 데이타 버스(RWBS2)에 접속된 버퍼(12)의 NAND 게이트(42)에는 기록 동작 신호(øW) 및 의사 어드레스 신호(AT)가 공급된다.
제5도를 참조하여 출력 회로부(2)에 대하여 상세히 설명한다. 판독 선택기(23)는 인버터(51)와 두개의 전송 게이트(TG21, TG22)를 포함하는 공지의 구조를 가지며, 기록 선택기(13)와 마찬가지로 테스트 모드 엔트리 신호(øC)에 의해 제어된다. 테스트 모드 엔트리 신호(øC)가 고레벨이면, 데이타 버스(RWBS2)에 접속된 버퍼(22)의 출력 신호는 출력 버퍼(DOUT1)에 인가된다. 테스트 모드 엔트리 신호(øC)가 저레벨이면, 버퍼(22)의 출력 신호는 출력 버퍼(DOUT2)에 인가된다. 데이타 버스(RWBS1)에 접속된 버퍼(21)와 출력 버퍼(DOUT1)가 서로 접속되어 있다.
버퍼(21, 22)는 서로 동일 구조이다. 각각의 버퍼(21, 22)는 인버터(52), 두개의 p채널 MOS 트랜지스터(53, 54), 및 두개의 n채널 MOS 트랜지스터(55, 56)를 포함하며 이들은 결합하여 3-상태 버퍼를 구성한다. 데이타 버스(RWBS1)에 접속된 버퍼(21)는 의사 어드레스 신호()가 저레벨일 때 하이 임피던스 상태에 놓이도록 의사 어드레스 신호()에 의해 게이트 제어된다. 데이타 버스(RWBS2)에 접속된 버퍼(22)는 의사 어드레스 신호(AT)가 저레벨일 때 하이 임퍼던스 상태에 놓이도록 의사 어드레스 신호(AT)에 의해 게이트 제어된다.
테스트 모드 엔트리 신호 발생기에 대하여 제6도를 참조하여 상세히 설명한다. 제6도에 도시한 회로는 소정 전압이 비사용 입력 단자(NC)에 인가될 때, 테스트 모드 엔트리 신호(øC)를 발생하도록 구성된다. 비사용 입력 단자(NC)는 다비트 메모리가 정상적으로 사용될 때에는 사용되지 않는 단자이다.
통상, 다이나믹 메모리는 메모리의 임의의 입력 단자에 고전압을 인가하거나, 메모리를 기록 CBR 모드에 두거나, 또는 기록 CBR 모드 상태에서 임의의 키 어드레스를 인가함으로서 테스트 모드로 진입할 수 있다. 본 실시예에서, 메모리는 비사용 입력 단자(NC)에 고전압을 인가함으로서 테스트 모드로 진입한다. 그러나, 메모리는 본 발명의 범위를 제한하지 않는 한 다른 과정을 통해 테스트 모드로 진입할 수 있다.
제6도에 도시한 바와 같이, 4개의 n채널 MOS 트랜지스터(Q1내지 Q4)는 비사용 입력 단자(NC)와 접지간에 삽입되어 채널들이 서로 직렬 접속되게 한다. 비사용 입력 단자(NC)측의 MOS 트랜지스터(Q1, Q2) 각각은 서로 접속된 드레인 및 게이트를 갖는다. 접지측의 MOS 트랜지스터(Q3, Q4) 각각은 전원이 공급되는 게이트를 갖는다. 인버터(INV1)는 테스트 모드 엔트리 신호(øC)를 출력하는 또 다른 인버터(INV2)의 입력 단자에 접속되는 출력 단자를 가지며, 상기 인버터(INV1)의 입력 단자에 접속되는 노드를 통해 MOS 트랜지스터(Q2, Q3)가 서로 접속된다. MOS 트랜지스터(Q1, Q2)의 임계전압이 합과 인버터(INV1) 임계치를 합한 전압이 비사용 입력 단자(NC)에 인가될 때, 테스트 모드 엔트리 신호(øC)는 고레벨로 되어 다비트 메모리는 테스트 모드로 진입한다.
다비트 메모리의 동작에 대해 설명한다. 먼저, 다비트 메모리의 정상 동작 모드에 대해서 기술한다.
정상 동작 모드에서는 어떠한 전압도 비사용 입력 단자(NC)(제6도 참조)에 인가되지 않으므로, 테스트 모드 엔트리 신호(øC)는 저레벨이다. 그러므로, 의사 어드레스 신호 발생기(31)의 NAND 게이트(33, 34)의 출력 신호는 고레벨이며(논리 레벨 1), 의사 어드레스 신호()는 고레벨이다. 입력 회로부(1)에서, 전송 게이트(TG11)는 디스에이블되며, 전송 게이트(TG12)는 인에이블된다. 입력 버퍼(DIN1)의 출력 신호는 버퍼(11)로 입력되며, 다른 입력 버퍼(DIN2)의 출력 신호는 전송 게이트(TG12)를 통해 다른 버퍼(12)로 입력된다. 의사 어드레스() 모두 고레벨이므로, 기록 동작 신호(øW)는 고레벨로 될 때, 버퍼(11, 12)는 인에이블되어 데이타를 각각 데이타 버스(RWBS1, RWBS2)로 출력한다. 출력 회로부(2)에서, 버퍼(21, 22)가 인에이블되는 한, 전송 게이트(TG12)는 디스에이블되고, 전송 게이트(TG22)는 인에이블되어, 데이타 버스(RWBS1)로부터의 데이타는 출력 버퍼(DOUT1)로 출력되며, 데이타 버스(RWBS2)로부터의 데이타는 출력 버퍼(DOUT2)로 출력된다.
메모리 셀 어레이(100)에 관련된 기록 데이타 증폭기(WBUF1, WBUF2) 및 판독 데이타 증폭기(DAMP1, DAMP2)에는 의사 어드레스 신호()가 제공된다. 의사 어드레스 신호()는 모두 고레벨이므로, 기록 데이타 증폭기(WBUF1, WBUF2) 및 판독 데이타 증폭기(DAMP1, DAMP2)가 모두 인에이블된다.
그러므로 정상 동작 모드에서는 테스트 모드 엔트리 신호(øC)가 저레벨이므로, 의사 어드레스 신호()가 모두 고레벨이 되며, 데이타는 종래의 다비트 메모리와 동일한 경로를 통해 입출력되므로, 데이타는 종래의 다비트 메모리와 동일한 방법으로 기록 및 판독된다.
다비트 메모리가 테스트 모드로 들어갈 때의 데이타 기록 및 판독 과정을 다음에 설명한다. 고전압이 비사용 입력 단자(NC)에 인가되어(제6도 참조), 테스트 모드 엔트리 신호(øC)를 고레벨로 만들면, 의사 어드레스 신호 발생기(31)내의 의사 열 어드레스 버퍼(3)으로부터의 출력 신호(AT0)에 의해 의사 어드레스 신호()들중 한 신호는 고레벨로 되고, 다른 신호는 저레벨로 된다. 여기에서, 출력 신호(AT0)는 어드레스 신호 단자(Ai)의 논리 레벨에 대해 포지티브 논리인데, 다시 말하면 어드레스 신호 단자(Ai)가 고레벨이면 출력 신호(AT0)는 고레벨이고, 어드레스 신호 단자(Ai)가 저레벨이면 출력 신호(AT0)는 저레벨인 것으로 가정한다.
테스트 모드 엔트리 신호(øC)가 고레벨로 되면, 전송 게이트(TG12)는 디스에이블되고, 전송 게이트(TG11)은 입력 회로부(1)에서 인에이블된다. 따라서, 2개의 버퍼(11, 12)들에는 입력 버퍼(DIN1)를 거쳐 입력/출력 신호 단자(IO1)로 제공되는 신호 레벨이 공급된다. 기록 동작 신호(øW)가 이 시점에서 고레벨로 되면, 어드레스 신호 단자(Ai)가 고레벨로 되는 경우에 의사 어드레스 신호(AT)가 고레벨로 되기 때문에, 버퍼(11)은 디스에이블되고, 다른 버퍼(12)는 인에이블된다. 따라서, 입력/출력 신호 단자(IO1)로부터의 입력 데이타는 데이타 버스(RWBS2)에 출력된다. 반면에, 어드레스 신호 단자(Ai)가 저레벨인 경우에는 의사 어드레스 신호(AT)가 고레벨이기 때문에, 버퍼(11)는 인에이블되고 다른 버퍼(12)는 디스에이블된다. 입력/출력 신호 단자(IO1)로부터의 입력 데이타는 데이타 버스(RWBS1)에 출력된다.
데이타 버스(RWBS1, RWBS2)들에 출력된 데이타는 기록 데이타 증폭기(WBUF1또는 WBUF2)를 통해 입력/출력 데이타 라인 쌍(IOT1/ION1, IOT2/ION2)들에 제공되고, 감지 증폭기(S1내지 S4)를 통해 메모리 셀들 내에 기록된다. 기록 데이타 증폭기(WBUF1, WBUF2)들에 의사 어드레스 신호()들이 각각 제공되는 한, 의사 어드레스 신호(AT)가 고레벨일 경우, 데이타 버스(RWBS2)에 출력된 데이타는 제2의 IO비트[입력/출력 신호 단자(IO2)에 대응하는 IO비트]에 속하는 메모리 셀에 기록 데이타 증폭기(WBUF2)를 통해 기록한다. 마찬가지로, 의사 어드레스 신호()가 고레벨이면, 데이타 버스(RWBS1)에 출력된 데이타는 제1IO비트(입력/출력 신호 단자 IO1에 대응하는 IO비트)에 속하는 메모리 셀에 기록 데이타 증폭기(WBUF1) 및 입력/출력 데이타 라인 쌍(IOT1/ION1)을 통해 기록된다.
저장된 데이타는 다음과 같이 판독된다. 즉, 의사 어드레스 신호(AT)가 고레벨이면, 제2IO비트에 속하는 메모리 셀에 저장된 데이타는 입력/출력 데이타 라인 쌍(IOT2/IOT2)를 통해 판독 데이타 증폭기(DAMP2)에 의해 데이타 버스(RWBS2)에 출력된다. 의사 어드레스 신호()가 고레벨이면, 제1IO비트에 속하는 메모리 셀에 저장된 데이타는 입력/출력 데이타 라인 쌍(IOT1/IOT1)을 통해 판독 데이타 증폭기(DAMP1)에 의해 데이타 버스(RWBS1)에 출력된다. 출력 버퍼 회로부(2)에서는, 테스트 모드 엔트리 신호(øC)가 고레벨이므로, 전송 게이트(TG22)는 디스에이블되고, 전송 게이트(TG21)는 인에이블되기 때문에, 버퍼(21, 22)들로부터의 출력 신호들은 출력 버퍼(DOUT1)에 제공된다. 의사 어드레스 신호(AT)가 고레벨이면, 버퍼(22)는 인에이블되고, 제2IO비트에 속하는 메모리 셀로부터 판독된 데이타는 출력 버퍼(DOUT2)를 통해 입력/출력 신호 단자(IO1)에 출력된다. 의사 어드레스 신호()가 고레벨이면, 버퍼(21)은 인에이블되고, 제1IO비트에 속하는 메모리 세로부터 판독된 데이타는 출력 버퍼(DOUT1)을 통해 입력/출력 신호 단자(IO1)에 출력된다.
테스트 모드에서는, 상술한 바와 같이, 데이타가 입력/출력 신호 단자(IO1)만을 통해 입출력된다. 어드레스 신호 단자(Ai)의 논리 레벨이 저레벨이면, 제1IO비트에 속하는 메모리 셀에 대한 데이타 입력/출력 경로는 인에이블되고, 어드레스 신호 단자(Ai)의 논리 레벨이 고레벨이면, 제2IO비트에 속하는 메모리 셀에 대한 데이타 입력/출력 경로는 인에이블된다. IO비트들 사이의 차이는 테스트 모드에서 어드레스 신호 단자(Ai)에 제공된 의사 어드레스들 사이의 차이로서 제공되기 때문에, 다비트 메모리는 IO비트들을 고려하여, 어드레스 신호 단자(Ai)에 제공된 논리 레벨을 제어하면서 데이타를 기록 및 판독하므로써 테스트될 수 있다.
이 실시예에서는, 다비트 메모리가 테스트 모드로 들어가면, IO비트들 사이의 차이는 의사 어드레스들 사이의 차이에 따라 조정될 수 있기 때문에, 의사 어드레스를 지정하므로써 특정 IO비트에 속한 메모리 셀로 데이타를 기록 및 이로부터 판독하는 것을 가능하게 한다.
한 워드라인 상에서 인접하는 메모리 셀들 내의 논리 레벨 0, 1, 1, 0의 데이타 패턴을 기록하는 과정에 대해서 기술한다.
데이타 패턴은 논리 레벨 0, 논리 레벨 1, 논리 레벨 1, 및 논리 레벨 0의 데이타가 메모리 셀(MC11, MC12, MC13및 MC14)들에 각각 기록되도록 되어 있다. 이러한 데이타 패턴을 이용하여 종래의 다비트 메모리를 테스트하는 것은 어렵다.
논리 레벨 0을 메모리 셀(MC11)에 기록하기 위해서, 워드 라인(WL1)에 대응하는 어드레스는 행 어드레스 신호에 제공되고, 열 스위치 신호(YSW1)을 선택 및 활성화시키기 위한 어드레스는 열 어드레스 신호에 제공되며, 논리 레벨 0은 의사 열 어드레스에 대한 어드레스 신호 단자(Ai)에 제공되고, 논리 레벨 0은 입력/출력 신호 단자(IO1)에 제공된다. 그 다음에, 메모리 셀(MC1)로의 기록 동작이 실행된다. 다음에, 논리 레벨 1을 메모리 셀(MC12)에 기록하기 위해서, 열 스위치 신호(YSW1)을 선택 및 활성화시키기 위한 어드레스는 열 어드레스 신호에 제공되고, 논리 레벨 1은 어드레스 신호 단자 Ai에 제공되며, 논리 레벨 1은 입력/출력 신호 단자(IO1)에 제공된다. 그 다음에, 메모리 셀(MC12)로의 기록 동작이 실행된다. 마찬가지로, 데이타는 메모리 셀들의 논리 및 물리 어드레스들만을 고려하여, 메모리 셀(MC13, MC14)들에 기록될 수 있다. 의사 열 어드레스에 대한 값을 열 어드레스 비트들의 최상위측(high-order position)에 부가하여 기록 동작을 행하므로써, 특정 IO비트에 속한 메모리 셀만을 지정할 수 있다. 그러므로, 메모리 용도의 테스트 패턴을 매우 쉽게 발생시킬 수 있다.
상기 실시예에서 IO비트들이 2비트인 반면, 본 발명의 원리들은 다수의 어드레스 입력 단자들을 통해 의사 어드레스들을 입력시키므로써 증가된 수의 IO비트들을 갖는 다중 비트 메모리에 응용가능하다.
[실시예 2]
본 발명의 제2실시예에 따른 다비트 메모리는 다음에 기술된다.
본 발명에 따른 다비트 메모리는 다수의 IO비트들에 속하는 메모리 셀들이 한 메모리 셀 어레이 내에서 혼합된 메모리이다. IO비트들이 메모리 회로 내에 많이 사용될수록 다수의 IO비트들에 속한 메모리 셀들을 메모리 셀 어레이 내에 조합시킬 필요성이 증대된다. 예를 들어, 전체 IO비트들의 수가 8이면, 서로 다른 메모리 셀 어레이들이 각각의 IO비트들에 대응하도록 배열될 수 있다. 그러나, IO비트들의 수가 16이면, 다수의 IO비트들에 속한 메모리 셀들이 한 메모리 셀 어레이 내에서 조합시킬 필요가 있다.
최근에는, 메모리 형태의 수가 증가해 왔기 때문에, 와이어 본딩 패턴들을 변경시키거나 알루미늄 상호접속부를 만들기 위한 마스크들을 변경시키므로써 여러가지 형태들의 IO비트 배열을 원 칩으로 구성하는 것이 일반적이다. 예를 들면, 와이어 본딩 패턴들을 변경시키므로써 8개의 IO비트들과 16개의 IO비트들을 갖는 메모리들을 원 칩으로 제조할 수 있다. 그러한 메모리들에 사용하기 위한 주변 회로들은 8개의 IO비트들과 16개의 IO비트들에 대처하기 위해 필요한 회로 구성을 갖는다.
와이어 본딩 패턴들 및 상호접속부들을 변경시키므로써 서로 다른 수의 IO비트들을 갖는 메모리들이 원 칩으로 제조될 수 있는 경우에, 본 발명은 본질적으로 새로운 회로를 추가하지 않고도 실행될 수 있다.
8 IO비트와 16 IO비트 사이에서 스위칭할 수 있는 64메가 비트 DRAM 형태의 메모리에 대해서 설명한다. IO비트의 수가 8이라고 가정하면, 상이한 IO비트의 어떠한 메모리 셀도 하나의 메모리 셀 어레이에 혼합되지 않지만, IO비트의 수가 16이면, 상이한 2개의 IO비트에 속하는 메모리 셀은 하나의 메모리 셀 어레이에 혼합된다.
상술한 바와 같이, 64메가 비트 DRAM에서, IO비트의 수가 8이면, 열 어드레스 입력 신호는 10비트로 되고, IO비트의 수가 16이면, 열 어드레스 입력 신호는 9비트로 된다. 제10비트로 열 어드레스 입력 단자는 IO비트의 수가 8인 경우에 열 어드레스 버퍼에 접속된다. 따라서, IO비트의 수가 16인 경우에, 제10비트의 열 어드레스 입력 단자에 접속된 열 어드레스 버퍼는 의사 열 어드레스 버퍼로서 사용될 수 있기 때문에, 어떠한 신규의 의사 열 어드레스 버퍼가 추가될 필요가 없다.
제2실시예에 따른 메모리가 제2도에 도시된 제1실시예에 따른 메모리와 비교될 것이다. 제10비트의 열 어드레스 신호는 의사 어드레스 신호(AT 및 AT)로서 사용되고, IO비트의 수가 8로 될때에 입력/출력 단자는 입력/출력 신호 단자(IO1)로서 사용되며, IO비트의 수가 16으로 될때에 입력/출력 단자는 입력/출력 신호 단자(IO1및 IO2)로서 사용되고, 8 IO비트와 16 IO비트 사이의 스위칭은 테스트 모드 엔트리 신호(øC)에 의해 달성된다. 이러한 구성으로, 메모리는 모든 필요한 회로 구성을 갖는다. 특히, 메모리가 IO비트의 수가 8인 메모리로서 동작될때, 테스트 모드 엔트리 신호(øC)는 고레벨로 유지되고, 메모리가 IO비트의 수가 16인 메모리로서 동작될때, 테스트 모드 엔트리 신호(øC)는 저레벨로 유지된다. 이러한 실시예에 따라, IO비트의 수가 16인 메모리가 테스트될때, 메모리는 내부에서 IO비트의 수가 8인 메모리로서 동작된다.
제7도는 제2실시예에 따른 다비트 메모리내의 테스트 모드 엔트리 신호 발생기를 도시한 것이다. 제7도에 도시된 테스트 모드 엔트리 신호 발생기는 제6도에 도시된 인버터(INV2)가 2입력 NAND 게이트(62)로 대체되고, 인버터(INV3) 및 4개의 p채널 MOS 트랜지스터(Q5내지 Q8)가 추가된다는 점에서 제6도에 도시된 제1실시예에 따른 테스트 모드 엔트리 신호 발생기와 다르다. 인버터(INV3)는 결합 패드(BO)에 접속된 입력 단자를 갖고 있고, NAND 게이트(62)는 인버터(INV1및 INV3)으로부터 출력 신호가 공급되는 입력 단자를 갖고 있다. MOS 트랜지스터(Q5및 Q6)는 전원과 인버터(INV3)의 입력 단자 사이에 직렬로 접속되고, 접지되어 있는 게이트를 갖고 있다. MOS 트랜지스터(Q7및 Q8)는 또한 전원과 인버터(INV3)의 입력 단자 사이에 직렬로 접속되고, 인버터(INV3)의 입력 단자 사이에 직렬로 접속된 게이트를 갖고 있다. NAND 게이트(62)는 테스트 모드 엔트리 신호(øC)를 출력한다. 인버터(INV1)는 출력 신호(C0)를 생성하고, 인버터(INV3)는 출력 신호(C1)를 생성하며, 인버터(INV3)는 결합 패드(BO)로부터 출력 신호(C2)가 공급된다.
결합 패드(BO)에 어떠한 것도 결합되지 않을 때, 입력 신호(C2)가 고레벨이기 때문에, 출력 신호(C1)은 저레벨로 되고, 테스트 모드 엔트리 신호(øC)는 고레벨로 된다. 다비트 메모리는 이제 IO비트의 수가 8인 메모리로서 이용된다. 결합 패드(BO)가 접지에 결합되면, 출력 신호(C1)가 고레벨이기 때문에, 테스트 모드 엔트리 신호(øC)는 출력 신호(C0)가 고레벨로 되는 경우에 저레벨로 된다. 다비트 메모리는 이제 IO비트의 수가 16인 메모리로서 이용된다. 고전압이 비사용 입력 단자(NC)에 인가되면, 출력 신호(C0)는 저레벨로 되고, 테스트 모드 엔트리 신호(øC)는 결합 패드(BO)가 접지에 결합되는 경우에 고레벨로 되어, 다비트 메모리는 이제 IO비트의 수가 8인 메모리로서 이용된다.
따라서, 다비트 메모리는 결합 패드(BO)를 접지에 접속시킴으로써 정상 동작 모드에서 IO비트의 수가 16인 메모리로서 동작하도록 배열되면, 메모리를 테스트 모드로 들어가도록 비사용 입력 단자(NC)에 고전압이 인가될 때, 테스트 모드 엔트리 신호(øC)는 고레벨로 된다. 테스트 모드에서, 다비트 메모리는 이제 IO비트의 수가 8인 메모리로서 동작한다. 따라서, 하나의 메모리 셀 어레이에 배치되고 정상 동작 모드에서 상이한 IO비트(IO1및 IO2)에 속하는 이러한 메모리 셀들은 테스트 모드에서 다른 제10비트 열 어드레스를 갖고 있는 메모리 셀들로 된다. 데이타는 IO비트의 수가 8로 될때에 입력/출력 신호 단자(IO1)를 통하여 이러한 메모리 셀들에 기록되고 이러한 메모리 셀들로부터 판독된다.
본 발명은 제3도 내지 제5도에 도시된 특정한 회로 장치에 제한되지 않으며, 의사 어드레스들 사이의 차로서 IO비트 사이의 차를 대체하면서 데이타를 기록 및 판독할 수 있는 한 소정의 원하는 회로 구성이 이용될 수도 있다.
본 발명의 소정의 양호한 실시예가 상세히 도시되고 설명되었지만, 다양한 변화 및 변경은 첨부된 특허청구의 범위를 벗어남이 없이 실시될 수 있음을 이해하여야 한다.

Claims (7)

  1. 다비트 메모리 장치에 있어서, 상이한 IO비트에 대응하는 혼합된 메모리 셀(mixed memory cell)로 구성된 메모리 셀 어레이; IO비트에 각각 대응하고 제1데이타 입력/출력 단자 및 제2데이타 입력/출력 단자로 분류되며, 상기 메모리 셀 어레이로 그리고 상기 메모리 셀 어레이로부터 병렬 방식으로 데이타를 입출력시키기 위한 다수의 데이타 입력/출력 단자; 어드레스를 입력시키기 위한 어드레스 단자; 각각 IO비트와 관련되고 상기 메모리 셀 어레이에 접속된 내부 데이타 버스; 테스트 모드로의 엔트리를 나타내는 테스트 모드 엔트리 신호를 발생시키기 위한 테스트 모드 엔트리 신호 발생 수단; 상기 어드레스 단자에 접속되어 있으며, 상기 테스트 모드에서 의사 어드레스를 발생시키기 위한 의사 어드레스 발생 수단; 및 상기 테스트 모드 엔트리 신호에 응답하여 상기 의사 어드레스에 의존하여 상기 내부 데이타 버스중 하나의 내부 데이타 버스를 선택하고 상기 내부 데이타 버스중 선택된 하나의 내부 데이타 버스를 상기 테스트 모드에서 상기 제1데이타 입력/출력 단자에 접속시키기 위한 접속 수단을 포함하는 것을 특징으로 하는 다비트 메모리 장치.
  2. 제1항에 있어서, 상기 접속 수단이 상기 내부 데이타 버스에 각각 접속되고 상기 의사 어드레스에 응답하여 선택적으로 동작할 수 있는 버퍼, 및 상기 제2데이타 입력/출력 단자에 관련되어 있으며, 상기 테스트 모드 엔트리 신호에 응답하여 상기 제2데이타 입력/출력 단자를 분리시키고 상기 버퍼들중 대응하는 버퍼를 상기 제1데이타 입력/출력 단자에 접속시키는 전송 게이트 회로를 포함하는 것을 특징으로 하는 다비트 메모리 장치.
  3. 제1항에 있어서, 상기 접속 수단은 상기 데이타 입력/출력 단자를 상기 테스트 모드 이외의 모드에서 상기 내부 데이타 버스에 각각 접속시키는 것을 특징으로 하는 다비트 메모리 장치.
  4. 제2항에 있어서, 상기 접속 수단은 상기 버퍼를 상기 테스트 모드 이외의 모드에서 상기 데이타 입력/출력 단자에 각각 접속시키는 것을 특징으로 하는 다비트 메모리 장치.
  5. 제1항에 있어서, 상기 테스트 모드 엔트리 신호 발생 수단은 정상 동작 모드에서 사용되지 않은 단자, 및 선정된 임계 전압보다 높은 전압이 상기 단자에 인가될 때에 상기 테스트 모드 엔트리 신호를 발생시키기 위한 회로를 포함하는 것을 특징으로 하는 다비트 메모리 장치.
  6. 제1항에 있어서, 다수의 어드레스 단자를 포함하고, 상기 의사 어드레스 발생 수단은 상기 어드레스 단자들중 선정된 어드레스 단자 또는 선정된 어드레스 단자들에 접속되는 것을 특징으로 하는 다비트 메모리 장치.
  7. 제6항에 있어서, 열 및 행 어드레스들은 시분할 방법으로 다비트 메모리 장치에 공급되고, 상기 의사 어드레스 발생 수단은 열 어드레스가 아닌 행 어드레스에 의해 사용되는 상기 어드레스 단자들중 하나 이상의 어드레스 단자에 접속되어, 상기 의사 어드레스를 발생시키기 위해 상기 어드레스 단자들중 상기 하나 이상의 어드레스 단자에 공급된 신호를 디코드하는 것을 특징으로 하는 다비트 메모리 장치.
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