JPS63127500A - メモリ−回路のテスト方法 - Google Patents
メモリ−回路のテスト方法Info
- Publication number
- JPS63127500A JPS63127500A JP61271160A JP27116086A JPS63127500A JP S63127500 A JPS63127500 A JP S63127500A JP 61271160 A JP61271160 A JP 61271160A JP 27116086 A JP27116086 A JP 27116086A JP S63127500 A JPS63127500 A JP S63127500A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- output
- initial value
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 title description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 5
- 238000010998 test method Methods 0.000 claims description 4
- 230000033001 locomotion Effects 0.000 abstract description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリー回路に於けるテスト方法に関する。
従来この種のメモリー回路のテスト方法は、メモリー回
路のアドレス信号として通常のアップカウンターの出力
信号を用いていた。メモリー回路のテストのときはアッ
プカウンターをカランｌ−アップすることによりアドレ
スを順次変えてメモリー回路の出力を［測した。
路のアドレス信号として通常のアップカウンターの出力
信号を用いていた。メモリー回路のテストのときはアッ
プカウンターをカランｌ−アップすることによりアドレ
スを順次変えてメモリー回路の出力を［測した。
上述した従来のメモリー回路は、たとえばＲＯＭと考え
ると、デス１〜時はＲＯＭの内容がそのまま出力される
ことになる。このことは、ＲＯＭがプロセッサのプログ
ラムＲＯＭであるとプログラムがそのまま出力されるこ
とを意味し、秘匿性に欠けることになる。また、アドレ
ス信号の動き方を見るとＬＳＢは０→１→０→１→０→
１→０→１とアドレスの変わるごとに変わるが、ＬＳＢ
−１はＯ→Ｏ→１→１→０→Ｏ→１→１とＯと１の変化
から見るとＬＳＢのアドレスの変り方に対しＬＳＢの変
わり方の１／２となり、同様にＬＳＢ−２はＬＳＢに対
し１／４となり、アドレスの変わり方がゆっくりとなる
。このことはアドレスの各ビット毎のテストパターンの
Ｏと１の変化のスピードが異なり、スピード的に一番厳
しいのは常にＬＳＢということになる。即ち、ＬＳＢ以
外のアドレス入力にスピード的に厳しいのがあると、そ
の部分はこのアドレス信号発生回路を用いたスピードテ
ストでは検出不可ということになる。
ると、デス１〜時はＲＯＭの内容がそのまま出力される
ことになる。このことは、ＲＯＭがプロセッサのプログ
ラムＲＯＭであるとプログラムがそのまま出力されるこ
とを意味し、秘匿性に欠けることになる。また、アドレ
ス信号の動き方を見るとＬＳＢは０→１→０→１→０→
１→０→１とアドレスの変わるごとに変わるが、ＬＳＢ
−１はＯ→Ｏ→１→１→０→Ｏ→１→１とＯと１の変化
から見るとＬＳＢのアドレスの変り方に対しＬＳＢの変
わり方の１／２となり、同様にＬＳＢ−２はＬＳＢに対
し１／４となり、アドレスの変わり方がゆっくりとなる
。このことはアドレスの各ビット毎のテストパターンの
Ｏと１の変化のスピードが異なり、スピード的に一番厳
しいのは常にＬＳＢということになる。即ち、ＬＳＢ以
外のアドレス入力にスピード的に厳しいのがあると、そ
の部分はこのアドレス信号発生回路を用いたスピードテ
ストでは検出不可ということになる。
上述した従来のメモリー回路のテスト方法に対し本発明
のテスト方法はメモリー回路のアドレス信号として同期
が有限な擬似ランダム符号発生回路の出力信号を使用す
るという独創的内容を有する。
のテスト方法はメモリー回路のアドレス信号として同期
が有限な擬似ランダム符号発生回路の出力信号を使用す
るという独創的内容を有する。
本発明のメモリー回路のテスト方法は、制御信号に依り
初期値設定されかつ有限の周期を持つ擬似ランダム符号
を出力する信号発生回路の出力信号を前記メモリ回路の
入力アドレス信号とするように構成されている。
初期値設定されかつ有限の周期を持つ擬似ランダム符号
を出力する信号発生回路の出力信号を前記メモリ回路の
入力アドレス信号とするように構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明のテスト方法を実現する第１の実施例を
示すブロック図である。同図はメモリーとしてリードオ
ンリーメモリ（ＲＯＭ）を対象とした例を示している。
示すブロック図である。同図はメモリーとしてリードオ
ンリーメモリ（ＲＯＭ）を対象とした例を示している。
アドレス発生回路から出力されるアドレス信号がテスト
されるＲＯＭ２のアドレス入力となる。アドレス信号が
与えられたＲＯＭ２からは、読み出されたデータが出力
端子３より出力される。入力端子４はアドレス発生回路
１の初期値設定用制御信号入力端子である。アドレス発
生回路１は、最初、端子４に与えられる初期値設定用制
御信号に依って初期値を出力し、その後周期が有限の擬
似ランダム符号を出力する。擬似ランダム符号としては
周期が最大のＭ系列（ＰＮ系列）符号が一番適している
。
されるＲＯＭ２のアドレス入力となる。アドレス信号が
与えられたＲＯＭ２からは、読み出されたデータが出力
端子３より出力される。入力端子４はアドレス発生回路
１の初期値設定用制御信号入力端子である。アドレス発
生回路１は、最初、端子４に与えられる初期値設定用制
御信号に依って初期値を出力し、その後周期が有限の擬
似ランダム符号を出力する。擬似ランダム符号としては
周期が最大のＭ系列（ＰＮ系列）符号が一番適している
。
第２図は本発明のテスト方法を実現する第２の実施例を
示すブロック図である。同図はメモリーとしてランダム
アクセスメモリ（ＲＡＭ）を対象とした例である。アド
レス発生回路１から出力されるアドレス信号がテストさ
れるＲＡＭ５のアドレス入力となる。アドレス信号が与
えられたＲＡＭからは、読み出されたデータが出力端子
３より出力される。入力端子４はアドレス発生回路１の
初期値設定用制御信号入力端子である。６はＲＡＭ５へ
書き込むデータ入力端子。７はデータ入力端子６からＲ
ＡＭ５にデータを書き込むかＲＡＭ５から出力端子３ヘ
データを読み出すかの制御信号を入力する端子である。
示すブロック図である。同図はメモリーとしてランダム
アクセスメモリ（ＲＡＭ）を対象とした例である。アド
レス発生回路１から出力されるアドレス信号がテストさ
れるＲＡＭ５のアドレス入力となる。アドレス信号が与
えられたＲＡＭからは、読み出されたデータが出力端子
３より出力される。入力端子４はアドレス発生回路１の
初期値設定用制御信号入力端子である。６はＲＡＭ５へ
書き込むデータ入力端子。７はデータ入力端子６からＲ
ＡＭ５にデータを書き込むかＲＡＭ５から出力端子３ヘ
データを読み出すかの制御信号を入力する端子である。
まず、端子７へ制御信号を与えＲＡＭ５を書き込み状態
にする。それから、端子４へ初期値設定用制御信号を与
えこれによりアドレス発生回路１は初期値となり、その
後、周期が有限な擬似ランダム符号を（擬似ランダムＭ
系列符号）出力する。このランダム符号信号がＲＡＭ５
のアドレスとなる。アドレスに応じて入力端子６のデー
タがＲＡＭ５に書き込まれる。書き込み終了後制御信号
７でＲＡＭ５を読み出し状態にして、同じことをくり返
す。このことに依りＲＡＭ５にランダムにデータが書き
込まれ、ＲＡＭ５からランダムにデータが読み出される
ことになる。
にする。それから、端子４へ初期値設定用制御信号を与
えこれによりアドレス発生回路１は初期値となり、その
後、周期が有限な擬似ランダム符号を（擬似ランダムＭ
系列符号）出力する。このランダム符号信号がＲＡＭ５
のアドレスとなる。アドレスに応じて入力端子６のデー
タがＲＡＭ５に書き込まれる。書き込み終了後制御信号
７でＲＡＭ５を読み出し状態にして、同じことをくり返
す。このことに依りＲＡＭ５にランダムにデータが書き
込まれ、ＲＡＭ５からランダムにデータが読み出される
ことになる。
第３図は第１図、第２図に用いられる擬似ランダムＭ系
列（ＰＮ系列〉符号発生回路の一例（Ｎ−１０）を示す
回路図である。図の８はフリップフロップである。９は
シフトレジスタであり、フリップフロップ８を１０個直
列接続した例を示している。１１〜２０は出力端子であ
る。１０は排他論理和回路（ＥＸＣＬＵＳＩＶＥ ＯＲ
） 、 ４ハＥｚ７トレジスタ９の初期値設定用制御信
号入力端子である。
列（ＰＮ系列〉符号発生回路の一例（Ｎ−１０）を示す
回路図である。図の８はフリップフロップである。９は
シフトレジスタであり、フリップフロップ８を１０個直
列接続した例を示している。１１〜２０は出力端子であ
る。１０は排他論理和回路（ＥＸＣＬＵＳＩＶＥ ＯＲ
） 、 ４ハＥｚ７トレジスタ９の初期値設定用制御信
号入力端子である。
初期値設定用制御信号入力端子４に与えられた制御信号
にてシフ１〜レジスタ９を初期値設定する。
にてシフ１〜レジスタ９を初期値設定する。
その後、擬似ランダムＭ系列の符号が１１〜２０の出力
端子から出力されアドレス信号となる。
端子から出力されアドレス信号となる。
以上説明した様に第１の実施例のメモリーがＲＭＯの場
合、ＲＯＭの内容がアドレス順でなく、はぼ出ならぬ（
擬似ランダム）に出力される。ＲＯＭにプログラムが書
き込まれていることを考えると従来の様にプログラムが
順に出てくるのとほぼ出たらめに出てくるのではほぼ出
たらめに出て来た方がＲＯＭの内容を解読するのが困難
であり、メモリー内容の秘匿性に優れている。さらにメ
モリーのアドレスの変わり方がほぼ出たらめということ
は従来の様にアドレスの変わり方が規則的であることと
比べてアドレスの各ピッＩ・の動き方が平均化しており
、メモリー回路のスピードテストに適している。
合、ＲＯＭの内容がアドレス順でなく、はぼ出ならぬ（
擬似ランダム）に出力される。ＲＯＭにプログラムが書
き込まれていることを考えると従来の様にプログラムが
順に出てくるのとほぼ出たらめに出てくるのではほぼ出
たらめに出て来た方がＲＯＭの内容を解読するのが困難
であり、メモリー内容の秘匿性に優れている。さらにメ
モリーのアドレスの変わり方がほぼ出たらめということ
は従来の様にアドレスの変わり方が規則的であることと
比べてアドレスの各ピッＩ・の動き方が平均化しており
、メモリー回路のスピードテストに適している。
第１図は本発明のメモリー回路のテスト方法を実現する
第１の実施例を示すブロック図、第２図は本発明の第２
の実施例を示すブロック図、第３図は第１図、第２図に
用いられる擬似ランダム（Ｍ系列〉符号発生回路１の一
例を示す回路図である。 ｌ・・・擬似ランダム符号発生回路、２・・・ＭＯＭ、
３・・・出力端子、４・・・初期値設定制御信号入力端
子、６・・・データ入力端子、７・・・書き込み、読み
出しを切替する制御信号入力端子、８・・・フリップフ
ロップ、９・・・シフトレジスタ、１０・・・排他的論
理和回路、１１〜２０・・・出力端子。
第１の実施例を示すブロック図、第２図は本発明の第２
の実施例を示すブロック図、第３図は第１図、第２図に
用いられる擬似ランダム（Ｍ系列〉符号発生回路１の一
例を示す回路図である。 ｌ・・・擬似ランダム符号発生回路、２・・・ＭＯＭ、
３・・・出力端子、４・・・初期値設定制御信号入力端
子、６・・・データ入力端子、７・・・書き込み、読み
出しを切替する制御信号入力端子、８・・・フリップフ
ロップ、９・・・シフトレジスタ、１０・・・排他的論
理和回路、１１〜２０・・・出力端子。
Claims (1)
- メモリー回路のテスト方法において、制御信号に依り
初期値設定されかつ有限の周期を持つ擬似ランダム符号
を出力する信号発生回路の出力信号を前記メモリ回路の
入力アドレス信号とすることを特徴とするメモリー回路
のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271160A JPS63127500A (ja) | 1986-11-14 | 1986-11-14 | メモリ−回路のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271160A JPS63127500A (ja) | 1986-11-14 | 1986-11-14 | メモリ−回路のテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63127500A true JPS63127500A (ja) | 1988-05-31 |
Family
ID=17496173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271160A Pending JPS63127500A (ja) | 1986-11-14 | 1986-11-14 | メモリ−回路のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63127500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535163A (en) * | 1993-11-01 | 1996-07-09 | Nec Corporation | Semiconductor memory device for inputting and outputting data in a unit of bits |
-
1986
- 1986-11-14 JP JP61271160A patent/JPS63127500A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535163A (en) * | 1993-11-01 | 1996-07-09 | Nec Corporation | Semiconductor memory device for inputting and outputting data in a unit of bits |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5051997A (en) | Semiconductor integrated circuit with self-test function | |
| KR100198521B1 (ko) | 어드레스 패턴 발생기 | |
| US4402081A (en) | Semiconductor memory test pattern generating apparatus | |
| GB2172128A (en) | A method of and apparatus for fault testing a random access memory system | |
| JPH02133834A (ja) | インサートキットエミュレータ | |
| JPS6288972A (ja) | 階層テスト・シ−ケンサ | |
| JPH0641966B2 (ja) | パタ−ン発生装置 | |
| US5127010A (en) | Pattern generator | |
| JP2591825B2 (ja) | 圧縮データを用いた論理回路試験方法及びその装置 | |
| US5140176A (en) | Sequential logic circuit device | |
| JPS63127500A (ja) | メモリ−回路のテスト方法 | |
| EP0141562A2 (en) | Method and apparatus for generating a sequence of multibit words | |
| US6601204B1 (en) | Pattern generating method, pattern generator using the method, and memory tester using the pattern generator | |
| US5897653A (en) | Data tracing apparatus | |
| GB2099618A (en) | Algorithmic word generator | |
| KR100449271B1 (ko) | 테스트 기능을 갖는 랜덤 넘버 발생기 및 그 테스트 방법 | |
| JPS63108747A (ja) | ゲ−トアレイ集積回路 | |
| JP2568268B2 (ja) | データ列発生回路及びその回路を用いたメモリテスト装置 | |
| JPH04244979A (ja) | 遅延テストパターン及びその作成方法 | |
| KR100349683B1 (ko) | 다수의 다중 입력 쉬프트 레지스터를 이용한 롬 테스트 장치 | |
| JPH04147500A (ja) | 半導体集積回路のテスト回路 | |
| JPH0690266B2 (ja) | 半導体集積回路装置 | |
| JPS6153579A (ja) | 論理回路機能試験機 | |
| KR960006008A (ko) | 병렬 테스트 회로를 포함한 메모리 소자 | |
| SU1548788A1 (ru) | Узел заполнени тестовой информации |