JPH04147500A - 半導体集積回路のテスト回路 - Google Patents
半導体集積回路のテスト回路Info
- Publication number
- JPH04147500A JPH04147500A JP27275890A JP27275890A JPH04147500A JP H04147500 A JPH04147500 A JP H04147500A JP 27275890 A JP27275890 A JP 27275890A JP 27275890 A JP27275890 A JP 27275890A JP H04147500 A JPH04147500 A JP H04147500A
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- Japan
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- data
- test
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- circuit
- memory
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Links
- 238000012360 testing method Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000015654 memory Effects 0.000 claims abstract description 65
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路のテスト回路に関し、特に書き
換え可能なメモリのテスト回路に関する。
換え可能なメモリのテスト回路に関する。
従来の半導体集積回路には、ディジタルデータを大量に
記憶するためのメモリ回路があり、その中には書き換え
可能なメモリであるＲＡＭ’？ＢＰ−ＲＯＭ、Ｅ２ＦＲ
ＯＭ等がある。
記憶するためのメモリ回路があり、その中には書き換え
可能なメモリであるＲＡＭ’？ＢＰ−ＲＯＭ、Ｅ２ＦＲ
ＯＭ等がある。
これら従来のメモリ回路の構成を第３図に示す。
第３図において、メモリ回路６．メモリへの書き込みデ
ータ７、読み出しデータ８．メモリの番地を示すアドレ
スデータ９が示されている。このようなメモリ回路６を
内蔵する半導体集積回路において、メモリ回路６をテス
トする手順は、従来では以下の様に行なっていた。
ータ７、読み出しデータ８．メモリの番地を示すアドレ
スデータ９が示されている。このようなメモリ回路６を
内蔵する半導体集積回路において、メモリ回路６をテス
トする手順は、従来では以下の様に行なっていた。
第３図において、まず書き込みデータ７を外部より設定
し、全メモリセル分だけアドレスデータ９を変化させ、
全メモリセルに書き込みデータ７を書き込む。
し、全メモリセル分だけアドレスデータ９を変化させ、
全メモリセルに書き込みデータ７を書き込む。
次に読み出し状態にして、アドレスデータ９を変化させ
、全メモリセルより読み出しデータ８を読み出す。
、全メモリセルより読み出しデータ８を読み出す。
その時、書き込み時に各メモリセルに書き込ん−・つ−
だデータと、読み出しデータ８との比較は、外部に別途
設けたテスト回路で行っていた。
設けたテスト回路で行っていた。
前述した従来の半導体集積回路では、メモリ回路６をテ
ストする為に、外部よりデータを設定して、書き込み又
読み出し、データも外部に出力し、前記書き込みデータ
との比較を外部で行うので、ＩＣテスタ等の特別なテス
ト装置を別途必要とするという問題がある。又、書きこ
みデータや、読み出しデータ等の期待値がテスト用のパ
ターンとして必要となる。
ストする為に、外部よりデータを設定して、書き込み又
読み出し、データも外部に出力し、前記書き込みデータ
との比較を外部で行うので、ＩＣテスタ等の特別なテス
ト装置を別途必要とするという問題がある。又、書きこ
みデータや、読み出しデータ等の期待値がテスト用のパ
ターンとして必要となる。
そこで、本発明の目的は、前述した問題を解決し、テス
トパターンやＩＣテスタ等の特別なテスト装置を必要と
せず、メモリ回路のテストを行うことができるような半
導体集積回路のテスト回路を提供することにある。
トパターンやＩＣテスタ等の特別なテスト装置を必要と
せず、メモリ回路のテストを行うことができるような半
導体集積回路のテスト回路を提供することにある。
本発明の半導体集積回路のテスト回路の構成は、書き換
え可能なメモリ回路を内蔵し、テスト前に値を設定して
その出力が前記メモリ回路の書き込みデータとなる少な
くとも１つのレジスタと、前記メモリ回路の読み出しデ
ータと前記レジスタとを比較して不一致信号を出力する
コンパレータとを備えていることを特徴とする。
え可能なメモリ回路を内蔵し、テスト前に値を設定して
その出力が前記メモリ回路の書き込みデータとなる少な
くとも１つのレジスタと、前記メモリ回路の読み出しデ
ータと前記レジスタとを比較して不一致信号を出力する
コンパレータとを備えていることを特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する第１図は本
発明の一実施例の半導体集積回路のテスト回路を示す回
路図である。第１図において、本実施例のテスト回路は
、メモリ回路６の他に、コンパレータ５．Ｉ／レジスタ
、カウンタ１０が用意される。さらに、コンパレータ５
の不一致出力信号ｌと、カウンタ１０の入力り口・ツク
パルス２と、書きこみデータ及び読み出しデータの期待
値であるレジスタ３と、読み出しデータと期待値との比
較を行うコンパレータ５と、書き換え可能なメモリ回路
６と、メモリ回Ａｌ８６の書き込みデータ７と、メモリ
回路６の読み出しデータ８と、メモリ回路６のアドレス
データ９と、カウンタ１０とが示されている。
発明の一実施例の半導体集積回路のテスト回路を示す回
路図である。第１図において、本実施例のテスト回路は
、メモリ回路６の他に、コンパレータ５．Ｉ／レジスタ
、カウンタ１０が用意される。さらに、コンパレータ５
の不一致出力信号ｌと、カウンタ１０の入力り口・ツク
パルス２と、書きこみデータ及び読み出しデータの期待
値であるレジスタ３と、読み出しデータと期待値との比
較を行うコンパレータ５と、書き換え可能なメモリ回路
６と、メモリ回Ａｌ８６の書き込みデータ７と、メモリ
回路６の読み出しデータ８と、メモリ回路６のアドレス
データ９と、カウンタ１０とが示されている。
本実施例において、メモリ回路のテスト順序を、第１図
を参照して説明する。まずテストに入る前にレジスタ３
にテスト用のデータを設定しておく。次に全メモリセル
のアドレスを示すようなカウンタ１０に、クロックパル
ス２を加え、アドレスデータ９を変化させ、全メモリセ
ルにレジスタ３の値を書き込む。その後、読み出し状態
にし、メモリセルに書き込んだデータを読み出す。
を参照して説明する。まずテストに入る前にレジスタ３
にテスト用のデータを設定しておく。次に全メモリセル
のアドレスを示すようなカウンタ１０に、クロックパル
ス２を加え、アドレスデータ９を変化させ、全メモリセ
ルにレジスタ３の値を書き込む。その後、読み出し状態
にし、メモリセルに書き込んだデータを読み出す。
その読み出しデータ８は、コンパレータ５に入力してい
て、これがレジスタ３と比較され、不一致の場合は不一
致信号１を出力する。その際のアドレスは、カウンタ１
０の出力であるアドレスデータ９となり、クロックパル
ス２の入力数により、カウンタの出力であるアドレスを
特定できるようになっている。
て、これがレジスタ３と比較され、不一致の場合は不一
致信号１を出力する。その際のアドレスは、カウンタ１
０の出力であるアドレスデータ９となり、クロックパル
ス２の入力数により、カウンタの出力であるアドレスを
特定できるようになっている。
第２図は本発明の他の実施例を示す回路図である。第２
図において、本実施例は、ビ・ント干渉チエツクができ
るようにしたものである。ビ・ｙト干渉チエ・ツクとは
、メモリ回路６のテスト項目の１つであり１．メモリセ
ルが格子状に並んでし）る時に、そのセルのとなりのセ
ルの影響がなり）ことを、チエツクするテストである。
図において、本実施例は、ビ・ント干渉チエツクができ
るようにしたものである。ビ・ｙト干渉チエ・ツクとは
、メモリ回路６のテスト項目の１つであり１．メモリセ
ルが格子状に並んでし）る時に、そのセルのとなりのセ
ルの影響がなり）ことを、チエツクするテストである。
第２図において、書き込みデータ及び読み出しデータの
期待値であるレジスタ３，４と、レジスタ３．４の出力
でマルチプレクサ１５の入力となる入力データ１１．１
２と、アドレスデータ９をデコードするデコーダ１３と
、デコーダ１３の出力信号でありかつマルチプレクサ１
５の入力となる選択信号１４と、レジスタ３とレジスタ
４とを選択するマルチプレクサ１５とが示されている。
期待値であるレジスタ３，４と、レジスタ３．４の出力
でマルチプレクサ１５の入力となる入力データ１１．１
２と、アドレスデータ９をデコードするデコーダ１３と
、デコーダ１３の出力信号でありかつマルチプレクサ１
５の入力となる選択信号１４と、レジスタ３とレジスタ
４とを選択するマルチプレクサ１５とが示されている。
第４図は、第２図のメモリセルのビット構成図である。
第４図において、格子状の各−区画は、メモリセル１ビ
ツトを示しており１区画内の○はメモリされた例えば１
”レベル、Δは例えば°０”レベルを示している。
ツトを示しており１区画内の○はメモリされた例えば１
”レベル、Δは例えば°０”レベルを示している。
第４図において、レジスタ３のデータを書き込むべきメ
モリセル群１６と、レジスタ４のデータを書き込むべき
メモリセル群１７とがある。
モリセル群１６と、レジスタ４のデータを書き込むべき
メモリセル群１７とがある。
第２図の実施例において、メモリ回路６のテストの１つ
であるビット干渉チエ・・Ｉりの順序を第２図及び第４
図を参照して説明する。
であるビット干渉チエ・・Ｉりの順序を第２図及び第４
図を参照して説明する。
まず、レジスタ３とレジスタ４とに、干渉用のデータを
設定する。これは、通常それぞれの°″ｏ”、’“１”
反転データとなる。次に、全メモリセルのアドレスを示
すようなカウンタ１０にクロックパルスを入力し、アド
レスデータ９を変化させ、全メモリセルにレジスタの値
を書き込む。
設定する。これは、通常それぞれの°″ｏ”、’“１”
反転データとなる。次に、全メモリセルのアドレスを示
すようなカウンタ１０にクロックパルスを入力し、アド
レスデータ９を変化させ、全メモリセルにレジスタの値
を書き込む。
その際、レジスタ３とレジスタ４との選択をマルチプレ
クサ１５で行うが、この選択には、アドレスデータをデ
コードしたデコーダ１３の出力が用いられる。
クサ１５で行うが、この選択には、アドレスデータをデ
コードしたデコーダ１３の出力が用いられる。
これは、いかなるデータとデコードするのか説明すると
、第４図において、メモリセルが格子状に並んでいる時
、メモリセルのデータ入出力が接続されているデジット
方向に、交互に“Ｏ”と°°１°°のデータを書き込む
ために、第４図で示すメモリセル群１６と１７を交互に
選択するようにアドレスをデコードする。これにより、
書き込み時、アドレスデータ９により、第４図のメモリ
セル群１６にはレジスタ３のデータ、メモリセル群１７
にはレジスタ４のデータというように、書き込みデータ
を選択する事ができる。このようにして全メモリセルに
干渉用のデータを書き込んだ後は、読み出し状態にし、
メモリセルに書き込んだデータを読み出す。その読み出
しデータ８はコンパレータ５に入力していて、読み出し
データの期待値であるマルチプレクサ１５の出力データ
と比較され、不一致の場合は不一致信号゛１”を出力す
る。その時のマルチプレクサ１５で選択されるレジスタ
は、書き込み時と同じデコーダ１３で選択されるので、
書きこみ時と同じアドレスなら同じレジスタとなる。又
、その際のアドレスはカウンタ１０の出力であるアドレ
スデータ９となり。
、第４図において、メモリセルが格子状に並んでいる時
、メモリセルのデータ入出力が接続されているデジット
方向に、交互に“Ｏ”と°°１°°のデータを書き込む
ために、第４図で示すメモリセル群１６と１７を交互に
選択するようにアドレスをデコードする。これにより、
書き込み時、アドレスデータ９により、第４図のメモリ
セル群１６にはレジスタ３のデータ、メモリセル群１７
にはレジスタ４のデータというように、書き込みデータ
を選択する事ができる。このようにして全メモリセルに
干渉用のデータを書き込んだ後は、読み出し状態にし、
メモリセルに書き込んだデータを読み出す。その読み出
しデータ８はコンパレータ５に入力していて、読み出し
データの期待値であるマルチプレクサ１５の出力データ
と比較され、不一致の場合は不一致信号゛１”を出力す
る。その時のマルチプレクサ１５で選択されるレジスタ
は、書き込み時と同じデコーダ１３で選択されるので、
書きこみ時と同じアドレスなら同じレジスタとなる。又
、その際のアドレスはカウンタ１０の出力であるアドレ
スデータ９となり。
クロックパルス２の入力数により、カウンタ１０の出力
であるアドレスを特定できるようになっている。
であるアドレスを特定できるようになっている。
以上のように、第１図及び第２図に示す実施例の回路は
、テスト前に値を設定しておく事により、その後は外部
からの入力は必要とせず、メモリ回路６のテストを行う
ことができる。
、テスト前に値を設定しておく事により、その後は外部
からの入力は必要とせず、メモリ回路６のテストを行う
ことができる。
以上説明したように、本発明によれば、テストパターン
やＩＣテスタ等の特別なテスト装置を必要とせず、メモ
リ回路のテストを行うことができ、また内部で判定を行
なっている為他のテストと同時にテストする事も可能で
、テスト時間を短縮できるという効果を有する。
やＩＣテスタ等の特別なテスト装置を必要とせず、メモ
リ回路のテストを行うことができ、また内部で判定を行
なっている為他のテストと同時にテストする事も可能で
、テスト時間を短縮できるという効果を有する。
第１図は本発明の一実施例の半導体累積回路のテスト回
路の回路図、第２図は本発明の他の実施例の回路図、第
３図は従来のメモリ回路の一例を示す回路図、第４図は
第２図のメモリセルのビット構成図である。 １・・・コンパし一夕の不一致出力信号、２・・・カウ
ンタの入力クロックパルス、３．４・・・レジスタ、ら
・・・コンパレータ、６・・・メモリ回路、７・・・メ
モリ回路の書き込みデータ、８・・・メモリ回路の読み
出しデータ、９・・・メモリ回路のアドレスデータ、１
０・・・カウンタ、１１．１２・・・レジスタの出力、
１３・・・デコーダ、１４・・・マルチプレクサの選択
信号、１５・・・マルチプレクサ、１６．１７・・・メ
モリセル群。
路の回路図、第２図は本発明の他の実施例の回路図、第
３図は従来のメモリ回路の一例を示す回路図、第４図は
第２図のメモリセルのビット構成図である。 １・・・コンパし一夕の不一致出力信号、２・・・カウ
ンタの入力クロックパルス、３．４・・・レジスタ、ら
・・・コンパレータ、６・・・メモリ回路、７・・・メ
モリ回路の書き込みデータ、８・・・メモリ回路の読み
出しデータ、９・・・メモリ回路のアドレスデータ、１
０・・・カウンタ、１１．１２・・・レジスタの出力、
１３・・・デコーダ、１４・・・マルチプレクサの選択
信号、１５・・・マルチプレクサ、１６．１７・・・メ
モリセル群。
Claims (1)
- 書き換え可能なメモリ回路を内蔵する半導体集積回路に
おいて、テスト前に値を設定してその出力が前記メモリ
回路の書き込みデータとなる少なくとも１つのレジスタ
と、前記メモリ回路の読み出しデータと前記レジスタと
を比較して不一致信号を出力するコンパレータとを含む
ことを特徴とする半導体集積回路のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27275890A JPH04147500A (ja) | 1990-10-11 | 1990-10-11 | 半導体集積回路のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27275890A JPH04147500A (ja) | 1990-10-11 | 1990-10-11 | 半導体集積回路のテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04147500A true JPH04147500A (ja) | 1992-05-20 |
Family
ID=17518342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27275890A Pending JPH04147500A (ja) | 1990-10-11 | 1990-10-11 | 半導体集積回路のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04147500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100825776B1 (ko) * | 2006-08-28 | 2008-04-28 | 삼성전자주식회사 | 메모리 장치 및 그 테스트 방법 |
-
1990
- 1990-10-11 JP JP27275890A patent/JPH04147500A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100825776B1 (ko) * | 2006-08-28 | 2008-04-28 | 삼성전자주식회사 | 메모리 장치 및 그 테스트 방법 |
| US7765442B2 (en) | 2006-08-28 | 2010-07-27 | Samsung Electronics Co., Ltd. | Memory device testable without using data and dataless test method |
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