JP2568268B2 - データ列発生回路及びその回路を用いたメモリテスト装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、特殊な変化を行なうデータ列を発生するデ
ータ列発生回路、及び、そのデータ列発生回路を用いた
メモリテスト装置に関する。

［従来の技術］ 従来、半導体メモリ、例えば、RAM（Random Access M
emory）のテスト方法として、アドレスをコンプリメン
トに変化させていく方法がある（雑誌「電子材料」、19
74年１月号、pp58−59参照）。

ここで、アドレスコンプリメントとは、アドレス数Ｎ
のメモリのアドレスＡ（１）、Ａ（２）、……Ａ（Ｎ）
（但し、Ａ（Ｘ）はＸが大きいものほど大きいアドレス
とする）を、Ａ（１）、Ａ（Ｎ）、Ａ（２）、Ａ（Ｎ−
１）、…Ａ（N/2−１）、Ａ（N/2）の順に交互に相補的
に入力すること、又は、Ａ（Ｎ）、Ａ（１）、Ａ（Ｎ−
１）、Ａ（２）……Ａ（N/2）、Ａ（N/2−１）の順に交
互に相補的に入力することをいう。なお、以下では、前
者を昇順のアドレスコンプリメントと呼び、後者を降順
のアドレスコンプリメントと呼ぶ。

アドレスコンプリメントは、メモリのアドレスデコー
ダの各ビットが、アドレスが入力される毎に論理「１」
と論理「０」との間で交互に変化するので、メモリの特
にアドレスデコーダの動作を動的にテストすることがで
きる。

従来のアドレスコンプリメントを適用したメモリテス
ト装置を第２図のブロック図に示し、そのテスト手順を
第３図のフローチャートに示す。

第２図において、テスト装置本体10がメモリ11のテス
トを行なう。テスト装置本体10はメモリ11に対する書込
みデータを発生すると共に、メモリ11のメモリエリアを
特定するアドレスを発生するものである。書込みデータ
は、入力データラッチ回路12でラッチされてメモリ11に
与えられる。アドレスは、アドレスラッチ回路13でラッ
チされてメモリ11に与えられる。また、テスト装置本体
10は、図示は省略するがメモリ11に対して書込み動作又
は読出し動作を指示する書込み読出し制御信号を与え
る。また、メモリ11から読み出されたデータは、出力デ
ータラッチ回路14でラッチされてテスト装置本体10に与
えられるようになされている。

なお、アドレス及び書込みデータは、共通のバスによ
ってテスト装置本体10から入力データラッチ回路12又は
アドレスラッチ回路13に与えられる。

メモリ11に対する基本的な書込み動作は、最初のサイ
クルで書込みアドレスを出力してアドレスラッチ回路13
にラッチさせ、次のサイクルで書込みデータを出力して
入力データラッチ回路12にラッチさせることで行なう。
また、メモリ11に対する基本的な読出し動作は、最初の
サイクルで読出しアドレスを出力してアドレスラッチ回
路13にラッチさせ、次のサイクルでそのアドレスのメモ
リエリアからデータを読み出して出力データラッチ回路
14にラッチさせることで行なう。

テスト装置本体10は、このような基本的な書込み動作
及び読出し動作を組み合わせてなる第３図のテスト手順
に従って、メモリ11をテストする。

まず、テスト装置本体10は、パラメータｉを初期値１
に設定した後、最初のサイクルでアドレスＡ（ｉ）を出
力し、次のサイクルでデータＤを出力してアドレスＡ
（ｉ）のメモリエリアにデータＤを書込む（ステップ10
0〜102）。

次いで、最初のサイクルでアドレスＡ（ｉ）の相補ア
ドレス（アドレスＡ（ｉ）の全ビットの論理レベルを反
転させたアドレス）IA（ｉ）を出力し、次のサイクルで
データＤを出力してアドレスIA（ｉ）のメモリエリアに
データＤを書込む（ステップ103、104）。

その後、パラメータｉをインクリメントし、パラメー
タｉがメモリ11のアドレス数Ｎの半分の値N/2になって
いないことを確認して上述のステップ101に戻り、パラ
メータｉが値N/2になった段階で第１のループ処理を終
了して第２のループ処理に進む（ステップ105、106）。

従って、この第１のループ処理は、昇順のアドレスコ
ンプリメントによってメモリ11の全てのエリアにデータ
Ｄを書込む処理である。

テスト装置本体10は、第２のループ処理では、まず、
パラメータｉを初期値１に設定した後、最初のサイクル
でアドレスＡ（ｉ）を出力し、次のサイクルでそのメモ
リエリアからデータＤを読出してテストすると共に、読
出したデータＤの反転データIDを出力して読出したばか
りのメモリエリアにデータIDを書込む（ステップ110〜1
13）。

次いで、最初のサイクルでアドレスＡ（ｉ）の相補ア
ドレスIA（ｉ）を出力し、次のサイクルでそのメモリエ
リアからデータＤを読出してテストすると共に、読出し
たデータＤの反転データIDを出力して読出したばかりの
メモリエリアにデータIDを書込む（ステップ114〜11
6）。

その後、パラメータｉをインクリメントし、パラメー
タｉが値N/2になっていないことを確認して上述のステ
ップ111に戻り、パラメータｉが値N/2になった段階で第
２のループ処理を終了して第３のループ処理に進む（ス
テップ117、118）。

従って、この第２のループ処理は、昇順のアドレスコ
ンプリメントによって、メモリ11の各エリアから記憶デ
ータＤを読出してテストを行ない、読出したエリアに読
出したデータの反転データIDを書込んでいく処理であ
る。

第３のループ処理は、第２のループ処理と同様な処理
であるが、メモリ11の各エリアから読み出されるデータ
がデータIDである点、及び各エリアに書込むデータがデ
ータＤである点が異なる（ステップ120〜128）。

テスト装置本体10は、第３のループ処理が終了する
と、第４のループ処理（ステップ130〜138）に進む。第
４のループ処理は、第１〜第３のループ処理とは異なり
降順のアドレスコンプリメントによる。第４の処理ルー
プは、降順のアドレスコンプリメントによって、メモリ
11の各エリアから記憶データＤを読出してテストを行な
い、読出したメモリエリアに読出したデータの反転デー
タIDを書込んでいく処理である。

テスト装置本体10は、第４のループ処理が終了する
と、第５のループ処理（ステップ140〜148）に進む。第
５のループ処理は、第４のループ処理と同様な降順のア
ドレスコンプリメントによる処理であるが、メモリ11の
各エリアから読み出されるデータがデータIDである点、
及び各エリアに書込むデータがデータＤである点が第４
の処理ループと異なる。

テスト装置本体10は第５のループ処理が終了すると、
メモリ11に対する一連のテストを終了させる。

［発明が解決しようとする課題］ 上述した従来のメモリテスト装置では、テスト装置本
体10はアドレスコンプリメントに従って変化するアドレ
スを２サイクル毎に発生しなければならない。また、こ
れらの中間サイクルにおいてデータを発生しなければな
らない。サイクルがテストの総時間を決定するため、短
いサイクルを実現することが望ましい。

アドレスコンプリメントに従て変化するアドレス及び
その中間サイクルで出力するデータをソフトウェア的に
発生することはサイクルが長く必要となる。そこで、従
来では、サイクルを短くできるように、発生すべきアド
レス及びデータを全て用意して補助記憶装置10aに格納
しておき、この補助記憶装置10aから順次読出して次々
と出力するようにしていた。

ところで、補助記憶装置10aに用意して格納しておく
アドレス及びデータの総量は、次式 アドレス及びデータの総量＝（アドレス入力のサイクル ＋データ読出し・書込みのサイクル） ×メモリのアドレス数×ループ数 ＝２×Ｎ×５＝10N …（１） より求めることができ、10Nサイクル分という多くの量
である。

今後、ますますRAMの容量、従って、メモリのアドレ
ス数Ｎが大きくなっていく傾向にある。この場合には、
用意しておくアドレス及びデータの総量10Nがメモリの
アドレス数Ｎに比例しているので、用意しておく総量は
非常に大きくなり、補助記憶装置（例えば、ディスクメ
モリ容量）10aには入り切らなくなることも生じる。す
なわち、アドレスコンプリメント方式に従うメモリテス
トを実行し得なくなることも生じる。複数の補助記憶装
置に分けて記憶すれば、記憶することも可能であるが、
この場合には、メモリテスト装置の構成を複雑なものと
する。

そこで、アドレスを単純にインクリメントして発生さ
せてテストするメモリテスト装置が提案されている。第
４図は、この提案されたメモリテスト装置を示すブロッ
ク図であり、第２図との同一部分には同一符号を付して
示している。

このメモリテスト装置においては、アドレスを単純に
インクリメントして発生するカウンタ回路15を設け、テ
ストモードにおいては、このカウンタ回路15からのアド
レスをマルチプレクサ回路16が選択してメモリ11に与え
るようにしている。従って、テスト装置本体17は、各処
理ループの開始時にカウンタ回路15をリセットすれば良
い。この従来装置では、アドレスはカウンタ回路15が発
生するので、テスト装置本体17にアドレスを記憶してお
く必要がなく、また、アドレスが一巡する間、入力デー
タラッチ回路12に同一データをラッチさせてデータの書
込みを行なうことができる。従って、ごく僅かな書込み
データだけをテスト装置本体17が記憶していれば良い。

しかし、この従来装置では、アドレスが単純なインク
リメント変化であるため、メモリ11の特にアドレスデコ
ーダの動的な動作をテストすることができない。

本発明は、以上の点を考慮してなされたものであり、
アドレスコンプリメントに従うテストを実行することが
できる。しかも、テスト装置本体に用意しておくデータ
量が少なくて良いメモリテスト装置を提供しようとする
ものである。また、そのようなメモリテスト装置を実現
させることができるデータ列発生回路を提供しようとす
るものである。

［課題を解決するための手段］ 第１の本発明によるデータ列発生回路は、カウンタ回
路と、カウンタ回路の最下位ビットデータと昇順／降順
指示信号の排他的ノアを得る排他的ノア回路およびこの
排他的ノア出力とカウンタ回路からの最下位ビットデー
タ以外の各ビットデータとの排他的論理和をとる排他的
論理和回路とからなり、このカウンタ回路から出力され
た最下位ビットデータが一方の論理レベルのとき、カウ
ンタ回路から出力された他のビットデータをそのまま通
過させて出力するとともに、最下位ビットデータが他の
論理レベルのとき、カウンタ回路から出力された他のビ
ットデータを反転させて出力する論理回路と、カウンタ
回路にリセット信号を与えた後、カウンタ回路に所定周
期のクロック信号を与える制御回路とを備え、中央値よ
り大きい値および中央値より小さい値をクロック信号の
発生毎に交互にとりながら、しかも、クロック信号の発
生が多くなるに従って中央値に収束していくように変化
するデータ列を発生するデータ列を発生するものであ
る。

第２の本発明によるメモリテスト装置は、第１の本発
明によるデータ列発生回路をアドレスコンプリメントに
従ったアドレス発生回路として用い、テスト装置本体か
ら昇順／降順指示信号を受け、テスト装置本体からメモ
リにテストデータを与えるものである。

［作用］ 第１の本発明では、カウンタ回路から出力された最下
位ビットデータが一方の論理レベルのとき、カウンタ回
路から出力された他のビットデータをそのまま通過させ
て出力するとともに、最下位ビットデータが他の論理レ
ベルのとき、カウンタ回路から出力された他のビットデ
ータを反転させて出力する。これにより、中央値より大
きい値および中央値より小さい値をクロック信号の発生
毎に交互にとりながら、しかも、クロック信号の発生が
多くなるに従って中央値に収束していくように変化する
データ列を発生する。

第２の本発明では、第１の本発明によるデータ列発生
回路をアドレスコンプリメントに従ったアドレス発生回
路として用いているので、書込み及び読出し可能メモリ
であれば、アドレスによって特定されたメモリエリアに
対してデータを書き込んだり又は読み出したりしてテス
トを行い、読出し専用メモリであれば、アドレスによっ
て特定されたメモリエリアに対してデータを読み出して
テストを行う。

［実施例］ 以下、本発明の一実施例を図面の参照しながら詳述す
る。

実施例の全体構成 まず、実施例の全体構成について説明する。

第１図はこの実施例の全体構成を示すブロック図であ
る。第１図において、テスト装置本体20は、テスト対象
であるメモリ21に対する書込みデータを発生すると共
に、メモリ21から読み出されたデータをテストするもの
である。書込みデータは、入力データラッチ回路22にラ
ッチされてメモリ21に与えられる。また、メモリ21の通
常の使用時のためにアドレスラッチ回路23が設けられて
いる。しかし、この実施例の場合、テスト装置本体20は
アドレスを発生せず、そのため、アドレスラッチ回路23
は、テストモードにおいては意味を有しない。メモリ21
から読み出されたデータは、出力データラッチ回路24で
ラッチされてテスト装置本体20に与えられる。

メモリ21のアクセスするメモリエリアを特定するアド
レスは、テスト装置本体20の制御の下に、アドレス発生
回路25が発生する。アドレス発生回路25は、カウンタ回
路26及びアドレスコンプリメント化回路27を備えてい
る。カウンタ回路26は、テスト装置本体20からリセット
信号RSTが与えられた後、到来するクロック信号CKに応
じてカウントアップするデータを発生し、アドレスコン
プリメント化回路27は、そのデータを、テスト装置本体
20から与えられる昇順／降順指示信号U/Dに応じて、昇
順アドレスコンプリメントに従うアドレス、又は、降順
アドレスコンプリメントに従うアドレスに変換して出力
する。

アドレスラッチ回路23にラッチされたアドレス、及
び、アドレス発生回路25が発生したアドレスは、マルチ
プレクサ回路28に与えられる。マルチプレクサ回路28に
は、テスト装置本体20から選択指示信号TESが与えら
れ、マルチプレクサ回路28は、テストモードのときに
は、アドレス発生回路25が発生したアドレスをメモリ21
に与える。

アドレス発生回路25の詳細構成 次に、アドレス発生回路25の詳細構成を説明する。

ここで、第５図はアドレス発生回路25の詳細構成を示
すブロック図、第６図及び第７図はそれぞれアドレスコ
ンプリメント化回路27の入出力データ等を示す図表であ
る。

なお、説明を簡単にするため、発生するアドレスが３
ビットであるものとする。

第５図において、この実施例のカウンタ回路26は、４
ビットのアップカウンタでなり、上述したテスト装置本
体20からリセット信号RST及びクロック信号CKが与えら
れる。従って、カウンタ回路26は、リセット信号RSTが
与えられた後、クロック信号CKが到来する毎にカウント
アップしていき、第６図及び第７図に示すようにインク
リメントしていく４ビットデータD1〜D4を出力する。

この４ビットデータD1〜D4がアドレスコンプリメント
化回路27に与えられる。アドレスコンプリメント化回路
27には、テスト装置本体20から昇順／降順指示信号U/D
が与えられる。昇順／降順指示信号U/Dは、昇順アドレ
スコンプリメントを指示する場合には論理「１」で、降
順アドレスコンプリメントを指示する場合には論理
「０」をとるものである。

アドレスコンプリメント化回路27は、カウンタ回路26
の最下位ビットデータD0と昇順／降順指示信号U/Dの排
他的ノアを得る排他的ノア回路30と、この排他的ノア出
力S30とカウンタ回路26からの最下位ビットデータ以外
の各ビットデータD1〜D3との排他的論理和をとる３個の
排他的論理和回路31〜33とからなる。排他的論理和回路
31〜33からの出力データA1〜A3がアドレスとなる。

以上の構成において、昇順／降順指示信号U/Dが昇順
アドレスコンプリメント（論理「１」）を指示している
ときには、排他的ノア回路30はカウンタ回路26からの最
下位ビットデータD0を反転するインバータ回路として動
作して、最下位ビットデータ列「01010101」の反転デー
タ列でなる排他的ノア出力列「10101010」を出力する。

各排他的論理回路31〜33は、排他的ノア出力S30が論
理「１」のときにカウンタ回路26から到来する各ビット
データD1〜D3をそのまま通過させ、排他的ノア出力S30
が論理「０」のときにカウンタ回路26から到来する各ビ
ットデータD1〜D3を反転させて通過させるものである。
上述のように、排他的ノア出力S30が「10101010」のよ
うに変化するので、各排他的論理和回路31〜33は、最初
のサイクルでは各ビットデータD1〜D3をそのまま通過さ
せ、次のサイクルでは各ビットデータD1〜D3を反転させ
て出力させ、その後のサイクルでは通過、反転を交互に
繰り返して出力する。

かくして、第６図に示すように、昇順／降順指示信号
U/Dが昇順アドレスコンプリメントを指示する場合に
は、昇順アドレスコンプリメントに従うアドレスA1〜A3
のデータ列がアドレス発生回路25から出力される。

他方、昇順／降順指示信号U/Dが降順アドレスコンプ
リメント（論理「０」）を指示しているときには、排他
的ノア回路30はカウンタ回路26からの最下位ビットデー
タD0をそのまま通過させる回路として動作して、最下位
ビットデータD0のデータ列「01010101」をそのまま出力
する。

そのため、各排他的論理和回路31〜33は、最初のサイ
クルではカウンタ回路26からの各ビットデータD1〜D3を
反転させて出力し、次のサイクルでは各ビットデータD1
〜D3をそのまま通過させ、その後のサイクルでは反転、
通過を交互に繰り返して出力する。

かくして、第７図に示すように、昇順／降順指示信号
U/Dが降順アドレスコンプリメントを指示する場合に
は、降順アドレスコンプリメントに従うアドレスのA1〜
A3のデータ列がアドレス発生回路25から出力される。

実施例のテスト手順 次に、この実施例によるテスト手順について説明す
る。

第８図はこの実施例によるテスト手順を示すフローチ
ャートである。

テスト装置本体20は、まず、アドレス発生回路25のア
ドレスコンプリメント化回路27に昇順アドレスコンプリ
メントを指示する昇順／降順指示信号U/Dを出力すると
共に、メモリ21に対する書込みデータＤを出力して入力
データラッチ回路２にラッチさせる（ステップ200、20
1）。このとき、アドレスコンプリメント化回路27は、
昇順アドレスコンプリメントに従うアドレスを発生でき
る状態になる。

次いで、アドレス発生回路25のカウンタ回路26にリセ
ット信号RSTを出力してカウンタ回路26をリセットさ
せ、また、マルチプレクサ回路28にアドレスコンプリメ
ント化回路27からのアドレスを選択させる選択指示信号
TESを与える（ステップ202、203）。

以上までの処理が第１のループ処理におけるインシャ
ル処理である。このようなイニシャル処理が終了する
と、マルチプレクサ回路28を介して昇順アドレスコンプ
リメントに従うアドレスをメモリ21に与えて入力データ
ラッチ回路22にラッチされている書込みデータを該当す
るメモリエリアに書込む（ステップ204、205）。

その後、メモリ21の全てのメモリエリアにデータＤを
書込んでいないことを確認して、上述のステップ204に
戻ってカウンタ回路26にクロック信号CKを与えて昇順ア
ドレスコンプリメントに従う次のアドレスを発生させて
メモリ21に与える（ステップ206）。

このようなステップ204〜206でなる処理を繰返して昇
順アドレスコンプリメントに従いながらメモリ21の全て
のメモリエリアにデータＤを書込み、全てのメモリエリ
アにデータＤを書込んだときに第１のループ処理を終了
して第２のループ処理に進む。

この第２のループ処理において、昇順アドレスコンプ
リメントに従うアドレスをメモリ21に与えると共に、書
込みデータをラッチさせるイニシャル処理は、第１のル
ープ処理とほぼ同様である（ステップ210〜213）。しか
し、第１のループ処理における書込みデータＤの反転デ
ータIDを入力データラッチ回路22に書込みデータとして
ラッチさせる点が第１のループ処理のインシャル処理と
異なる。

このようなインシャル処理が終了すると、マルチプレ
クサ回路28を介して昇順アドレスコンプリメントに従う
アドレスをメモリ21に与えて、まず、記憶されているデ
ータＤを読出して出力データラッチ回路24にラッチさせ
て取り込んでテストを行ない、次いで、入力データラッ
チ回路22にラッチされている書込みデータIDを該当する
メモリエリアに書込む（ステップ214〜216）。

その後、メモリ21の全てのメモリエリアに対する処理
が終了していないことを確認して、上述のステップ214
に戻ってカウンタ回路26にクロック信号CKを与えて昇順
アドレスコンプリメントに従う次のアドレスを発生させ
てメモリ21に与える（ステップ217）。

このようなステップ214〜217でなる処理を繰返して昇
順アドレスコンプリメントに従いながらメモリ21の全て
のメモリエリアから記憶データＤを読出してテストを行
ない、読出したメモリエリアにデータIDを書込み、全て
のメモリエリアに対するデータＤの読出し、データIDの
書込みが終了したとき、この第２のループ処理を終了し
て第３のループ処理に進む。

この第３のループ処理において、昇順アドレスコンプ
リメントに従うアドレスをメモリ21に与えると共に、書
込みデータを入力データラッチ回路22にラッチさせるイ
ニシャル処理は、第１のループ処理と同一である（ステ
ップ220〜223）。

このようなイニシャル処理が終了すると、マルチプレ
クサ回路28を介して昇順アドレスコンプリメントに従う
アドレスをメモリ21に与えて、まず、記憶されているデ
ータIDを読出して出力データラッチ回路24にラッチさせ
て取り込んでテストを行ない、次いで、入力データラッ
チ回路22にラッチされている書込みデータＤを読出した
ばかりのメモリエリアに書込む（ステップ224〜226）。

その後、メモリ21の全てのメモリエリアに対する処理
が終了していないことを確認して、上述のステップ224
に戻ってカウンタ回路26にクロック信号CKを与えて昇順
アドレスコンプリメントに従う次のアドレスを発生させ
てメモリ21に与える（ステップ227）。

このようなステップ224〜227でなる処理を繰返して昇
順アドレスコンプリメントに従いながらメモリ21の全て
のメモリエリアから記憶データIDを読出してテストを行
ない、そのメモリエリアにデータＤを書込み、全てのメ
モリエリアに対するデータIDの読出し、データＤの書込
みが終了したとき、この第３のループ処理を終了して第
４のループ処理に進む。

この第４のループ処理において、テスト装置本体20
は、まず、アドレス発生回路25のアドレスコンプリメン
ト化回路27に降順アドレスコンプリメントを指示する昇
順／降順指示信号U/Dを出力すると共に、メモリ21に対
する書込みデータIDを出力して入力データラッチ回路22
にラッチさせる（ステップ230、231）。このとき、アド
レスコンプリメント化回路27は、降順アドレスコンプリ
メントに従うアドレスを発生できる状態になる。

次いで、アドレス発生回路25のカウンタ回路26にリセ
ット信号RSTを出力してカウンタ回路26をリセットさ
せ、また、マルチプレクサ回路28にアドレスコンプリメ
ント化回路27からのアドレスを選択させる選択指示信号
TESを与える（ステップ232、233）。

以上までの処理が第４のループ処理におけるインシャ
ル処理である。このようなイニシャル処理が終了する
と、マルチプレクサ回路28を介して降順アドレスコンプ
リメントに従うアドレスをメモリ21に与えて、まず、記
憶されているデータＤを読出して出力データラッチ回路
24にラッチさせて取り込んでテストを行ない、次いで、
入力データラッチ回路22にラッチされている書込みデー
タIDを読出したばかりのメモリエリアに書込む（ステッ
プ234〜236）。

その後、メモリ21の全てのメモリエリアに対する処理
が終了していないことを確認して、上述のステップ234
に戻ってカウンタ回路26にクロック信号CKを与えて降順
アドレスコンプリメントに従う次のアドレスを発生させ
てメモリ21に与える（ステップ237）。

このようなステップ234〜237でなる処理を繰返して降
順アドレスコンプリメントに従いながらメモリ21の全て
のメモリエリアから記憶データＤを読出してテストを行
ない、そのメモリエリアにデータIDを書込み、全てのメ
モリエリアに対するデータＤの読出し、データIDの書込
みが終了したとき、この第４のループ処理を終了して第
５のループ処理に進む。

この第５のループ処理において、降順アドレスコンプ
リメントに従うアドレスをメモリ21に与えると共に、書
込みデータを入力データラッチ回路22にラッチさせるイ
ニシャル処理は、第４のループ処理とほぼ同様である
（ステップ240〜243）。しかし、第４のループ処理にお
ける書込みデータＤの反転データIDを入力データラッチ
回路22にラッチさせる点が第４のループ処理のインシャ
ル処理とは異なる。

以上のイニシャル処理が終了すると、マルチプレクサ
回路28を介して降順アドレスコンプリメントに従うアド
レスをメモリ21に与えて、まず、記憶されているデータ
IDを読出して出力データラッチ回路24にラッチさせて取
り込んでテストを行ない、次いで、入力データラッチ回
路22にラッチされている書込みデータＤを読出したばか
りのメモリエリアに書込む（ステップ244〜246）。

その後、メモリ21の全てのメモリエリアに対する処理
が終了していないことを確認して、上述のステップ244
に戻ってカウンタ回路26にクロック信号CKを与えて降順
アドレスコンプリメントに従う次のアドレスを発生させ
てメモリ21に与える（ステップ247）。

このようなステップ244〜247でなる処理を繰返して降
順アドレスコンプリメントに従いながらメモリ21の全て
のメモリエリアから記憶データIDを読出してテストを行
ない、そのメモリエリアにデータＤを書込み、全てのメ
モリエリアに対するデータIDの読出し、データＤの書込
みが終了したとき、この第５のループ処理を終了して一
連のテストを終了させる。

実施例の効果 従って、上述の実施例によれば、アドレス発生回路25
は、昇順アドレスコンプリメントに従うデータ列や、降
順アドレスコンプリメントに従う特殊なデータ列を発生
することができる。このようなアドレス発生回路25を用
いたので、テスト装置本体20には各ループ処理における
書込みデータ等の僅かな量のデータだけを記憶していれ
ば良く、テスト装置本体20の記憶構成を簡単なものとす
ることができる。しかも、アドレスコンプリメントに従
うテストを実行できて動的なメモリテストを実行するこ
とができる。

このようにテスト装置本体20の記憶データ量が少なく
て良いので、今後ますます集積化が進んで大容量化する
メモリのテストにも、アドレスコンプリメントによるテ
ストを適用することができるようになる。

他の実施例 （１）上述の実施例においては、テスト対象の半導体メ
モリがRAMであるものを示したが、ROM（Read Only Memo
ry）に対しても適用することができる。すなわち、メモ
リの動的な特性、例えば、アドレスデコーダの動的な特
性をテストするためにアドレスコンプリメントを適用す
ることに意義がある半導体メモリに対しては、本発明を
広く適用することができる。勿論、メモリのアドレスの
ビット数及びデータのビット数は、所定値に限定されな
いものではない。

（２）上述の実施例においては、５個のループ処理によ
ってメモリのテストを行なうものを示したが、これより
多くのループ処理でテストを行なっても良く、また、こ
れより少ないループ処理によってテストとを行なっても
良く、さらに、ループ処理の順序も上述の実施例のもの
に限定されない。要は、アドレスコンプリメントを用い
たテストであれば良い。

（３）テストを実行するための構成のうち、一部の構成
を、テストがなされるメモリを収容しているメモリチッ
プ上に構成しても良い。例えば、実施例のアドレス発生
回路25をメモリ21と同一のメモリチップ上に搭載しても
良い。

（４）第５図に示したアドレス発生回路25は、メモリテ
スト装置との関係では、アドレスを発生するものである
が、特殊な変化を行なうデータ列を発生するデータ列発
生回路としても意義を有し、例えば、複数ビットの入力
データからその入力データに応じた出力データを形成す
る論理回路をテストする際のテストデータ発生回路とし
て用いることもでき、また、各種装置のシュミレーショ
ン用の入力データの発生回路として用いることもでき
る。

（５）上述の実施例においては、アドレス発生回路25に
おけるカウンタ回路26がアップカウンタ構成のものを示
したが、ダウンカウンタ構成のものであっても同様に構
成することができる。

［発明の効果］ 以上のように、第１の本発明によれば、中央値より大
きい値及び中央値より小さい値をサイクル毎に交互にと
りながら、しかも、サイクルが進むに連れて中央値に収
束していくように変化する特殊なデータ列を発生するこ
とができるデータ列発生回路を得ることができる。

また、第２の発明によれば、第１の本発明にかかるデ
ータ列発生回路を、メモリテスト装置のアドレスコンプ
リメントに従うアドレスの発生回路として適用するよう
にしたので、テスト装置本体に多くのテスト用アドレス
やデータを記憶しておく必要がなくなり、メモリテスト
装置の構成を簡単にすることができると共に、大容量の
半導体メモリをもアドレスコンプリメントに従ってテス
トすることができるようにし得る。

【図面の簡単な説明】

第１図は第２図の本発明によるメモリテスト装置の構成
を示すブロック図、第２図は従来のメモリテスト装置の
第１例を示すブロック図、第３図は第２図の装置のテス
ト手順を示すフローチャート、第４図は従来のメモリテ
スト装置の第２例を示すブロック図、第５図は第２の本
発明によるデータ列発生回路（第１の本発明のメモリテ
スト装置におけるアドレス発生回路）の一実施例を示す
ブロック図、第６図及び第７図は第５図の回路の各部の
データ内容を示す図表、第８図は第１図の装置のテスト
手順を示すフローチャートである。 20……テスト装置本体、21……メモリ、25……アドレス
発生回路、26……カウンタ回路、27……アドレスコンプ
リメント化回路、30……排他的ノア回路、31〜33……排
他的論理和回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】カウンタ回路と、 カウンタ回路の最下位ビットデータと昇順／降順指示信
   号の排他的ノアを得る排他的ノア回路およびこの排他的
   ノア出力とカウンタ回路からの最下位ビットデータ以外
   の各ビットデータとの排他的論理和をとる排他的論理和
   回路とからなり、このカウンタ回路から出力された最下
   位ビットデータが一方の論理レベルのとき、カウンタ回
   路から出力された他のビットデータをそのまま通過させ
   て出力するとともに、最下位ビットデータが他の論理レ
   ベルのとき、カウンタ回路から出力された他のビットデ
   ータを反転させて出力する論理回路と、 カウンタ回路にリセット信号を与えた後、カウンタ回路
   に所定周期のクロック信号を与える制御回路とを備え、 中央値より大きい値および中央値より小さい値をクロッ
   ク信号の発生毎に交互にとりながら、しかも、クロック
   信号の発生が多くなるに従って中央値に収束していくよ
   うに変化するデータ列を発生するデータ列発生回路。
2. 【請求項２】請求項第１項記載のデータ列発生回路をア
   ドレスコンプリメントに従ったアドレス発生回路として
   用い、テスト装置本体から昇順／降順指示信号を受け、
   テスト装置本体からメモリにテストデータを与えること
   を特徴とする メモリテスト装置。