JPS59191657A - デジタル・パタ−ン発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｊロセ凝葱１０虹壮 本発明は所定のデジタル・パターンを発生するパターン
発生器に関する。

発明の背景 ランダム・ロジック集積回路（ＩＣ）、　　ロジック・
メモリＩＣ等のロジック回路を試験するのに、デジタル
（ロジック）・パターン発生器（以下、単にパターン発
生器ということがある）を用いている。

従来のパターン発生器は、試験に必要な所定のデジタル
・パターンをメモリＩＣに記憶し、この記憶したデジタ
ル・パターンを順次読出した。

よって、パターンの周波数はメモリの読出し速度に制限
された。ところがロジック回路が複雑になるにしたがっ
て、非常に多くのパターンを必要とし、またロジック回
路の処理動作が速くなるにしたがって、高速のパターン
が必要となった。しかし、大容量で高速動作のメモリが
存在しないため、高速パターンを発生する場合に、小容
量かつ高価な高速メモリを数多く用いる必要があり、パ
ターン発生器が高価かつ大形となった。

これらの欠点を改善するために、所定パターンを記憶し
た複数の低速メモリを並列に配置し、これら複数のメモ
リを順次選択してデジタル信号を得、全体として高速パ
ターンを発生する方式が提案されている。しかし、この
方式はメモリを決ったアドレス順に順次読出す場合はよ
いが、ジャンプ等の如くランダムにアドレスが変化する
場合は、ダミーサイクルが発生するという欠点を有する
。

この欠点を解決するため、所定パターンを記憶した複数
の低速メモリを第１マルチプレクサにより選択して、等
何曲にパターンを高速で得、第１マルチプレクサからの
パターンを第１及び第２高速（小容量）メモリに記憶さ
せ、これら第１及び第２高速メモリを第２マルチプレク
サにより交互に選択する方式が提案されている。即ち、
第１高速メモリが、第１マルチプレクサを介して低速メ
モリからのパターンを書込んでいる間に、第２高速メモ
リが記憶したパターンを出力し、これら動作を交互に繰
返している。しかし、この方式は複数のマルチプレクサ
が必要であり、構成が複雑（−なると共に、出カバター
ンの周波数が高速メモリの動作速度に制限されるという
欠点がある。

また、複数の低速大容量メモリと複数の高速小容量メモ
リを設け、これらメモリの各々を複数のブロック・エリ
アに分割し、高速小容量の各メモリのブロック・エリア
に低速大容量の各メモリからパターン・データを所定の
順序で転送し、高速小容量の各メモリのブロック・エリ
アを所定の順序でアクセスしてパターンを得る方式も提
案されている。しかし、この方式では高速小容量メモリ
の各ブロック・エリアの記憶容量は、低速大容量メモリ
の各ブロック・エリアの記憶容量と等しくなければなら
ず、また低速大容量メモリの各ブロック・エリアは複数
ステップ、例えば５００ステツプのパターンを記憶して
いるので、高速メモリは低速メモリに比較して小容量で
あるが、かなりの記憶容量が必要であった。また、低速
大容量メモリのパターン・データを高速小容量メモリに
直接書込んでいるため、少なくとも３個の高速小容量メ
モリがないと、ダミー・サイクルが生じてしまう。更に
、出カバターンの周波数が高速小容量メモリの動作速度
じ制限されているという欠点も有する。

発明の目的 従って本発明の目的の１つは、構成が簡単で高速のデジ
タル・パターンを発生するパターン発生器の提供にある
。

本発明の他の目的は、高速メモリの動作速（９）以」二
の高速デジタル・パターンを発生するパターン発生器の
提供にある。

本発明の更に他の目的は記憶されたパターンを１群毎に
ランダムに出力することが可能なデジタル・パターン発
生器の提供にある。

発明の概要 本発明のデジタル・パターン発生器は、同じロジック系
ならばメモリよりもシフト・レジスタの方が動作速度が
速く―ジッタが少ないこと（−注目すると共に、シフト
・レジスタの並列・直列変換機能を利用している。なお
、例えば高速であるＥＣＬ系の場合、本特許出願当時、
メモリ（ランダム・アクセス・メモリ）の動作速度は約
５０ＭＨ２であるが、シフト・レジスタの動作速度は約
２００　ＭＨｚである。複数の並列デジタル・データを
記憶したメモリからアドレス信号発生手段によりアドレ
ス指定された並列データを順次読出し、複数のシフト・
レジスタに順次書込む。シフト・レジスタに書込まれた
並列データを直列データ（二変換してデジタル・データ
として出力する。例えばシフト・レジスタが２個の場合
、第１シフト・レジスタが書込んだ並列データを直列デ
ータとして出力している間に第２シフト・レジスタがメ
モリからの新しい並列データを書込み、これら動作を交
互に繰返す。シフト・レジスタ（＝複数ビットのデータ
を並列データとして高速で書込めるので一方のシフト・
レジスタが直列データを出力している期間のほとんどを
メモリの次の並列データの出力に費やすことができる。

よって、メモリに低速大容量メモリを用いても、高速デ
ジタル・パターンを発生できる。またシフト・レジスタ
の最高動作速度とメモリの動作速度との差を、シフト・
レジスタのビット数（即ち並列データのビット数を増や
すことにより補えば、出カバターンの速邸（周波数）を
シフト・レジスタの最高動作速変にできる。更にアドレ
ス信号発生手段によりメモリをランダムにアドレス指定
することにより並列データのビット数毎にデジタル・パ
ターンのデータ順をメモリのデータ順と違えることがで
きる。

発明の実施例 以下、添付図を参照して本発明の好適な実施例を説明す
る。クロック発生器１０は所定周波数のクロック信号を
発生し、このクロック信号をアドレス信号発生手段とし
ての１０ピノ）・カウンタ１２に供給する。カウンタ１
２の第３出力ビツトＱ２〜第１Ｏ出力ビツトＱ９の８ビ
ツトをアドレス信号としてメモリ１４のアドレス端子Ａ
Ｏ〜Ａ７に供給する。カウンタ１２の第１及び第２出力
ピツ）ＱＯ（最下位ピット）及びＱｌ（第２最下位ビッ
ト）をアドレス信号として用いないので、このアドレス
信号はクロック信号の４サイクル毎に変化する。即ちク
ロック信号を４分の１に分周している。メモリ１４はラ
ンダム・アクセス・メモリ（ＲＡＭ）でもリード・オン
リ・メモリ（ＲＯＭ）でもよいが、予め所定の４ビット
並列データを記憶している。メモリ１４の並列出力デー
タ端子ＤＯ〜Ｄ３をシフト・レジスタ１８及び２０の並
列人力データ端子Ｄｏ−Ｄ３にレベル変換器１６を介し
て夫々接続する。レベル変換器１６はメモリ１４のロジ
ック・レベルをシフト・レジスタ１８及び２０のロジッ
ク・レベルに変換するものであり、例えばメモリ１４が
０ＭＯ８でシフト・レジスタ１８及び２０がＥＣＬの場
合に必要である。しかし、メモリ１４とシフト・レジス
タ１８及び２０のロジック−レベルが等しい場合、レベ
ル変換器１６は不要である。シフト・レジスタ１８及び
２０の並列入力書込みモード及び直列出力モードを制御
するため、アドレス信号の最下位ピット、即ちカウンタ
１２のＱ２出力をシフト・レジスタ１８及び２０のＳ２
端子に夫々非反転バッファ２２及び反転バソブア２４を
介して供給する。またクロック発生器１０のクロック信
号をシフト・レジスタ１８及び２０のクロック端子に遅
延素子２６を介して供給する。この遅延素子２６はメモ
リ１４及びレベル変換器１６のセット・アンプ時間や伝
搬遅延時間とクロック信号との位相関係を調整する。シ
フト・レジスタ１８及び２０は例えばＥＣＬ系の１０１
４．１型ＩＣである。

シフト・レジスタ１８及び２０と同じロジック系のマル
チプレクサ２８はこれらシフト・レジスタ１８及び２０
の直列出力端子ＱＯをバッファ２２の出力信号に応じて
交互に選択す。このマルチプレクサ２８は例えばＥＣＬ
系の１０１７４型ＩＣである。マルチプレクサ２８の切
換の際に生じるスパイク状ノイズを除去するため、マル
チプレクサ２８の出力をラッチ回路３０のＤ入力端子に
供給する。このランチ回路３ｏは例えばＥＣＬ系のＤ型
クリップ・フロップであり、クロック端子に遅延素子３
２を介してクロック信号を受け、Ｑ出力を出力端子３４
に供給する。なお、遅延素子３２は素子１４．］　６．
］　８，２０及び２８を介して発生するデータの遅延時
間とクロック信号との位相関係を調整するためのもので
ある。これら素子１４〜３２は全体としてパターン発生
部３６を構成する。

第１図の実施例の動作を第２図のタイム・チャート図を
参照して説明する。なお、このタイム・チャート図では
各素子のセット・アップ時間や伝搬遅延時間を無視して
いる点に留意されたい。

上述の如くアドレス信号としてカウンタ１２の下位２ビ
ツトを用いないので、アドレス信号の最下位ピット（カ
ウンタ１２のＱ２出カ）Ｂはクロック信号Ａの４サイク
ル毎に反転する。よって、メモリ１４はクロック信号Ａ
の４サイクル毎に４ビット並列データを発生する。例え
ば時点Ｔｏ以前でメモリ１４は並列データＤ（ＤＱ、Ｄ
３）を発生し、シフト・レジスタ１８の端子Ｓ２に加わ
る信号Ｂは「低」レベルなので、シフトレジスタ１８は
並列入力書込みモードにあり、並列データＤｏ、Ｄ３を
書込む。時点Ｔｏ、ＴＩのクロック信号Ａの４サイクル
期間、信号Ｂは「高ルベルなので、シフト・レジスタ１
８は直列出力モードであり、クロック信号Ａに応じて書
込まれた並列データＤＯ〜Ｄ３を１ビツトずつシフトし
て直列データＥを出力する。また、この間マルチプレク
サ２８は信号Ｂによりシフト・レジスタ１８を選択する
ので、マルチプレクサ２８の出力データＧはデータＥで
ある。更に時点ＴＯ〜Ｔ１の期間、バッファ２４の出力
信号Ｃは「低」レベルなので、シフト・レジスタ２０は
並列入力書込みモードにあり、メモリ１４の出力並列デ
ータＴ）（Ｄ４〜Ｄ７）を書込む。なお、シフト・レジ
スタはクロック信号により瞬間的に並列データを書込む
ことができるので、クロック信号の４サイクル期間の少
なくとも３サイクル期間をメモリ１４のセット・アンプ
時間及び伝搬遅延時間等の動作時間に費やすことができ
るので、低速大容量メモリをメモリ１４として利用でき
る。時点Ｔ１〜Ｔ２の期間は、時点ＴＯ〜Ｔ１の期間と
シフト・レジスタ１８及び２０の動作が逆となり、シフ
ト・レジスタ１８及び２０が夫々並列入力書込みモード
及び直列出力モードとなる。また、マルチプレクサ２８
がシフト・レジスタ２０を選択するので、データＧはシ
フト・レジスタ２０からの直列データＦである。

す、下、上述の動作を順次繰返す。データＧはラッチ回
路３０を介して出力端子３４に供給され、直列（１ビツ
ト幅）のデジタル・パターンとなる。

並列（複数ピット幅）のデジタル・パターンを発生する
には第３図の様に構成すればよい。

４個のパターン発生部３６−〇〜３６−３は第１図のパ
ターン発生部３６と同じ構成であり、夫々カウンター２
からアドレス信号を受けると共（−、クロック発生器１
０からクロック信号を受ける。よって出力端子３４−０
〜３４−３１−４ビツトの並列デジタル・パターンが発
生する。なお、第３図ではカウンター２の端子Ｑ２〜Ｑ
９からの８ビツト・アドレス信号線を単一の直線に数字
「８」を添えて示している。並列デジタル・パターンの
ビット数ソ はパターン発生部３６の設置数により決ま春、任意に選
択できる。

第４図は本発明の他の好適な実施例のブロック図である
。この実施例では各シフト・レジスタ用に専用のメモリ
及びカウンタを設けている。

以下、第５図のタイム・チャート図を参照してこの実施
例を説明する。２ビツト・カウンタ４ｏはクロック発生
器１０からのクロック信号Ａを計数し、２ビット信号を
デコーダ４２及びマルチプレクサ２８に供給する。デコ
ーダ４２はクロック信号Ａの４サイクル毎に順次「高」
レベルとなる４つの信号Ｂ、Ｂを発生し、これらを１ｏ
ビツト・カウンタ１２−０〜１２−３のイネーブル端子
ＣＢ及びシフト・レジスタ１８−〇〜１８−３のモード
制御端子Ｓ２に供給する。カウンタ１２−ｏ〜１２−３
は端子ＣＥが「高」レベル期間中のみクロック信号Ａを
計数して、出力信号の上位８ピツ）Ｑ２〜Ｑ９をアドレ
ス信号としてメモリ１４−ｏ〜１４−３のアドレス端子
ＡＯ〜Ａ７に夫々供給する。メモリ１４　０−１４　３
（７）４　ヒｙ　ト並列ｆ　　９　Ｄｏ−Ｄ３を夫々レ
ベル変換器１６−０〜１６−３を介してシフト・レジス
タ１８−〇〜１８−３の並列データ入力端子ＤＯ〜Ｄ３
に供給する。シフト・レジスタ１８−〇〜１８−３のク
ロック端子はクロック信号Ａを受け、直列データ出力端
子ＱＯはマルチプレクサ２８により順次選択される。第
１図の実施例と同様にマルチプレクサ２８の出力データ
を出力端子３４にラッチ回路３０を介して供給する。

時点ＴＯ〜Ｔ１の期間において、信号Ｂのみが「高」レ
ベルなので、カウンタ１２−０がクロック信号Ａを計数
して、メモリ１４−０用アドレス信号を１アドレスだけ
変化させる。よってメモ’Ｊ１４−０はこの期間におけ
るクロック信号の４サイクル目から新しいアドレスの並
列データを出力する。またシフト・レジスタ１８−０．
１８−２及び１８−３は書込みモードにあり、対応する
メモリからの並列データを書込む状態（二ある。

シフト・レジスタ１８−１は直列出力モードであり、ク
ロック信号Ａ（一応じて書込んだデータを１ビツトずつ
シフトし、直列データを出力する。この間、マルチプレ
クサ２８はシフト・レジスタ１８−１を選択している。

時点Ｔ１〜Ｔ２の期間において、信号Ｃのみが「高」レ
ベルであり、カウンタ１２−１がクロック信号Ａを計数
して、メモリ１４−１用のアドレス信号を１アドレスだ
け変化させる。またシフト・レジスタ１８−２は直列出
力モードであり、シフト・レジスタ１８−０．１８−１
及び１８−３は書込みモードであり、マルチプレクサ２
８はシフト・レジスタ１８−２を選択する。

時点Ｔ２〜Ｔ３の期間（二おいては信号りのみが「高」
レベルであり、カウンタ１２−２がクロック信号Ａを計
数し、マルチプレクサ２８に選択されたシフト・レジス
タ１８−３のみが直列出力モードである。また時点Ｔ３
〜Ｔ４の期間において、信号Ｅのみがし高４レベルであ
り、カウンタ１２−３がクロック信号Ａを計数し、マル
チプレクサ２８に選択されたシフト・レジスタ１８−〇
のみが直列出力モードである。以下時点ＴＯ〜Ｔ４間の
動作を繰返す。

よって、各シフト・レジスタはクロック信号Ａの９サイ
クル期間１メモリからの新しい並列データを書込める状
態にある。シフト・レジスタがこの９サイクルの最後の
サイクルで並列データを書込むとすれば、残りの８サイ
クルをメモリの動作時間に利用できる。これは第１図の
実施例の場合に比較して約３倍である。従って、シフト
・レジスタの動作速度の制限を無視すれば、速度が約３
倍のデジタル・パターンを発生できるし、デジタル・パ
ターンの速度が同じでよければ、メモリの動作速度は約
３分の１のものでよい。カウンタ、メモリ及びシフト・
レジスタの組合せ数（＝応じて第１図の実施例との動作
速度の比を任意に選択できる。また、各メモリ（＝専用
のカウンタを設けたのは、各メモリによってアドレス信
号の変化する時点が異なるためである。並列デジタル・
］くターンが必要な場合は、クロック発生器１０．カウ
ンタ４０及びデコーダ４２を共通として、第４図の回路
を必要な数だけ並設すればよＩＪＸ。

発明の効果 上述の如く本発明のデジタル・パターン発生器によれば
、シフト・レジスタの並列・直列変換機能（二より大量
のデータを瞬間的（二書込み、書込んだデータを１ビツ
トずつ出力すると共に、シフト・レジスタの動作速度が
メモリよりも速１．ｚので、高速デジタル・パターンを
発生できる。またロジック・レベルの問題を無視すれば
低速大容量メモリから並列データをシフト・レジスタに
直接書込むことができ、メモリ及びシフト・レジスタ間
にマルチプレクサ等の動作速度を補う特別な回路が不要
なため、構成が簡単となる。

実施例の変更 」二連は本発明の好適な実施例について説明したが、当
業者には本発明の要旨を逸脱することなく種々の変更が
可能なことが理解できよう。例えば、アドレス信号発生
手段としてカウンタの代りにマイクロプロセッサ・シス
テムを用いて、アドレス信号をランダムに発生してもよ
いし、メモリの内容（並列データ）を任意に変更しても
よい。

メモリに半導体メモリ以外にディスク又は磁気テープを
利用してもよい。またメモリ及びシフト・レジスタを共
にＥＣＬ系にすると、シフト・レジスタのビット数を多
くすることなく、デジタル・パターンの速度をシフト・
レジスタの最高速度（−することができる。シフト・レ
ジスタの直列出力端子が読出しモード以外でトライステ
ートになるか、又は「低」レベルになれば、マルチプレ
クサの代りにワイヤード・オア・ゲート又はオア・ゲー
ト素子を用いることができる。更に第４図の実施例では
、単一のカウンタを用い、その出力を第１メモリ（−直
接供給すると共に、遅延素子又はラッチ回路により順次
遅延して他のメモリに供給してもよい。

【図面の簡単な説明】

第１図は本発明の好適な実施例のブロック図、第２図は
第１図の動作を説明するためのタイム・チャート図、第
３図は本発明の他の好適な実施例のブロック図、第４図
は本発明の更に他の好適な実施例のブロック図、第５図
は第４図の動作を説明するためのタイム・チャート図で
ある。 １２．１２−０〜１２−３ニアドレス信号発生手段１４
．１４−０〜１４−３：メモリ

Claims (1)

【特許請求の範囲】
1. 所定の並列デジタル・パターンを記憶したメモリと、該
   メモリに所定周期でアドレス信号を供給するアドレス信
   号発生手段と、−上記アドレス信号により指定された上
   記メモリの並列データが供給され、該並列データを直列
   データとして出力する複数のシフト・レジスタとを具え
   、該複数のシフト・レジスタの１つが上記直列データを
   出力している期間、他の」１記シフト・レジスタに上記
   メモリからの上記並列データを書込み、」−記複数のシ
   フト・レジスタからの直列データを出力デジタル・パタ
   ーンとすることを特徴とするデジタル・パターン発生器
   。