JP2976276B2 - タイミング発生器 - Google Patents
タイミング発生器Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶回路
の試験に用いられ、所定のタイミングで試験パルス群を
出力するタイミング発生器に関する。
の試験に用いられ、所定のタイミングで試験パルス群を
出力するタイミング発生器に関する。
【０００２】
【従来の技術】半導体記憶回路の試験に際しては、所定
のタイミングで試験パルスを発生するタイミング発生す
るタイミング発生器を必要としている。またこの試験パ
ルスは、所定の時間間隔で並ぶ複数のパルス群が、所定
の周期で繰り返し発生されるが、各サイクルによって異
なる開始タイミングでパルス群の出力が要求される場合
がある。
のタイミングで試験パルスを発生するタイミング発生す
るタイミング発生器を必要としている。またこの試験パ
ルスは、所定の時間間隔で並ぶ複数のパルス群が、所定
の周期で繰り返し発生されるが、各サイクルによって異
なる開始タイミングでパルス群の出力が要求される場合
がある。
【０００３】図７は、従来の複数の試験パルスを繰り返
し発生するタイミング発生器の構成を示すブロック図で
ある。この例では、等間隔の２つの試験パルスを各試験
サイクル毎に異なる開始タイミングで発生する構成を示
している。
し発生するタイミング発生器の構成を示すブロック図で
ある。この例では、等間隔の２つの試験パルスを各試験
サイクル毎に異なる開始タイミングで発生する構成を示
している。
【０００４】図７において１１８はＣＰＵ（Ｃentral
Ｐrocessing Ｕnit：中央処理装置）であり、後述する
ＲＡＭ（Ｒandom Ａccess Ｍemory)１０９-1、１０９-2
にアクセスする（データの読み書きをする)ためのｍビ
ットのデータ線ＤOUTとｎビットのアドレス線ＡＤＲ、
ならびにライトイネイブル線ＷＥ1、ＷＥ2を有してい
る。なお、この例ではアドレス線ＡＤＲを４ビットとし
て説明する。
Ｐrocessing Ｕnit：中央処理装置）であり、後述する
ＲＡＭ（Ｒandom Ａccess Ｍemory)１０９-1、１０９-2
にアクセスする（データの読み書きをする)ためのｍビ
ットのデータ線ＤOUTとｎビットのアドレス線ＡＤＲ、
ならびにライトイネイブル線ＷＥ1、ＷＥ2を有してい
る。なお、この例ではアドレス線ＡＤＲを４ビットとし
て説明する。
【０００５】図８は、図７に示すタイミング発生器の各
部の信号の様子を示すタイミングチャートであり、ＲＡ
Ｍ１０９-1、１０９-2にタイミングデータを書き込む試
験サイクルＡから試験サイクルＦまでを示している。
部の信号の様子を示すタイミングチャートであり、ＲＡ
Ｍ１０９-1、１０９-2にタイミングデータを書き込む試
験サイクルＡから試験サイクルＦまでを示している。
【０００６】まずＣＰＵ１１８は、試験サイクルＡにお
いて、アドレスＡＤＲとして“０”を出力し、データＤO
UTとして“０”を出力する。またこのとき、セレクタ１
０８によってＣＰＵ１１８が出力するＡＤＲが選択され
る。ここでＣＰＵ１１８はライトイネイブル線ＷＥ1に
書き込みパルスＷＥ1を出力する。
いて、アドレスＡＤＲとして“０”を出力し、データＤO
UTとして“０”を出力する。またこのとき、セレクタ１
０８によってＣＰＵ１１８が出力するＡＤＲが選択され
る。ここでＣＰＵ１１８はライトイネイブル線ＷＥ1に
書き込みパルスＷＥ1を出力する。
【０００７】こうして試験サイクルＡにおいては、ＲＡ
Ｍ１０９-1のＡＤＲ０にデータ“０”が書き込まれる。
次にＣＰＵ１１８は、試験サイクルＢにおいて同様にＲ
ＡＭ１０９-1のＡＤＲ１にデータ“１０”を、また試験
サイクルＣにおいてＡＤＲ２にデータ“２０”を書き込
む。
Ｍ１０９-1のＡＤＲ０にデータ“０”が書き込まれる。
次にＣＰＵ１１８は、試験サイクルＢにおいて同様にＲ
ＡＭ１０９-1のＡＤＲ１にデータ“１０”を、また試験
サイクルＣにおいてＡＤＲ２にデータ“２０”を書き込
む。
【０００８】さらにＣＰＵ１１８は、試験サイクルＤに
おいて、アドレスＡＤＲとして“０”を出力し、データ
ＤOUTとして“５”を出力する。またこのときも、セレ
クタ１０８によってＣＰＵ１１８が出力するＡＤＲが選
択される。ここでＣＰＵ１１８はライトイネイブル線Ｗ
Ｅ2に書き込みパルスＷＥ2を出力する。
おいて、アドレスＡＤＲとして“０”を出力し、データ
ＤOUTとして“５”を出力する。またこのときも、セレ
クタ１０８によってＣＰＵ１１８が出力するＡＤＲが選
択される。ここでＣＰＵ１１８はライトイネイブル線Ｗ
Ｅ2に書き込みパルスＷＥ2を出力する。
【０００９】こうして試験サイクルＤにおいては、ＲＡ
Ｍ１０９-2のＡＤＲ０にデータ“５”が書き込まれる。
次にＣＰＵ１１８は、試験サイクルＥにおいて同様にＲ
ＡＭ１０９-2のＡＤＲ１にデータ“１５”を、また試験
サイクルＦにおいてＡＤＲ２にデータ“２５”を書き込
む。
Ｍ１０９-2のＡＤＲ０にデータ“５”が書き込まれる。
次にＣＰＵ１１８は、試験サイクルＥにおいて同様にＲ
ＡＭ１０９-2のＡＤＲ１にデータ“１５”を、また試験
サイクルＦにおいてＡＤＲ２にデータ“２５”を書き込
む。
【００１０】このようにしてＣＰＵ１１８は、予めＲＡ
Ｍ１０９-1、１０９-2にタイミングデータを書き込む。
なお、実際にはＩＣ１０９-1、１０９-2の全てのアドレ
スＡＤＲに所定のタイミングデータを書き込むが、この
例では試験サイクルＡから試験サイクルＦまでを書き込
みサイクルとし、これ以降の書き込みサイクルの説明は
省略する。
Ｍ１０９-1、１０９-2にタイミングデータを書き込む。
なお、実際にはＩＣ１０９-1、１０９-2の全てのアドレ
スＡＤＲに所定のタイミングデータを書き込むが、この
例では試験サイクルＡから試験サイクルＦまでを書き込
みサイクルとし、これ以降の書き込みサイクルの説明は
省略する。
【００１１】図９（ａ）ならびに図９（ｂ）は、各々こ
うしてＲＡＭ１０９-1、１０９-2に書き込まれたタイミ
ングデータのメモリマップである。なお、図９（ａ）あ
るいは図９（ｂ）に示す各データ（タイミングデータ）
は基準時刻からの経過時間を表し、この例では単位はｎ
Ｓ（ナノ秒）である。
うしてＲＡＭ１０９-1、１０９-2に書き込まれたタイミ
ングデータのメモリマップである。なお、図９（ａ）あ
るいは図９（ｂ）に示す各データ（タイミングデータ）
は基準時刻からの経過時間を表し、この例では単位はｎ
Ｓ（ナノ秒）である。
【００１２】図１０は、これらＲＡＭ１０９-1、１０９
-2に書き込まれたタイミングデータを読み出す試験サイ
クルＧから試験サイクルＩまでを示すタイミングチャー
トである。
-2に書き込まれたタイミングデータを読み出す試験サイ
クルＧから試験サイクルＩまでを示すタイミングチャー
トである。
【００１３】まず、試験サイクルＧにおいてクロック端
子１０７に基準クロックＴ0が入力されると、カウンタ
回路から構成されたパターン発生器１０６はアドレスＡ
ＤＲ０を出力する。このとき、セレクタ１０８によって
パターン発生器１０６が出力するＡＤＲが選択され、Ａ
ＤＲ０はＲＡＭ１０９-1、１０９-2のＡＤＲに供給され
る。
子１０７に基準クロックＴ0が入力されると、カウンタ
回路から構成されたパターン発生器１０６はアドレスＡ
ＤＲ０を出力する。このとき、セレクタ１０８によって
パターン発生器１０６が出力するＡＤＲが選択され、Ａ
ＤＲ０はＲＡＭ１０９-1、１０９-2のＡＤＲに供給され
る。
【００１４】ここで、ＡＤＲ０が供給されたＲＡＭ１０
９-1あるいは１０９-2のデータ線ＤOUTには、各々
“０”あるいは“５”出力される。このＲＡＭ１０９-1
のＤOUTはパルス発生器１１０-1に入力され、ＲＡＭ１０
９-2のＤOUTはパルス発生器１１０ -2に入力される。
９-1あるいは１０９-2のデータ線ＤOUTには、各々
“０”あるいは“５”出力される。このＲＡＭ１０９-1
のＤOUTはパルス発生器１１０-1に入力され、ＲＡＭ１０
９-2のＤOUTはパルス発生器１１０ -2に入力される。
【００１５】一方前述の基準クロックＴ0は、ディレイ
ライン（遅延線:遅延回路）１１１に入力されて所定の
遅延時間ｔd(既知）が与えられ、このディレイライン１
１１が出力するトリガ信号Ｔ0'はパルス発生器１１０-1
と１１０-2とに供給される。
ライン（遅延線:遅延回路）１１１に入力されて所定の
遅延時間ｔd(既知）が与えられ、このディレイライン１
１１が出力するトリガ信号Ｔ0'はパルス発生器１１０-1
と１１０-2とに供給される。
【００１６】これらパルス発生器１１０-1あるいは１１
０-2は、トリガ信号Ｔ0'が入力された時刻から各々ＲＡ
Ｍ１０９-1あるいは１０９-2から与えられるタイミング
データによって設定される時間が経過した後、パルスＰ
1あるいはＰ2を出力する。
０-2は、トリガ信号Ｔ0'が入力された時刻から各々ＲＡ
Ｍ１０９-1あるいは１０９-2から与えられるタイミング
データによって設定される時間が経過した後、パルスＰ
1あるいはＰ2を出力する。
【００１７】これらパルスＰ1とＰ2とはオアゲート１１
４によって論理和が求められ、出力パルスＰ0として出
力端子１１７から出力される。即ち試験サイクルＧにお
いては、基準クロックＴ0が入力されてから時間ｔd後と
ｔd＋５ｎＳ後とに出力端子１１７にパルスが出力され
る。
４によって論理和が求められ、出力パルスＰ0として出
力端子１１７から出力される。即ち試験サイクルＧにお
いては、基準クロックＴ0が入力されてから時間ｔd後と
ｔd＋５ｎＳ後とに出力端子１１７にパルスが出力され
る。
【００１８】次の試験サイクルＨにおいては、基準クロ
ックＴ0が入力されると、ＲＡＭ１０９-1、１０９-2の
ＡＤＲには、パターン発生器１０６からセレクタ１０８
を介してＡＤＲ１が供給される。
ックＴ0が入力されると、ＲＡＭ１０９-1、１０９-2の
ＡＤＲには、パターン発生器１０６からセレクタ１０８
を介してＡＤＲ１が供給される。
【００１９】このとき、ＲＡＭ１０９-1あるいは１０９
-2のデータ線ＤOUTには、各々“１０”あるいは“１５”
出力され（図９参照）、これによって出力端子１１７に
は、基準クロックＴ0が入力されてから、時間ｔd＋１０
ｎＳ後とｔd＋１５ｎＳ後とにパルスが出力される。
-2のデータ線ＤOUTには、各々“１０”あるいは“１５”
出力され（図９参照）、これによって出力端子１１７に
は、基準クロックＴ0が入力されてから、時間ｔd＋１０
ｎＳ後とｔd＋１５ｎＳ後とにパルスが出力される。
【００２０】次の試験サイクルＩ以降の動作は上述と同
様であるので、詳細な説明は省略するが、これら試験サ
イクルＧ以降においては、等間隔の２つの試験パルスが
各試験サイクル毎に異なる開始タイミングで出力され
る。
様であるので、詳細な説明は省略するが、これら試験サ
イクルＧ以降においては、等間隔の２つの試験パルスが
各試験サイクル毎に異なる開始タイミングで出力され
る。
【００２１】
【発明が解決しようとする課題】ところで、上述の例で
は各試験サイクル毎に２つの試験パルスを出力する構成
である。従って、タイミングデータを記憶するＲＡＭ
と、このタイミングデータに基づいた単発パルスを発生
するパルス発生器とを各々２つずつ必要としている。
は各試験サイクル毎に２つの試験パルスを出力する構成
である。従って、タイミングデータを記憶するＲＡＭ
と、このタイミングデータに基づいた単発パルスを発生
するパルス発生器とを各々２つずつ必要としている。
【００２２】しかしながら、このパルス発生器は複数の
カウンタ回路を有している等、複雑な内部構成をなして
おり、タイミング発生器の回路構成全体の複雑化の原因
となる。また、場合によってはＲＡＭの数も増加し、当
然ながらこのタイミング発生器の回路構成全体が複雑化
してしまう。
カウンタ回路を有している等、複雑な内部構成をなして
おり、タイミング発生器の回路構成全体の複雑化の原因
となる。また、場合によってはＲＡＭの数も増加し、当
然ながらこのタイミング発生器の回路構成全体が複雑化
してしまう。
【００２３】この発明は、このような背景の下になされ
たもので、回路構成を複雑化することなく、複数のパル
スを発生することが可能であるタイミング発生器を提供
することを目的としている。
たもので、回路構成を複雑化することなく、複数のパル
スを発生することが可能であるタイミング発生器を提供
することを目的としている。
【００２４】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、所定の時間
間隔を有する複数のパルスを所定のタイミングで発生す
るタイミング発生器であって、入力された第１の基準信
号を計数して第１のアドレスを出力するアドレス発生手
段と、前記第１の基準信号に当該第１の基準信号の周期
時間に満たない第１の遅延時間を与えて第２の基準信号
を出力する第１の遅延手段と、前記第１の基準信号と前
記第２の基準信号とによって相互に当該出力ビットが反
転させられるフリップフロップと、前記第１のアドレス
に前記フリップフロップの出力ビットが付加された第２
のアドレスの位置に書き込まれている第１のタイミング
データを出力する記憶手段と、トリガ入力端子を有し当
該トリガ端子に前記第１の基準信号あるいは前記第２の
基準信号が入力されてから前記第１のタイミングデータ
によって示される時間経過後にパルスを出力するパルス
発生手段とを具備し、前記第１のアドレスにより示され
る前記記憶手段の複数の記憶領域の各々対応するアドレ
スに書き込まれた前記タイミングデータ同士は、前記所
定の時間間隔から前記第１の遅延時間を減じた値の時間
差を有することを特徴とする。
ために、請求項１に記載の発明にあっては、所定の時間
間隔を有する複数のパルスを所定のタイミングで発生す
るタイミング発生器であって、入力された第１の基準信
号を計数して第１のアドレスを出力するアドレス発生手
段と、前記第１の基準信号に当該第１の基準信号の周期
時間に満たない第１の遅延時間を与えて第２の基準信号
を出力する第１の遅延手段と、前記第１の基準信号と前
記第２の基準信号とによって相互に当該出力ビットが反
転させられるフリップフロップと、前記第１のアドレス
に前記フリップフロップの出力ビットが付加された第２
のアドレスの位置に書き込まれている第１のタイミング
データを出力する記憶手段と、トリガ入力端子を有し当
該トリガ端子に前記第１の基準信号あるいは前記第２の
基準信号が入力されてから前記第１のタイミングデータ
によって示される時間経過後にパルスを出力するパルス
発生手段とを具備し、前記第１のアドレスにより示され
る前記記憶手段の複数の記憶領域の各々対応するアドレ
スに書き込まれた前記タイミングデータ同士は、前記所
定の時間間隔から前記第１の遅延時間を減じた値の時間
差を有することを特徴とする。
【００２５】また、請求項２に記載の発明にあっては、
請求項１に記載のタイミング発生器では、前記フリップ
フロップは前記出力ビットを反転させるクロック入力端
子を有し、前記クロック端子には前記第１の基準信号と
前記第２の基準信号との論理和を算出する論理和手段の
出力端子が接続されていることを特徴とする。
請求項１に記載のタイミング発生器では、前記フリップ
フロップは前記出力ビットを反転させるクロック入力端
子を有し、前記クロック端子には前記第１の基準信号と
前記第２の基準信号との論理和を算出する論理和手段の
出力端子が接続されていることを特徴とする。
【００２６】また、請求項３に記載の発明にあっては、
請求項１あるいは請求項２に記載のタイミング発生器で
は、前記パルス発生手段が有する前記トリガ入力端子に
は、前記記憶手段からの前記第１のタイミングデータの
読み出しに要する第２の遅延時間を補償するための第２
の遅延手段を介して前記論理和手段の出力端子が接続さ
れていることを特徴とする。
請求項１あるいは請求項２に記載のタイミング発生器で
は、前記パルス発生手段が有する前記トリガ入力端子に
は、前記記憶手段からの前記第１のタイミングデータの
読み出しに要する第２の遅延時間を補償するための第２
の遅延手段を介して前記論理和手段の出力端子が接続さ
れていることを特徴とする。
【００２７】また、請求項４に記載の発明にあっては、
請求項１ないし請求項３に記載のタイミング発生器で
は、前記第２のアドレスと当該第２のアドレスに対応し
た第２のタイミングデータと前記記憶手段に前記第１の
タイミングデータを書き込むための書き込み信号とを出
力する制御手段と、前記第２のアドレスの内前記前記フ
リップフロップの出力ビットに対応するビットの値に基
づいて前記第１の遅延時間を有効とするか無効とするか
を選択する選択手段と、前記第２のタイミングデータか
ら前記第１の遅延時間を減じて前記第１のタイミングデ
ータを出力する減算手段とを有することを特徴とする。
請求項１ないし請求項３に記載のタイミング発生器で
は、前記第２のアドレスと当該第２のアドレスに対応し
た第２のタイミングデータと前記記憶手段に前記第１の
タイミングデータを書き込むための書き込み信号とを出
力する制御手段と、前記第２のアドレスの内前記前記フ
リップフロップの出力ビットに対応するビットの値に基
づいて前記第１の遅延時間を有効とするか無効とするか
を選択する選択手段と、前記第２のタイミングデータか
ら前記第１の遅延時間を減じて前記第１のタイミングデ
ータを出力する減算手段とを有することを特徴とする。
【００２８】この発明によれば、アドレス発生手段が入
力された第１の基準信号を計数して第１のアドレスを出
力し、第１の遅延手段が第１の基準信号に当該第１の基
準信号の周期時間に満たない第１の遅延時間を与えて第
２の基準信号を出力し、フリップフロップは第１の基準
信号と第２の基準信号とによって相互に当該出力ビット
が反転させられ、記憶手段が第１のアドレスにフリップ
フロップの出力ビットが付加された第２のアドレスの位
置に書き込まれている第１のタイミングデータを出力
し、パルス発生手段はトリガ入力端子を有し当該トリガ
端子に第１の基準信号あるいは第２の基準信号が入力さ
れてから第１のタイミングデータによって示される時間
経過後にパルスを出力する。この第１のアドレスにより
示される記憶手段の複数の記憶領域の各々対応するアド
レスに書き込まれたタイミングデータ同士は、パルス発
生手段が出力する複数のパルスの時間間隔から第１の遅
延時間を減じた値の時間差を有する。また、制御手段が
第２のアドレスと当該第２のアドレスに対応した第２の
タイミングデータと記憶手段に第１のタイミングデータ
を書き込むための書き込み信号とを出力し、選択手段が
第２のアドレスの内フリップフロップの出力ビットに対
応するビットの値に基づいて第１の遅延時間を有効とす
るか無効とするかを選択し、減算手段が第２のタイミン
グデータから第１の遅延時間を減じて第１のタイミング
データを出力する。
力された第１の基準信号を計数して第１のアドレスを出
力し、第１の遅延手段が第１の基準信号に当該第１の基
準信号の周期時間に満たない第１の遅延時間を与えて第
２の基準信号を出力し、フリップフロップは第１の基準
信号と第２の基準信号とによって相互に当該出力ビット
が反転させられ、記憶手段が第１のアドレスにフリップ
フロップの出力ビットが付加された第２のアドレスの位
置に書き込まれている第１のタイミングデータを出力
し、パルス発生手段はトリガ入力端子を有し当該トリガ
端子に第１の基準信号あるいは第２の基準信号が入力さ
れてから第１のタイミングデータによって示される時間
経過後にパルスを出力する。この第１のアドレスにより
示される記憶手段の複数の記憶領域の各々対応するアド
レスに書き込まれたタイミングデータ同士は、パルス発
生手段が出力する複数のパルスの時間間隔から第１の遅
延時間を減じた値の時間差を有する。また、制御手段が
第２のアドレスと当該第２のアドレスに対応した第２の
タイミングデータと記憶手段に第１のタイミングデータ
を書き込むための書き込み信号とを出力し、選択手段が
第２のアドレスの内フリップフロップの出力ビットに対
応するビットの値に基づいて第１の遅延時間を有効とす
るか無効とするかを選択し、減算手段が第２のタイミン
グデータから第１の遅延時間を減じて第１のタイミング
データを出力する。
【００２９】
Ａ．構成 以下に本発明のタイミング発生器について説明する。図
１は、本発明の一実施の形態にかかるタイミング発生器
の構成を示すブロック図である。図１において１８はＣ
ＰＵであり、ｍビットのデータ線ＤOUTとｎビットのアド
レス線ＡＤＲ、ならびにライトイネイブル線ＷＥを有し
ている。
１は、本発明の一実施の形態にかかるタイミング発生器
の構成を示すブロック図である。図１において１８はＣ
ＰＵであり、ｍビットのデータ線ＤOUTとｎビットのアド
レス線ＡＤＲ、ならびにライトイネイブル線ＷＥを有し
ている。
【００３０】ＣＰＵ１８が有するアドレス線ＡＤＲは、
セレクタ８が有する入力端子Ａに入力されるとともに、
その上位１ビットはセレクタ１のセレクト端子ＳＥＬに
接続されている。
セレクタ８が有する入力端子Ａに入力されるとともに、
その上位１ビットはセレクタ１のセレクト端子ＳＥＬに
接続されている。
【００３１】セレクタ１は、セレクト端子ＳＥＬに入力
された信号の状態に基づいて、入力された２つのｍビッ
トデータの内の何れかを選択する。本実施の形態では、
このセレクタ１に０ｎＳを表すデータと４ｎＳを表すデ
ータとが入力されている。
された信号の状態に基づいて、入力された２つのｍビッ
トデータの内の何れかを選択する。本実施の形態では、
このセレクタ１に０ｎＳを表すデータと４ｎＳを表すデ
ータとが入力されている。
【００３２】即ち、ＣＰＵ１８が出力するアドレス線Ａ
ＤＲの上位１ビットが“０”のときはデータとして
“０”が選択され、アドレス線ＡＤＲの上位１ビットが
“１”のときはデータとして“４”が選択される。この
セレクタ１の出力端子とＣＰＵ１８のデータ線ＤOUTと
は、減算器２の２つの入力端子の各々に接続されてい
る。
ＤＲの上位１ビットが“０”のときはデータとして
“０”が選択され、アドレス線ＡＤＲの上位１ビットが
“１”のときはデータとして“４”が選択される。この
セレクタ１の出力端子とＣＰＵ１８のデータ線ＤOUTと
は、減算器２の２つの入力端子の各々に接続されてい
る。
【００３３】一方７は、クロック端子であり、基準クロ
ックＴ0が入力される。この基準クロックＴ0は、オアゲ
ート４の入力端子の一方とディレイライン３の入力端子
とに供給される。
ックＴ0が入力される。この基準クロックＴ0は、オアゲ
ート４の入力端子の一方とディレイライン３の入力端子
とに供給される。
【００３４】本実施の形態のディレイライン３は、基準
クロックＴ0にｔd1の遅延時間を与えて出力する。この
遅延時間ｔd1は基準クロックＴ0の周期時間よりも短く、
本実施の形態では一例として４ｎＳである。またディレ
イライン３が出力するクロック信号Ｔ0'は、オアゲート
４の入力端子の他方に供給される。
クロックＴ0にｔd1の遅延時間を与えて出力する。この
遅延時間ｔd1は基準クロックＴ0の周期時間よりも短く、
本実施の形態では一例として４ｎＳである。またディレ
イライン３が出力するクロック信号Ｔ0'は、オアゲート
４の入力端子の他方に供給される。
【００３５】オアゲート４が出力するクロック信号Ｔ1
は、ＦＦ(フリップフロップ）５のＣＫ（クロック）入
力端子とディレイライン１１とに供給される。ディレイ
ライン１１は、クロック信号Ｔ1に所定の遅延時間ｔd2
を与え、クロック信号Ｔ1'を出力する。
は、ＦＦ(フリップフロップ）５のＣＫ（クロック）入
力端子とディレイライン１１とに供給される。ディレイ
ライン１１は、クロック信号Ｔ1に所定の遅延時間ｔd2
を与え、クロック信号Ｔ1'を出力する。
【００３６】ＦＦ５はＤ−ＦＦであり、その反転出力端
子／Ｑ（Ｑバーを意味する、以降同様）とＤ入力端子と
が接続されている。さらにこのＦＦ５の反転出力−Ｑ
は、パターン発生器６が出力するｎ−１ビットのパター
ンアドレスの上位ビット側に付加され、ｎビットのパタ
ーンアドレスとしてセレクタ８の入力端子Ｂに供給され
る。
子／Ｑ（Ｑバーを意味する、以降同様）とＤ入力端子と
が接続されている。さらにこのＦＦ５の反転出力−Ｑ
は、パターン発生器６が出力するｎ−１ビットのパター
ンアドレスの上位ビット側に付加され、ｎビットのパタ
ーンアドレスとしてセレクタ８の入力端子Ｂに供給され
る。
【００３７】セレクタ８は、２つの入力端子Ａあるいは
Ｂに入力されたｎビットアドレス信号の内の何れかを選
択してＲＡＭ９のアドレス端子ＡＤＲに供給する。この
ＲＡＭ９のデータ入力端子ＤINには減算器２の出力端子
が接続され、ライトイネイブル端子ＷＥにはＣＰＵ１８
のライトイネイブル線ＷＥが接続されている。
Ｂに入力されたｎビットアドレス信号の内の何れかを選
択してＲＡＭ９のアドレス端子ＡＤＲに供給する。この
ＲＡＭ９のデータ入力端子ＤINには減算器２の出力端子
が接続され、ライトイネイブル端子ＷＥにはＣＰＵ１８
のライトイネイブル線ＷＥが接続されている。
【００３８】ＲＡＭ９のデータ出力端子ＤOUTは、パルス
発生器１０のデータ入力端子ＤINに接続されている。ま
たパルス発生器１０のトリガ入力端子Ｔrigには、前述の
ディレイライン１１が出力するクロック信号Ｔ1'が供給
される。
発生器１０のデータ入力端子ＤINに接続されている。ま
たパルス発生器１０のトリガ入力端子Ｔrigには、前述の
ディレイライン１１が出力するクロック信号Ｔ1'が供給
される。
【００３９】図２は、パルス発生器１０の内部の詳細な
構成を示すブロック図である。図２において、パルス発
生器１０のデータ入力端子ＤINに入力されたｍビットの
データは、ダウンカウンタ２１ａならびに２１ｂの各々
データ入力端子Ｄに供給される。
構成を示すブロック図である。図２において、パルス発
生器１０のデータ入力端子ＤINに入力されたｍビットの
データは、ダウンカウンタ２１ａならびに２１ｂの各々
データ入力端子Ｄに供給される。
【００４０】ダウンカウンタ２１ａおよび２１ｂは、後
述する基準発振器２３が出力するクロック信号ＣＫ0が
クロック端子ＣＫに入力される毎に、カウント値を１ず
つ減算するｍビットのカウンタであり、カウント値が
“０”のときにゼロ出力端子Ｚにパルスを出力する。
述する基準発振器２３が出力するクロック信号ＣＫ0が
クロック端子ＣＫに入力される毎に、カウント値を１ず
つ減算するｍビットのカウンタであり、カウント値が
“０”のときにゼロ出力端子Ｚにパルスを出力する。
【００４１】これらダウンカウンタ２１ａのゼロ出力Ｚ
とダウンカウンタ２１ｂのゼロ出力Ｚとは、オアゲート
２４によって論理和が求められ、オアゲート２４の出力
はパルス発生器１０のＰ0として出力される。
とダウンカウンタ２１ｂのゼロ出力Ｚとは、オアゲート
２４によって論理和が求められ、オアゲート２４の出力
はパルス発生器１０のＰ0として出力される。
【００４２】基準発振器２３は、ＣＲ発振器や水晶発振
器等の自励発振器であり、本実施の形態で設定し得るタ
イミングの最小単位時間（例えば１ｎＳ）毎のクロック
信号ＣＫ0を出力する。
器等の自励発振器であり、本実施の形態で設定し得るタ
イミングの最小単位時間（例えば１ｎＳ）毎のクロック
信号ＣＫ0を出力する。
【００４３】また、ダウンカウンタ２１ａならびに２１
ｂはプリセット端子ＰRSTを有しており、このプリセッ
ト端子ＰRSTにプリセット信号が入力されると、カウント
値がデータ入力端子Ｄに示される値にプリセットされ
る。
ｂはプリセット端子ＰRSTを有しており、このプリセッ
ト端子ＰRSTにプリセット信号が入力されると、カウント
値がデータ入力端子Ｄに示される値にプリセットされ
る。
【００４４】一方、パルス発生器１０のトリガ入力端子
Ｔrigに入力されたクロック信号Ｔ1'は、Ｔ−ＦＦ（Ｔ
型フリップフロップ）２２のクロック端子ＣＫに供給さ
れる。このＴ−ＦＦ２２は、クロック端子ＣＫにクロッ
ク信号Ｔ1'が入力される毎に非反転出力端子Ｑと反転出
力端子／Ｑの状態が互いに反転する。この非反転出力端
子Ｑと反転出力端子／Ｑとは、各々ダウンカウンタ２１
ａあるいは２１ｂのプリセット端子ＰRSTに接続されて
いる。
Ｔrigに入力されたクロック信号Ｔ1'は、Ｔ−ＦＦ（Ｔ
型フリップフロップ）２２のクロック端子ＣＫに供給さ
れる。このＴ−ＦＦ２２は、クロック端子ＣＫにクロッ
ク信号Ｔ1'が入力される毎に非反転出力端子Ｑと反転出
力端子／Ｑの状態が互いに反転する。この非反転出力端
子Ｑと反転出力端子／Ｑとは、各々ダウンカウンタ２１
ａあるいは２１ｂのプリセット端子ＰRSTに接続されて
いる。
【００４５】図３は、パルス発生器１０における各部の
信号の様子を示すタイミングチャートである。なおこの
図では、クロック信号Ｐ0の周期が１ｎＳ、ダウンカウン
タ２１ａおよび２１ｂにプリセットされるデータＤが
“５”である場合を例に挙げて説明する。
信号の様子を示すタイミングチャートである。なおこの
図では、クロック信号Ｐ0の周期が１ｎＳ、ダウンカウン
タ２１ａおよび２１ｂにプリセットされるデータＤが
“５”である場合を例に挙げて説明する。
【００４６】図３に示すようにパルス発生器１０では、
ダウンカウンタ２１ａとダウンカウンタ２１ｂとが交互
にプリセットされることで、トリガ入力Ｔrigから５ｎＳ
遅れたパルス出力Ｐ0を途切れることなく出力する。
ダウンカウンタ２１ａとダウンカウンタ２１ｂとが交互
にプリセットされることで、トリガ入力Ｔrigから５ｎＳ
遅れたパルス出力Ｐ0を途切れることなく出力する。
【００４７】Ｂ．動作 以下に、本実施の形態の動作について説明する。なおこ
こでは、アドレスＡＤＲが５ビット、またパルス出力Ｐ0
として５ｎＳの間隔を有する２つのパルスを出力する場
合を例に挙げて説明する。
こでは、アドレスＡＤＲが５ビット、またパルス出力Ｐ0
として５ｎＳの間隔を有する２つのパルスを出力する場
合を例に挙げて説明する。
【００４８】図４は、本実施の形態におけるタイミング
発生器の各部における信号の様子を示すタイミングチャ
ートであり、ＲＡＭ９にタイミングデータを書き込む試
験サイクルＡから試験サイクルＦまでを示している。
発生器の各部における信号の様子を示すタイミングチャ
ートであり、ＲＡＭ９にタイミングデータを書き込む試
験サイクルＡから試験サイクルＦまでを示している。
【００４９】まずＣＰＵ１８は、試験サイクルＡにおい
て、アドレスＡＤＲとして“０”を出力し、データＤOUT
として“０”を出力する。またこのとき、セレクタ８は
入力端子Ａ、即ちＣＰＵ１８が出力するＡＤＲを選択す
る。
て、アドレスＡＤＲとして“０”を出力し、データＤOUT
として“０”を出力する。またこのとき、セレクタ８は
入力端子Ａ、即ちＣＰＵ１８が出力するＡＤＲを選択す
る。
【００５０】ＣＰＵ１８が出力するアドレスＡＤＲが
“０”である場合には、その上位１ビットが“０”であ
るので、セレクタ１によって“０”が選択される。ここ
で減算器２は、ＣＰＵ１８が出力するアドレスＡＤＲの
値“０”からセレクタ１によって選択された値“０”を
減じた“０”を出力する。
“０”である場合には、その上位１ビットが“０”であ
るので、セレクタ１によって“０”が選択される。ここ
で減算器２は、ＣＰＵ１８が出力するアドレスＡＤＲの
値“０”からセレクタ１によって選択された値“０”を
減じた“０”を出力する。
【００５１】ここでＣＰＵ１８は、書き込みパルスＷＥ
を出力し、ＲＡＭ９のＡＤＲ０に減算器２の出力値を書
き込む。即ち、ＲＡＭ９のＡＤＲ０には“０”が書き込
まれる。なお、このＲＡＭ９のメモリマップを図５に示
す。
を出力し、ＲＡＭ９のＡＤＲ０に減算器２の出力値を書
き込む。即ち、ＲＡＭ９のＡＤＲ０には“０”が書き込
まれる。なお、このＲＡＭ９のメモリマップを図５に示
す。
【００５２】次にＣＰＵ１８は、試験サイクルＢにおい
て同様にＲＡＭ９のＡＤＲ１にデータ“１０”を、また
試験サイクルＣにおいてはＡＤＲ２にデータ“２０”・
・・のように、ＡＤＲ１５まで順次書き込む（ＡＤＲ３
以降は図示ならびに説明を省略する）。これらの場合、
全てアドレスＡＤＲの上位１ビットは“０”であるの
で、セレクタ１によって“０”が選択される。
て同様にＲＡＭ９のＡＤＲ１にデータ“１０”を、また
試験サイクルＣにおいてはＡＤＲ２にデータ“２０”・
・・のように、ＡＤＲ１５まで順次書き込む（ＡＤＲ３
以降は図示ならびに説明を省略する）。これらの場合、
全てアドレスＡＤＲの上位１ビットは“０”であるの
で、セレクタ１によって“０”が選択される。
【００５３】この後ＣＰＵ１８は、試験サイクルＤにお
いて、アドレスＡＤＲとして“１６”を出力し、データ
ＤOUTとして“５”を出力する。またこのときも、セレ
クタ８は入力端子Ａ、即ちＣＰＵ１８が出力するＡＤＲ
を選択する。
いて、アドレスＡＤＲとして“１６”を出力し、データ
ＤOUTとして“５”を出力する。またこのときも、セレ
クタ８は入力端子Ａ、即ちＣＰＵ１８が出力するＡＤＲ
を選択する。
【００５４】ＣＰＵ１８が出力するアドレスＡＤＲが
“１６”である場合には、その上位１ビットが“１”で
あるので、セレクタ１によって“４”が選択される。こ
のため減算器２は、ＣＰＵ１８が出力するアドレスＡＤ
Ｒの値“５”からセレクタ１によって選択された値
“４”を減じた“１”を出力する。
“１６”である場合には、その上位１ビットが“１”で
あるので、セレクタ１によって“４”が選択される。こ
のため減算器２は、ＣＰＵ１８が出力するアドレスＡＤ
Ｒの値“５”からセレクタ１によって選択された値
“４”を減じた“１”を出力する。
【００５５】ここでＣＰＵ１８は、書き込みパルスＷＥ
を出力し、ＲＡＭ９のＡＤＲ１６に減算器２の出力値を
書き込む。即ち、ＲＡＭ９のＡＤＲ１６には“１”が書
き込まれる。
を出力し、ＲＡＭ９のＡＤＲ１６に減算器２の出力値を
書き込む。即ち、ＲＡＭ９のＡＤＲ１６には“１”が書
き込まれる。
【００５６】次にＣＰＵ１８は、試験サイクルＥにおい
てはデータＤOUTとして“１５”を出力し試験サイクル
ＦにおいてはデータＤOUTとして“２５”を出力する。
これらの場合、全てアドレスＡＤＲの上位１ビットは
“１”であるので、セレクタ１によって“４”が選択さ
れる。
てはデータＤOUTとして“１５”を出力し試験サイクル
ＦにおいてはデータＤOUTとして“２５”を出力する。
これらの場合、全てアドレスＡＤＲの上位１ビットは
“１”であるので、セレクタ１によって“４”が選択さ
れる。
【００５７】即ちＣＰＵ１８は、ＲＡＭ９のＡＤＲ１７
にデータ“１１”を、またＡＤＲ１８にデータ“２１”
・・・のように、ＡＤＲ３１まで順次書き込む（ＡＤＲ
１９以降は図示ならびに説明を省略する）。
にデータ“１１”を、またＡＤＲ１８にデータ“２１”
・・・のように、ＡＤＲ３１まで順次書き込む（ＡＤＲ
１９以降は図示ならびに説明を省略する）。
【００５８】さて図６は、ＲＡＭ９に書き込まれたタイ
ミングデータを読み出す試験サイクルＧから試験サイク
ルＩまでを示すタイミングチャートである。なおこれ以
降は、セレクタ８は入力端子Ｂを選択する。また、試験
サイクルＧの開始時においては、ＦＦ５の反転出力／Ｑ
は“１”となっているものとする。
ミングデータを読み出す試験サイクルＧから試験サイク
ルＩまでを示すタイミングチャートである。なおこれ以
降は、セレクタ８は入力端子Ｂを選択する。また、試験
サイクルＧの開始時においては、ＦＦ５の反転出力／Ｑ
は“１”となっているものとする。
【００５９】まず、試験サイクルＧにおいてクロック端
子７に基準クロックＴ0が入力されると、カウンタ回路
から構成されたパターン発生器６はアドレスＡＤＲ０を
出力する。
子７に基準クロックＴ0が入力されると、カウンタ回路
から構成されたパターン発生器６はアドレスＡＤＲ０を
出力する。
【００６０】また、オアゲート４の入力端子の一方には
基準クロックＴ0が直接入力され、他方にはディレイラ
イン３によって４ｎＳの遅延を与えられたクロック信号
Ｔ0'が入力される。
基準クロックＴ0が直接入力され、他方にはディレイラ
イン３によって４ｎＳの遅延を与えられたクロック信号
Ｔ0'が入力される。
【００６１】即ちクロック信号Ｔ1は、基準クロックＴ0
に対して４ｎＳの時間間隔を有する２つのパルスとな
る。従ってＦＦ５の反転出力／Ｑは、基準クロックＴ0が
入力されてから４ｎＳの間だけ“０”となり、これ以外
は“１”となる。
に対して４ｎＳの時間間隔を有する２つのパルスとな
る。従ってＦＦ５の反転出力／Ｑは、基準クロックＴ0が
入力されてから４ｎＳの間だけ“０”となり、これ以外
は“１”となる。
【００６２】このため試験サイクルＧにおいては、基準
クロックＴ0が入力されてから４ｎＳの間はＲＡＭのア
ドレス端子ＡＤＲには“０”が供給され、これ以外では
“１６”が供給される。
クロックＴ0が入力されてから４ｎＳの間はＲＡＭのア
ドレス端子ＡＤＲには“０”が供給され、これ以外では
“１６”が供給される。
【００６３】即ち試験サイクルＧにおいては、基準クロ
ックＴ0が入力されてから４ｎＳの間はＲＡＭのデータ
出力端子ＤOUTからは“０”が出力され、これ以外では
“１”が出力され、パルス発生器１０に供給される。
ックＴ0が入力されてから４ｎＳの間はＲＡＭのデータ
出力端子ＤOUTからは“０”が出力され、これ以外では
“１”が出力され、パルス発生器１０に供給される。
【００６４】図６は、図１に示すタイミング発生器の各
部の信号の様子を示すタイミングチャートである。パル
ス発生器１０のトリガ端子Ｔrigには、クロック信号Ｔ1
に所定の遅延時間が与えられたクロック信号Ｔ1'が供給
される。
部の信号の様子を示すタイミングチャートである。パル
ス発生器１０のトリガ端子Ｔrigには、クロック信号Ｔ1
に所定の遅延時間が与えられたクロック信号Ｔ1'が供給
される。
【００６５】試験サイクルＧにおいて、パルス発生器１
０に最初のトリガが入力されたときには、タイミングデ
ータは“０”であるので、この時点でＰ0が出力され
る。次に、最初のトリガから４ｎＳ後に次のトリガが入
力される。このときのタイミングデータは“１”である
ので、トリガから１ｎＳ後にＰ0が出力される。即ち、最
初のトリガの時点と５ｎＳ後とにＰ0にパルスが出力さ
れる。
０に最初のトリガが入力されたときには、タイミングデ
ータは“０”であるので、この時点でＰ0が出力され
る。次に、最初のトリガから４ｎＳ後に次のトリガが入
力される。このときのタイミングデータは“１”である
ので、トリガから１ｎＳ後にＰ0が出力される。即ち、最
初のトリガの時点と５ｎＳ後とにＰ0にパルスが出力さ
れる。
【００６６】次に、試験サイクルＨにおいてクロック端
子７に基準クロックＴ0が入力されると、カウンタ回路
から構成されたパターン発生器６はアドレスＡＤＲ１を
出力する。
子７に基準クロックＴ0が入力されると、カウンタ回路
から構成されたパターン発生器６はアドレスＡＤＲ１を
出力する。
【００６７】この試験サイクルＨにおいても、ＦＦ５の
反転出力／Ｑは、基準クロックＴ0が入力されてから４ｎ
Ｓの間だけ“０”となり、これ以外は“１”となる。即
ち、基準クロックＴ0が入力されてから４ｎＳの間はＲＡ
Ｍのアドレス端子ＡＤＲには“１”が供給され、これ以
外では“１７”が供給される。
反転出力／Ｑは、基準クロックＴ0が入力されてから４ｎ
Ｓの間だけ“０”となり、これ以外は“１”となる。即
ち、基準クロックＴ0が入力されてから４ｎＳの間はＲＡ
Ｍのアドレス端子ＡＤＲには“１”が供給され、これ以
外では“１７”が供給される。
【００６８】このため試験サイクルＨにおいては、基準
クロックＴ0が入力されてから４ｎＳの間はＲＡＭのデ
ータ出力端子ＤOUTからは“１”が出力され、これ以外で
は“１１”が出力され、パルス発生器１０に供給され
る。
クロックＴ0が入力されてから４ｎＳの間はＲＡＭのデ
ータ出力端子ＤOUTからは“１”が出力され、これ以外で
は“１１”が出力され、パルス発生器１０に供給され
る。
【００６９】即ち図６にも示すように、サイクルＨにお
いてパルス発生器１０に最初のトリガが入力されたとき
には、タイミングデータは“１０”であるので、この時
点から１０ｎＳ後にＰ０が出力される。
いてパルス発生器１０に最初のトリガが入力されたとき
には、タイミングデータは“１０”であるので、この時
点から１０ｎＳ後にＰ０が出力される。
【００７０】次に、最初のトリガから４ｎＳ後に次のト
リガが入力される。このときタイミングデータは“１
１”であるので、トリガから１１ｎＳ後にＰ0が出力され
る。即ち、最初のトリガから１０ｎＳ後と１５ｎＳ後と
にＰ0にパルスが出力される。
リガが入力される。このときタイミングデータは“１
１”であるので、トリガから１１ｎＳ後にＰ0が出力され
る。即ち、最初のトリガから１０ｎＳ後と１５ｎＳ後と
にＰ0にパルスが出力される。
【００７１】試験サイクルＩにおける動作は、上述の試
験サイクルＧあるいはＨと同様であるので詳細な説明は
省略するが、パルス発生器１０に最初のトリガが入力さ
れた時点から２０ｎＳ後と２５ｎＳ後とにＰ0にパルス
が出力される。このように本実施の形態では、パルス発
生器を１つしか有していないが、所定の時間間隔で並ぶ
２つのパルスを出力することができる。
験サイクルＧあるいはＨと同様であるので詳細な説明は
省略するが、パルス発生器１０に最初のトリガが入力さ
れた時点から２０ｎＳ後と２５ｎＳ後とにＰ0にパルス
が出力される。このように本実施の形態では、パルス発
生器を１つしか有していないが、所定の時間間隔で並ぶ
２つのパルスを出力することができる。
【００７２】なお、上述の実施の形態に示した２つのパ
ルスの時間間隔や各試験サイクルにおけるパルスの発生
タイミングは一例であり、本発明はこれらの値に限定さ
れたものではない。また、アドレスやデータ等のビット
数も一例である。
ルスの時間間隔や各試験サイクルにおけるパルスの発生
タイミングは一例であり、本発明はこれらの値に限定さ
れたものではない。また、アドレスやデータ等のビット
数も一例である。
【００７３】上述のＦＦ５は、基準クロックＴ0とクロッ
ク信号Ｔ0'とによって出力Ｑが反転させられるのもであ
れば、例えばＳＲ−ＦＦ（Ｓet Ｒeset−Ｆlip Ｆlop）
等、何れにあっても適用可能である。
ク信号Ｔ0'とによって出力Ｑが反転させられるのもであ
れば、例えばＳＲ−ＦＦ（Ｓet Ｒeset−Ｆlip Ｆlop）
等、何れにあっても適用可能である。
【００７４】また、パターン発生器６が出力するｎ−１
ビットのアドレスの各ビットの何れの位置にあっても、
ＦＦ５の反転出力／Ｑを挿入することが可能であり、上
述の実施の形態に示した最上位ビットは挿入位置の一例
である。
ビットのアドレスの各ビットの何れの位置にあっても、
ＦＦ５の反転出力／Ｑを挿入することが可能であり、上
述の実施の形態に示した最上位ビットは挿入位置の一例
である。
【００７５】
【発明の効果】以上説明したように、この発明によれ
ば、アドレス発生手段が入力された第１の基準信号を計
数して第１のアドレスを出力し、第１の遅延手段が第１
の基準信号に当該第１の基準信号の周期時間に満たない
第１の遅延時間を与えて第２の基準信号を出力し、フリ
ップフロップは第１の基準信号と第２の基準信号とによ
って相互に当該出力ビットが反転させられ、記憶手段が
第１のアドレスにフリップフロップの出力ビットが付加
された第２のアドレスの位置に書き込まれている第１の
タイミングデータを出力し、パルス発生手段はトリガ入
力端子を有し当該トリガ端子に第１の基準信号あるいは
第２の基準信号が入力されてから第１のタイミングデー
タによって示される時間経過後にパルスを出力する。こ
の第１のアドレスにより示される記憶手段の複数の記憶
領域の各々対応するアドレスに書き込まれたタイミング
データ同士は、パルス発生手段が出力する複数のパルス
の時間間隔から第１の遅延時間を減じた値の時間差を有
する。また、制御手段が第２のアドレスと当該第２のア
ドレスに対応した第２のタイミングデータと記憶手段に
第１のタイミングデータを書き込むための書き込み信号
とを出力し、選択手段が第２のアドレスの内フリップフ
ロップの出力ビットに対応するビットの値に基づいて第
１の遅延時間を有効とするか無効とするかを選択し、減
算手段が第２のタイミングデータから第１の遅延時間を
減じて第１のタイミングデータを出力するので、回路構
成を複雑化することなく、複数のパルスを発生すること
が可能であるタイミング発生器が実現可能であるという
効果が得られる。
ば、アドレス発生手段が入力された第１の基準信号を計
数して第１のアドレスを出力し、第１の遅延手段が第１
の基準信号に当該第１の基準信号の周期時間に満たない
第１の遅延時間を与えて第２の基準信号を出力し、フリ
ップフロップは第１の基準信号と第２の基準信号とによ
って相互に当該出力ビットが反転させられ、記憶手段が
第１のアドレスにフリップフロップの出力ビットが付加
された第２のアドレスの位置に書き込まれている第１の
タイミングデータを出力し、パルス発生手段はトリガ入
力端子を有し当該トリガ端子に第１の基準信号あるいは
第２の基準信号が入力されてから第１のタイミングデー
タによって示される時間経過後にパルスを出力する。こ
の第１のアドレスにより示される記憶手段の複数の記憶
領域の各々対応するアドレスに書き込まれたタイミング
データ同士は、パルス発生手段が出力する複数のパルス
の時間間隔から第１の遅延時間を減じた値の時間差を有
する。また、制御手段が第２のアドレスと当該第２のア
ドレスに対応した第２のタイミングデータと記憶手段に
第１のタイミングデータを書き込むための書き込み信号
とを出力し、選択手段が第２のアドレスの内フリップフ
ロップの出力ビットに対応するビットの値に基づいて第
１の遅延時間を有効とするか無効とするかを選択し、減
算手段が第２のタイミングデータから第１の遅延時間を
減じて第１のタイミングデータを出力するので、回路構
成を複雑化することなく、複数のパルスを発生すること
が可能であるタイミング発生器が実現可能であるという
効果が得られる。
【図１】本発明の一実施の形態にかかるタイミング発生
器の構成を示すブロック図である。
器の構成を示すブロック図である。
【図２】同実施の形態におけるパルス発生器１０の内部
の詳細な構成を示すブロック図である。
の詳細な構成を示すブロック図である。
【図３】同実施の形態のパルス発生器１０における各部
の信号の様子を示すタイミングチャートである。
の信号の様子を示すタイミングチャートである。
【図４】同実施の形態におけるタイミング発生器の各部
における信号の様子を示す試験サイクルＡから試験サイ
クルＦまでのタイミングチャートである。
における信号の様子を示す試験サイクルＡから試験サイ
クルＦまでのタイミングチャートである。
【図５】同実施の形態におけるＲＡＭ９のメモリマップ
を示す図である。
を示す図である。
【図６】同実施の形態におけるタイミング発生器の各部
における信号の様子を示す試験サイクルＧから試験サイ
クルＩまでのタイミングチャートである。
における信号の様子を示す試験サイクルＧから試験サイ
クルＩまでのタイミングチャートである。
【図７】従来の複数の試験パルスを繰り返し発生するタ
イミング発生器の構成を示すブロック図である。
イミング発生器の構成を示すブロック図である。
【図８】図７に示すタイミング発生器の各部の信号の様
子を示す試験サイクルＡから試験サイクルＦまでのタイ
ミングチャートである。
子を示す試験サイクルＡから試験サイクルＦまでのタイ
ミングチャートである。
【図９】図７に示すタイミング発生器におけるＲＡＭ１
０９-1、ＲＡＭ１０９-2のメモリマップを示す図であ
る。
０９-1、ＲＡＭ１０９-2のメモリマップを示す図であ
る。
【図１０】図７に示すタイミング発生器の各部の信号の
様子を示す試験サイクルＧから試験サイクルＩまでのタ
イミングチャートである。
様子を示す試験サイクルＧから試験サイクルＩまでのタ
イミングチャートである。
１ セレクタ（選択手段） ２ 減算器（減算手段） ３ ディレイライン（第１の遅延手段） ４ オアゲート（論理和手段） ５ ＦＦ（フリップフロップ） ６ パターン発生器（アドレス発生手段） ９ ＲＡＭ（記憶手段） １０ パルス発生器（パルス発生手段） １８ ＣＰＵ（制御手段） Ｔ0 基準クロック（第１の基準信号）
Claims (4)
- 【請求項１】 所定の時間間隔を有する複数のパルスを
所定のタイミングで発生するタイミング発生器であっ
て、 入力された第１の基準信号を計数して第１のアドレスを
出力するアドレス発生手段（６）と、 前記第１の基準信号に当該第１の基準信号の周期時間に
満たない第１の遅延時間を与えて第２の基準信号を出力
する第１の遅延手段（３）と、 前記第１の基準信号と前記第２の基準信号とによって相
互に当該出力ビットが反転させられるフリップフロップ
（５）と、 前記第１のアドレスに前記フリップフロップの出力ビッ
トが付加された第２のアドレスの位置に書き込まれてい
る第１のタイミングデータを出力する記憶手段（９）
と、 トリガ入力端子を有し当該トリガ端子に前記第１の基準
信号および前記第２の基準信号が入力されてから前記第
２のタイミングデータによって示される時間経過後にパ
ルスを出力するパルス発生手段（１０）とを具備し、前
記第２のアドレスにより示される前記記憶手段の複数の
記憶領域の各々対応するアドレスに書き込まれた前記タ
イミングデータ同士は、前記所定の時間間隔から前記第
１の遅延時間を減じた値の時間差を有することを特徴と
するタイミング発生器。 - 【請求項２】 前記フリップフロップは前記出力ビット
を反転させるクロック入力端子を有し、 前記クロック端子には前記第１の基準信号と前記第２の
基準信号との論理和を算出する論理和手段（４）の出力
端子が接続されていることを特徴とする請求項１に記載
のタイミング発生器。 - 【請求項３】 前記パルス発生手段が有する前記トリガ
入力端子には、 前記記憶手段からの前記第１のタイミングデータの読み
出しに要する第２の遅延時間を補償するための第２の遅
延手段を介して前記論理和手段の出力端子が接続されて
いることを特徴とする請求項１あるいは請求項２に記載
のタイミング発生器。 - 【請求項４】 前記第２のアドレスと当該第２のアドレ
スに対応した第２のタイミングデータと前記記憶手段に
前記第１のタイミングデータを書き込むための書き込み
信号とを出力する制御手段（１８）と、 前記第２のアドレスの内前記前記フリップフロップの出
力ビットに対応するビットの値に基づいて前記第１の遅
延時間を有効とするか無効とするかを選択する選択手段
（１）と、 前記第２のタイミングデータから前記第１の遅延時間を
減じて前記第１のタイミングデータを出力する減算手段
（２）とを有することを特徴とする請求項１ないし請求
項３に記載のタイミング発生器。
Priority Applications (2)
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|---|---|---|---|
| JP8139257A JP2976276B2 (ja) | 1996-05-31 | 1996-05-31 | タイミング発生器 |
| US08/864,910 US6061816A (en) | 1996-05-31 | 1997-05-29 | Timing generator for testing semiconductor storage devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8139257A JP2976276B2 (ja) | 1996-05-31 | 1996-05-31 | タイミング発生器 |
Publications (2)
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|---|---|
| JPH09318712A JPH09318712A (ja) | 1997-12-12 |
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Family
ID=15241089
Family Applications (1)
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|---|---|---|---|
| JP8139257A Expired - Fee Related JP2976276B2 (ja) | 1996-05-31 | 1996-05-31 | タイミング発生器 |
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-
1997
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| JPH09318712A (ja) | 1997-12-12 |
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