JP2964644B2 - 高速パターン発生器 - Google Patents
高速パターン発生器Info
- Publication number
- JP2964644B2 JP2964644B2 JP2407196A JP40719690A JP2964644B2 JP 2964644 B2 JP2964644 B2 JP 2964644B2 JP 2407196 A JP2407196 A JP 2407196A JP 40719690 A JP40719690 A JP 40719690A JP 2964644 B2 JP2964644 B2 JP 2964644B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- clock
- counter
- output
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【0001】
【産業上の利用分野】この発明は、パターン発生回路を
n組(n≧2の整数)並列に動作させ、その出力をn倍
の速度で時分割し、n倍の速度のパターンを発生させる
場合に、ダミーパターンを発生させないようにしたIC
テスト用の高速パターン発生器についてのものである。
n組(n≧2の整数)並列に動作させ、その出力をn倍
の速度で時分割し、n倍の速度のパターンを発生させる
場合に、ダミーパターンを発生させないようにしたIC
テスト用の高速パターン発生器についてのものである。
【0002】
【従来の技術】メモリテスト用のパターン発生器は、ア
ルゴリズミックパターン発生器と呼ばれ、アドレスパタ
ーン等は繰り返し演算により発生させる。
ルゴリズミックパターン発生器と呼ばれ、アドレスパタ
ーン等は繰り返し演算により発生させる。
【0003】次に、従来技術によるアドレスパターン発
生回路の構成を図6により説明する。図6の21はレジ
スタ、22はALU(論理演算回路)、23はセレク
タ、24と25はレジスタである。レジスタ21は、A
LU22の演算結果をストアし、それをパターン出力2
8に出すとともにセレクタ23へ帰還する。レジスタ2
4は、加算値等に使われ、ALU22のB入力に接続さ
れる。レジスタ25は、初期値用でセレクタ23に接続
される。セレクタ23は、レジスタ21とレジスタ25
の出力を選択信号27で選択し、その出力はALU22
のA入力に接続される。ALU22は、演算信号26の
命令でA入力とB入力の間を演算する。
生回路の構成を図6により説明する。図6の21はレジ
スタ、22はALU(論理演算回路)、23はセレク
タ、24と25はレジスタである。レジスタ21は、A
LU22の演算結果をストアし、それをパターン出力2
8に出すとともにセレクタ23へ帰還する。レジスタ2
4は、加算値等に使われ、ALU22のB入力に接続さ
れる。レジスタ25は、初期値用でセレクタ23に接続
される。セレクタ23は、レジスタ21とレジスタ25
の出力を選択信号27で選択し、その出力はALU22
のA入力に接続される。ALU22は、演算信号26の
命令でA入力とB入力の間を演算する。
【0004】次に、図6の回路を使ったアドレス増加パ
ターンの発生例を図7により説明する。図7の第1パタ
ーンは、レジスタ25の初期値「0」がセレクタ23で
選択され、ALU22のA入力に加わる。ALU22は
Aスルーモードにし、「0」をそのまま出力し、レジス
タ21にロードする。
ターンの発生例を図7により説明する。図7の第1パタ
ーンは、レジスタ25の初期値「0」がセレクタ23で
選択され、ALU22のA入力に加わる。ALU22は
Aスルーモードにし、「0」をそのまま出力し、レジス
タ21にロードする。
【0005】第2パターンは、レジスタ21の「0」が
セレクタ23で選ばれ、ALU22のA入力に加わり、
ALU22がレジスタ24の加算値「1」との間で加算
をし、演算結果「1」がレジスタ21にロードされる。
セレクタ23で選ばれ、ALU22のA入力に加わり、
ALU22がレジスタ24の加算値「1」との間で加算
をし、演算結果「1」がレジスタ21にロードされる。
【0006】第3パターンは、レジスタ21の「1」と
レジスタ24の「1」を加算し、演算結果「2」がレジ
スタ21にロードされる。以下、同じ動作を繰り返し、
最終的にレジスタ21が「n」になるまで演算する。
レジスタ24の「1」を加算し、演算結果「2」がレジ
スタ21にロードされる。以下、同じ動作を繰り返し、
最終的にレジスタ21が「n」になるまで演算する。
【0007】次に、従来技術による高速パターン発生器
の構成を図8により説明する。図8の2はn組のパター
ン発生回路、3はマルチプレクサ、4はコントロールメ
モリ、6は分周器である。
の構成を図8により説明する。図8の2はn組のパター
ン発生回路、3はマルチプレクサ、4はコントロールメ
モリ、6は分周器である。
【0008】図8では、発生したいパターン速度のクロ
ック11(周波数f)を分周器6に入力する。分周器6
では、パターン発生回路2用の分周クロック12(f/
n)とマルチプレクサ3用の選択信号13を出力する。
n組のパターン発生回路2は、f/nの周波数で動作
し、各パターン出力は選択信号13によりマルチプレク
サ3で時分割され、パターン出力15が周波数fで出力
される。
ック11(周波数f)を分周器6に入力する。分周器6
では、パターン発生回路2用の分周クロック12(f/
n)とマルチプレクサ3用の選択信号13を出力する。
n組のパターン発生回路2は、f/nの周波数で動作
し、各パターン出力は選択信号13によりマルチプレク
サ3で時分割され、パターン出力15が周波数fで出力
される。
【0009】図9は図8のn=8の場合のアドレス増加
パターン発生例である。各パターン発生回路2は、f/
8の第1サイクルで0〜7のパターンを発生する。パタ
ーン発生回路2の出力はマルチプレクサ3で選択され、
0〜7のパターンが時系列的にfの速度で出力される。
パターン発生例である。各パターン発生回路2は、f/
8の第1サイクルで0〜7のパターンを発生する。パタ
ーン発生回路2の出力はマルチプレクサ3で選択され、
0〜7のパターンが時系列的にfの速度で出力される。
【0010】f/8の第2サイクルでパターン発生回路
2は8〜15のパターンを発生し、マルチプレクサ3で
8〜15のパターンがfの速度で出力される。通常の方
式との差は、例えば図8のアドレス増加パターンでは、
各パターン発生回路2がそれぞれ8ずつ増加するパター
ンを発生する点であり、パターン発生回路2を12並列
動作させたときは、12ずつ増加させることになる。
2は8〜15のパターンを発生し、マルチプレクサ3で
8〜15のパターンがfの速度で出力される。通常の方
式との差は、例えば図8のアドレス増加パターンでは、
各パターン発生回路2がそれぞれ8ずつ増加するパター
ンを発生する点であり、パターン発生回路2を12並列
動作させたときは、12ずつ増加させることになる。
【0011】図8のパターン発生回路2は、f/nの第
1サイクルから第nサイクルまで一定値の変化なので、
少ない初期値や加算値で長大パターンを発生させること
ができる。汎用的なRAMのアドレス量は2m(mは整
数)なので、アドレスの最初から最後まで増加させるに
は、並列数が2m(2、4、8、……)であれば、各パ
ターン発生回路2は一定値の加算を繰り返せばよく、最
後に余りによるダミーパターンを発生せずに実現でき
る。
1サイクルから第nサイクルまで一定値の変化なので、
少ない初期値や加算値で長大パターンを発生させること
ができる。汎用的なRAMのアドレス量は2m(mは整
数)なので、アドレスの最初から最後まで増加させるに
は、並列数が2m(2、4、8、……)であれば、各パ
ターン発生回路2は一定値の加算を繰り返せばよく、最
後に余りによるダミーパターンを発生せずに実現でき
る。
【0012】次に、ピンポンと呼ばれるパターンのアド
レス部分を図10により説明する。図10の繰り返しは
2の単位なので、並列数を2m(2、4、6、8、…
…)にすれば、各パターン発生回路は一定値を変化させ
ることができる。
レス部分を図10により説明する。図10の繰り返しは
2の単位なので、並列数を2m(2、4、6、8、…
…)にすれば、各パターン発生回路は一定値を変化させ
ることができる。
【0013】次に、ギャロッピングと呼ばれるパターン
のアドレスの部分を図11により説明する。図11の繰
り返しは3単位なので、並列数を3m(3、6、9、…
…)にしないと、各パターン発生回路は一定値の変化に
ならない。また、ギャロッピングパターンは繰り返しが
3のパターンと、アドレスを最初から最後まで1ずつ増
加させるパターンの両方がある。ダミーパターンの発生
は、目的とするパターンと異なるので問題となるが、ダ
ミーパターンを発生させないためには、並列動作数を2
mと3mの間で実時間で切り換える必要がある。
のアドレスの部分を図11により説明する。図11の繰
り返しは3単位なので、並列数を3m(3、6、9、…
…)にしないと、各パターン発生回路は一定値の変化に
ならない。また、ギャロッピングパターンは繰り返しが
3のパターンと、アドレスを最初から最後まで1ずつ増
加させるパターンの両方がある。ダミーパターンの発生
は、目的とするパターンと異なるので問題となるが、ダ
ミーパターンを発生させないためには、並列動作数を2
mと3mの間で実時間で切り換える必要がある。
【0014】
【発明が解決しようとする課題】従来は並列動作数を固
定で使っており、例えば8並列時は分周器も8分周固定
で使っている。この発明は、ギャロッピングパターンの
ように並列数を8と6との間で実時間に切り換える必要
がある場合、分周器の分周比を8と6との間で実時間に
切り換えることにより、目的とするパターンをダミーな
しで発生することができる高速パターン発生器の提供を
目的とする。
定で使っており、例えば8並列時は分周器も8分周固定
で使っている。この発明は、ギャロッピングパターンの
ように並列数を8と6との間で実時間に切り換える必要
がある場合、分周器の分周比を8と6との間で実時間に
切り換えることにより、目的とするパターンをダミーな
しで発生することができる高速パターン発生器の提供を
目的とする。
【0015】
【課題を解決するための手段】この目的を達成するた
め、第1の発明では、システムクロック11をn分周
(n≧2の整数)し、クロック12と選択信号13を発
生するプログラマブルカウンタ1と、クロック12の周
期で動作するn組のパターン発生回路2と、選択信号1
3によりn組のパターン発生回路2のパターンを時系列
パターンに変換し、高速パターンとして出力するマルチ
プレクサ3と、クロック12の周期で動作し、出力の制
御信号14でプログラマブルカウンタ1の分周比を制御
するコントロールメモリ4とを備える。第2の発明で
は、システムクロック11をn分周(n≧2の整数)
し、クロック12と選択信号13を発生するプログラマ
ブルカウンタ1と、クロック12の周期で動作するn組
のパターン発生回路2と、n組のパターン発生回路2の
パターンを時系列パターンに変換し、高速パターンとし
て出力するシフトレジスタ5と、クロック12の周期で
動作し、出力の制御信号14でプログラマブルカウンタ
1の分周比を制御するコントロールメモリ4とを備え
る。
め、第1の発明では、システムクロック11をn分周
(n≧2の整数)し、クロック12と選択信号13を発
生するプログラマブルカウンタ1と、クロック12の周
期で動作するn組のパターン発生回路2と、選択信号1
3によりn組のパターン発生回路2のパターンを時系列
パターンに変換し、高速パターンとして出力するマルチ
プレクサ3と、クロック12の周期で動作し、出力の制
御信号14でプログラマブルカウンタ1の分周比を制御
するコントロールメモリ4とを備える。第2の発明で
は、システムクロック11をn分周(n≧2の整数)
し、クロック12と選択信号13を発生するプログラマ
ブルカウンタ1と、クロック12の周期で動作するn組
のパターン発生回路2と、n組のパターン発生回路2の
パターンを時系列パターンに変換し、高速パターンとし
て出力するシフトレジスタ5と、クロック12の周期で
動作し、出力の制御信号14でプログラマブルカウンタ
1の分周比を制御するコントロールメモリ4とを備え
る。
【0016】
【作 用】次に、第1の発明による高速パターン発生器
の構成図を図1により説明する。図1の1はプログラマ
ブルカウンタ(以下、カウンタという。)であり、その
他は図8と同じものである。システムクロック11(周
波数f)はカウンタ1に入力される。カウンタ1は、コ
ントロールメモリ4からの分周値により任意の分周比で
動作する。
の構成図を図1により説明する。図1の1はプログラマ
ブルカウンタ(以下、カウンタという。)であり、その
他は図8と同じものである。システムクロック11(周
波数f)はカウンタ1に入力される。カウンタ1は、コ
ントロールメモリ4からの分周値により任意の分周比で
動作する。
【0017】次に、カウンタ1の動作を図2により説明
する。カウンタ1はバイナリカウンタ1Aと「0」一致
検出器1Bで構成される。システムクロック11はバイ
ナリカウンタ1Aのクロック入力に接続され、バイナリ
カウンタ1Aはコントロールメモリ4からの制御信号1
4をロードデータとして接続する。バイナリカウンタ1
Aの出力は選択信号13となり、マルチプレクサ3へ接
続されるとともに、「0」一致検出回路1Bにも接続さ
れる。「0」一致検出回路1Bの出力は分周クロック1
2になり、バイナリカウンタ1Aのロード信号として接
続されるほか、コントロールメモリ4とアドレス発生回
路2に接続され、動作クロックとなる。
する。カウンタ1はバイナリカウンタ1Aと「0」一致
検出器1Bで構成される。システムクロック11はバイ
ナリカウンタ1Aのクロック入力に接続され、バイナリ
カウンタ1Aはコントロールメモリ4からの制御信号1
4をロードデータとして接続する。バイナリカウンタ1
Aの出力は選択信号13となり、マルチプレクサ3へ接
続されるとともに、「0」一致検出回路1Bにも接続さ
れる。「0」一致検出回路1Bの出力は分周クロック1
2になり、バイナリカウンタ1Aのロード信号として接
続されるほか、コントロールメモリ4とアドレス発生回
路2に接続され、動作クロックとなる。
【0018】例えばカウンタ1が8分周をする場合は、
コントロールメモリ4から「7」(分周値−1)が出力
され、最初のシステムクロック11で「7」の値をカウ
ンタ1にロードする。以後、システムクロック11でダ
ウンカウントをし、カウンタ1が「0」になった次のシ
ステムクロック11で次のデータが再ロードされる。分
周クロック12(周波数f/n)はカウンタ1の「0」
検出信号を使用する。マルチプレクサ3の選択信号13
は、バイナリダウンカウンタの各段の出力をそのまま利
用すればよい。図3は、カウンタ1を使って分周比を8
→6→8に実時間で変えたときのタイムチャートであ
る。
コントロールメモリ4から「7」(分周値−1)が出力
され、最初のシステムクロック11で「7」の値をカウ
ンタ1にロードする。以後、システムクロック11でダ
ウンカウントをし、カウンタ1が「0」になった次のシ
ステムクロック11で次のデータが再ロードされる。分
周クロック12(周波数f/n)はカウンタ1の「0」
検出信号を使用する。マルチプレクサ3の選択信号13
は、バイナリダウンカウンタの各段の出力をそのまま利
用すればよい。図3は、カウンタ1を使って分周比を8
→6→8に実時間で変えたときのタイムチャートであ
る。
【0019】次に、第2の発明による高速パターン発生
器の構成図を図4により説明する。図4の5はシフトレ
ジスタであり、その他は図1と同じものである。図5は
カウンタ1の構成図である。システムクロック11はバ
イナリカウンタ1Aのクロック入力に接続されるととも
にシフトレジスタ5のシフトクロック入力に接続され
る。コントロールメモリ4の出力制御信号14はカウン
タ1Aのロードデータ入力に接続される。
器の構成図を図4により説明する。図4の5はシフトレ
ジスタであり、その他は図1と同じものである。図5は
カウンタ1の構成図である。システムクロック11はバ
イナリカウンタ1Aのクロック入力に接続されるととも
にシフトレジスタ5のシフトクロック入力に接続され
る。コントロールメモリ4の出力制御信号14はカウン
タ1Aのロードデータ入力に接続される。
【0020】バイナリカウンタ1Aの出力は「0」一致
検出回路1Bに接続され、「0」一致検出回路1Bの出
力は分周クロック12になり、バイナリカウンタ1Aの
ロード入力に接続されるとともに、コントロールメモリ
4と、パターン発生回路2に接続され、動作クロックと
シフトレジスタ6のロード信号入力に接続される。
検出回路1Bに接続され、「0」一致検出回路1Bの出
力は分周クロック12になり、バイナリカウンタ1Aの
ロード入力に接続されるとともに、コントロールメモリ
4と、パターン発生回路2に接続され、動作クロックと
シフトレジスタ6のロード信号入力に接続される。
【0021】パターン発生回路2はコントロールメモリ
4の出力を命令入力として接続し、パターン発生回路2
の出力はシフトレジスタ5の並列ロードデータ入力に接
続される。シフトレジスタ5の出力は、高速パターン出
力15となる。
4の出力を命令入力として接続し、パターン発生回路2
の出力はシフトレジスタ5の並列ロードデータ入力に接
続される。シフトレジスタ5の出力は、高速パターン出
力15となる。
【0022】
【発明の効果】この発明によれば、分周比を実時間で変
えているので、ダミーパターンのない高速パターン発生
器を提供することができる。
えているので、ダミーパターンのない高速パターン発生
器を提供することができる。
【図1】第1の発明による高速パターン発生器の構成図
である。
である。
【図2】図1のカウンタ1の動作説明図である。
【図3】図1のカウンタ1を使って分周比を8→6→8
に実時間で変えたときのタイムチャートである。
に実時間で変えたときのタイムチャートである。
【図4】第2の発明による高速パターン発生器の構成図
である。
である。
【図5】図4のカウンタ1の構成図である。
【図6】従来技術によるアドレスパターン発生回路の構
成図である。
成図である。
【図7】図6の回路を使ったアドレス増加パターンの発
生例説明図である。
生例説明図である。
【図8】従来技術による高速パターン発生器の構成図で
ある。
ある。
【図9】図8のn=8の場合のアドレス増加パターン発
生例説明図である。
生例説明図である。
【図10】ピンポンと呼ばれるパターンのアドレス部分
の説明図である。
の説明図である。
【図11】ギャロッピングと呼ばれるパターンのアドレ
ス部分の説明図である。
ス部分の説明図である。
1 プログラマブルカウンタ(カウンタ) 2 パターン発生回路 3 マルチプレクサ 4 コントロールメモリ 5 シフトレジスタ 11 システムクロック 12 分周クロック 13 選択信号 14 制御信号
Claims (2)
- 【請求項1】 システムクロック(11)をn分周(n≧2
の整数)し、クロック(12)と選択信号(13)を発生するプ
ログラマブルカウンタ(1) と、クロック(12)の周期で動
作するn組のパターン発生回路(2) と、選択信号(13)に
よりn組のパターン発生回路(2) のパターンを時系列パ
ターンに変換し、高速パターンとして出力するマルチプ
レクサ(3) と、クロック(12)の周期で動作し、出力の制
御信号(14)でプログラマブルカウンタ(1) の分周比を制
御するコントロールメモリ(4) とを備えることを特徴と
する高速パターン発生器。 - 【請求項2】 システムクロック(11)をn分周(n≧2
の整数)し、クロック(12)と選択信号(13)を発生するプ
ログラマブルカウンタ(1) と、クロック(12)の周期で動
作するn組のパターン発生回路(2) と、n組のパターン
発生回路(2) のパターンを時系列パターンに変換し、高
速パターンとして出力するシフトレジスタ(5) と、クロ
ック(12)の周期で動作し、出力の制御信号(14)でプログ
ラマブルカウンタ(1) の分周比を制御するコントロール
メモリ(4) とを備えることを特徴とする高速パターン発
生器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2407196A JP2964644B2 (ja) | 1990-12-10 | 1990-12-10 | 高速パターン発生器 |
US07/801,308 US5390192A (en) | 1990-12-10 | 1991-12-02 | High-speed pattern generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2407196A JP2964644B2 (ja) | 1990-12-10 | 1990-12-10 | 高速パターン発生器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04213212A JPH04213212A (ja) | 1992-08-04 |
JP2964644B2 true JP2964644B2 (ja) | 1999-10-18 |
Family
ID=18516814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2407196A Expired - Fee Related JP2964644B2 (ja) | 1990-12-10 | 1990-12-10 | 高速パターン発生器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5390192A (ja) |
JP (1) | JP2964644B2 (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0591562A1 (de) * | 1992-09-30 | 1994-04-13 | International Business Machines Corporation | Programmgesteuerte Optimierung einer prozessorgesteuerten Schaltung zur Generierung einer algorithmisch erzeugbaren Ausgangs-Sequenz von Werten |
JP3323312B2 (ja) * | 1993-12-28 | 2002-09-09 | 株式会社アドバンテスト | 高速化した試験パターン発生器 |
JPH07280883A (ja) * | 1994-04-04 | 1995-10-27 | Advantest Corp | 半導体試験装置 |
JPH0862302A (ja) * | 1994-08-19 | 1996-03-08 | Advantest Corp | サイクル遅延用パターン発生器 |
JPH08248096A (ja) * | 1995-03-13 | 1996-09-27 | Advantest Corp | 回路試験装置 |
US5790564A (en) * | 1995-06-07 | 1998-08-04 | International Business Machines Corporation | Memory array built-in self-test circuit having a programmable pattern generator for allowing unique read/write operations to adjacent memory cells, and method therefor |
US6006349A (en) * | 1995-07-26 | 1999-12-21 | Advantest Corporation | High speed pattern generating method and high speed pattern generator using the method |
JPH09288153A (ja) * | 1996-04-19 | 1997-11-04 | Advantest Corp | 半導体試験装置 |
JP2976276B2 (ja) * | 1996-05-31 | 1999-11-10 | 安藤電気株式会社 | タイミング発生器 |
US5764657A (en) * | 1996-06-10 | 1998-06-09 | Cypress Semiconductor Corp. | Method and apparatus for generating an optimal test pattern for sequence detection |
US6061817A (en) * | 1996-06-10 | 2000-05-09 | Cypress Semiconductor Corp. | Method and apparatus for generating test pattern for sequence detection |
US5960009A (en) * | 1996-08-09 | 1999-09-28 | Lucent Technologies Inc. | Built in shelf test method and apparatus for booth multipliers |
JP3552184B2 (ja) * | 1996-10-18 | 2004-08-11 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
US5923675A (en) * | 1997-02-20 | 1999-07-13 | Teradyne, Inc. | Semiconductor tester for testing devices with embedded memory |
JPH11185497A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6173424B1 (en) * | 1997-12-31 | 2001-01-09 | Micron Technology, Inc. | Programmable pulse generator and method for using same |
US6092225A (en) * | 1999-01-29 | 2000-07-18 | Credence Systems Corporation | Algorithmic pattern generator for integrated circuit tester |
AU6964301A (en) * | 2000-06-06 | 2001-12-17 | Igor Anatolievich Abrosimov | High speed protocol memory test head for a memory tester |
DE10115879C1 (de) * | 2001-03-30 | 2002-10-10 | Infineon Technologies Ag | Testdatengenerator |
DE10206249B4 (de) * | 2002-02-15 | 2004-04-29 | Infineon Technologies Ag | Verfahren zum Erzeugen von Testsignalen für eine integrierte Schaltung sowie Testlogik |
US6563350B1 (en) * | 2002-03-19 | 2003-05-13 | Credence Systems Corporation | Timing signal generator employing direct digital frequency synthesis |
DE10228526A1 (de) * | 2002-06-26 | 2004-01-29 | Infineon Technologies Ag | Anordnung und Verfahren zum Testen einer integrierten Schaltung |
US7228476B2 (en) * | 2004-11-05 | 2007-06-05 | Stmicroelectronics, Inc. | System and method for testing integrated circuits at operational speed using high-frequency clock converter |
US7409520B2 (en) * | 2005-01-25 | 2008-08-05 | International Business Machines Corporation | Systems and methods for time division multiplex multithreading |
KR100892296B1 (ko) * | 2007-10-24 | 2009-04-08 | 주식회사 아이티엔티 | 반도체 테스트 패턴신호의 체배 장치 |
JP2012185036A (ja) * | 2011-03-04 | 2012-09-27 | Advantest Corp | 試験装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4293950A (en) * | 1978-04-03 | 1981-10-06 | Nippon Telegraph And Telephone Public Corporation | Test pattern generating apparatus |
US4313200A (en) * | 1978-08-28 | 1982-01-26 | Takeda Riken Kogyo Kabushikikaisha | Logic test system permitting test pattern changes without dummy cycles |
JPS5914840B2 (ja) * | 1979-10-19 | 1984-04-06 | 日本電信電話株式会社 | 半導体メモリ試験用パタ−ン発生装置 |
JPS6030973B2 (ja) * | 1980-01-18 | 1985-07-19 | 日本電気株式会社 | 高速パタ−ン発生器 |
JPS5994086A (ja) * | 1982-11-19 | 1984-05-30 | Advantest Corp | 論理回路試験装置 |
EP0218830B1 (en) * | 1985-09-09 | 1992-04-29 | Hitachi, Ltd. | A memory test apparatus |
JPS62140299A (ja) * | 1985-12-13 | 1987-06-23 | Advantest Corp | パタ−ン発生装置 |
EP0255118B1 (en) * | 1986-07-30 | 1999-06-09 | Hitachi, Ltd. | Pattern generator |
US4876685A (en) * | 1987-06-08 | 1989-10-24 | Teradyne, Inc. | Failure information processing in automatic memory tester |
-
1990
- 1990-12-10 JP JP2407196A patent/JP2964644B2/ja not_active Expired - Fee Related
-
1991
- 1991-12-02 US US07/801,308 patent/US5390192A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04213212A (ja) | 1992-08-04 |
US5390192A (en) | 1995-02-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2964644B2 (ja) | 高速パターン発生器 | |
KR910005064A (ko) | 제어신호 발생 방법 및 장치 | |
JP2577923B2 (ja) | 擬似ランダム雑音符号発生器 | |
US5406132A (en) | Waveform shaper for semiconductor testing devices | |
US6484282B1 (en) | Test pattern generator, a memory testing device, and a method of generating a plurality of test patterns | |
EP1266235B1 (en) | Controllable and testable oscillator apparatus for an integrated circuit | |
US6650162B2 (en) | Digital clock generator circuit with built-in frequency and duty cycle control | |
JPH0542031B2 (ja) | ||
JPH11202028A (ja) | Icテスタ | |
JPH03261881A (ja) | 波形形成装置 | |
JP2880019B2 (ja) | パターン発生装置 | |
JPH0748702B2 (ja) | M系列符号発生装置 | |
KR970025140A (ko) | 디지탈 영상신호처리용 메모리장치 | |
JPH0718174Y2 (ja) | 任意波形発生器 | |
KR950000205Y1 (ko) | 디지탈신호 지연회로 | |
JPH07209389A (ja) | 高速パターン発生器 | |
KR960005590Y1 (ko) | 스피드 제네레이션 출력회로 | |
JPH055773A (ja) | 論理icのテスト回路 | |
JP3430575B2 (ja) | 電子楽音信号合成装置 | |
JPH0798995A (ja) | リニアフィードバックシフトレジスタ | |
JPS62259145A (ja) | アルゴリズミツク・パタ−ン発生装置 | |
JP2004012175A (ja) | Pll内蔵回路の評価方法、pll内蔵回路の評価システム、及びpll内蔵回路 | |
JPS609286B2 (ja) | タイミング信号発生回路 | |
KR950009442A (ko) | 어드레스 발생회로 | |
JPH0555832A (ja) | デジタル信号発生器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |