JPS5994086A - 論理回路試験装置 - Google Patents
論理回路試験装置Info
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- JPS5994086A JPS5994086A JP57203878A JP20387882A JPS5994086A JP S5994086 A JPS5994086 A JP S5994086A JP 57203878 A JP57203878 A JP 57203878A JP 20387882 A JP20387882 A JP 20387882A JP S5994086 A JPS5994086 A JP S5994086A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路等の論理回路を試験するため
の装置に関し、特に記憶装置ζこ格納された試験パター
ンを試験パターン発生器の不使用部分（こ転送するよう
にした論理回路試験装置に関する。
の装置に関し、特に記憶装置ζこ格納された試験パター
ンを試験パターン発生器の不使用部分（こ転送するよう
にした論理回路試験装置に関する。
〈発明の背景〉
論理回路の機能試験を行なうにあたっては、論理回路試
験装置より論理回路試験用パターンを、被試験論理回路
に印加し、被試験論理回路からのデータが、所定の値で
あるが否かを判定するようにしている。
験装置より論理回路試験用パターンを、被試験論理回路
に印加し、被試験論理回路からのデータが、所定の値で
あるが否かを判定するようにしている。
このような論理回路試験用パターンは、被試験論理回路
の大規模化、高集積化により試験パターン長が膨大とな
り、又試験パターンの１ワードあたりのビット長も長く
なる。さらに被試験論理回路の高速化により、試験パタ
ーンを高速（こ発生させる必要がある。このため論理回
路試験装置に−おいては、試験パターンを格納するため
の大容量の記憶装置を設け、この記憶装置に試験パター
ンの１ワードを複数個のブロックに分割して格納し、さ
らにこの試験パターンを、試験開始前をこ、高速・長ビ
ットの試験パターン発生用記憶装置（こ必要量だけ転送
し、試験時に試験パターン発生用記憶装置から所定の試
験パターンを発生させるようにしている。
の大規模化、高集積化により試験パターン長が膨大とな
り、又試験パターンの１ワードあたりのビット長も長く
なる。さらに被試験論理回路の高速化により、試験パタ
ーンを高速（こ発生させる必要がある。このため論理回
路試験装置に−おいては、試験パターンを格納するため
の大容量の記憶装置を設け、この記憶装置に試験パター
ンの１ワードを複数個のブロックに分割して格納し、さ
らにこの試験パターンを、試験開始前をこ、高速・長ビ
ットの試験パターン発生用記憶装置（こ必要量だけ転送
し、試験時に試験パターン発生用記憶装置から所定の試
験パターンを発生させるようにしている。
このような論理回路試験装置の構成の一部を第１図に示
す。第１図において（１は試験パターンをＪビット又は
２以上のビットのブロックに分割した個々の試験パター
ン（ａ、 ｂ、 Ｃ，ｃｆ、 ｅ。
す。第１図において（１は試験パターンをＪビット又は
２以上のビットのブロックに分割した個々の試験パター
ン（ａ、 ｂ、 Ｃ，ｃｆ、 ｅ。
ｆ・・・・・・）と、その試験パターンのブロックの位
置情報（１，２，３，１，２，・・・・・・）と、試験
パターンの１ワードの最後のブロックの位置を示す最終
ブロック情報（００１００１・・・・・・）を格納する
記憶装置である。６は論理回路の試験前に記憶装置１か
ら転送された一定量の試験パターンを格納し、試験時に
その試験パターンをワード単位で発生して、被試験論理
回路に印加するための記憶装置であり、複数のブロック
７、８．９に分割されている。２２は書き込み制御回路
であり、記憶装置１からのブロック位置情報１．２．３
に対応する記憶装置６のブロック７、８．９に書き込み
パルス５のタイミングで書き込み信号２５，２６；２７
を印加する。３１はアドレスポインタであり、記憶装置
１からの最終ブロック情報が１のときは、その次のサイ
クルから記憶装置６のアドレスを歩進する。
置情報（１，２，３，１，２，・・・・・・）と、試験
パターンの１ワードの最後のブロックの位置を示す最終
ブロック情報（００１００１・・・・・・）を格納する
記憶装置である。６は論理回路の試験前に記憶装置１か
ら転送された一定量の試験パターンを格納し、試験時に
その試験パターンをワード単位で発生して、被試験論理
回路に印加するための記憶装置であり、複数のブロック
７、８．９に分割されている。２２は書き込み制御回路
であり、記憶装置１からのブロック位置情報１．２．３
に対応する記憶装置６のブロック７、８．９に書き込み
パルス５のタイミングで書き込み信号２５，２６；２７
を印加する。３１はアドレスポインタであり、記憶装置
１からの最終ブロック情報が１のときは、その次のサイ
クルから記憶装置６のアドレスを歩進する。
従って記憶装置１にブロック単位で分割されて格納され
た試験パターンは、試験開始前に必要量が記憶装置６Ｇ
二次々（こ転送されて格納され、試験時には記憶装置６
から試験パターンが発生され、その試験パターンが他の
棟々の回路を経由して被試験論理回路に与えられる。
た試験パターンは、試験開始前に必要量が記憶装置６Ｇ
二次々（こ転送されて格納され、試験時には記憶装置６
から試験パターンが発生され、その試験パターンが他の
棟々の回路を経由して被試験論理回路に与えられる。
このような論理回路試験装置において、記憶装置６のあ
るブロックに故障がある場合、又はあるブロックに対応
する記憶装置６と被試験論理回路間の回路等に故障があ
る場合には、試験を続行することはできない。実際の論
理回路試験装置においては、記憶装置６内のブロック及
びそれに対応する上記回路には未使用部分があり、この
未使用部分を故障部分と切換えて試験を行なうことは可
能である。しかしながらこの場合、記′億装置１に格納
する内容を変更する必要があり、そのためのプログラム
の作成（こ多大の時間を要する。したがって従来の論理
回路試験装置においては、装置の一部に故障が発生した
場合には、被試験論理回路の機能試験をｈ続することが
できないという不都合があった。
るブロックに故障がある場合、又はあるブロックに対応
する記憶装置６と被試験論理回路間の回路等に故障があ
る場合には、試験を続行することはできない。実際の論
理回路試験装置においては、記憶装置６内のブロック及
びそれに対応する上記回路には未使用部分があり、この
未使用部分を故障部分と切換えて試験を行なうことは可
能である。しかしながらこの場合、記′億装置１に格納
する内容を変更する必要があり、そのためのプログラム
の作成（こ多大の時間を要する。したがって従来の論理
回路試験装置においては、装置の一部に故障が発生した
場合には、被試験論理回路の機能試験をｈ続することが
できないという不都合があった。
〈発明の目的〉
この発明は試験パターンを発生するための記憶装置内の
ブロックに故障がある場合又はその記憶装置と被試験論
理回路との間に故障がある場合に外部記憶装置等に格納
された試験パターンの内容を変更することなく故障部分
と未使用部分との接続変更のみで試験を継続することが
できる論理回路試験装置を提供しようとするものである
。
ブロックに故障がある場合又はその記憶装置と被試験論
理回路との間に故障がある場合に外部記憶装置等に格納
された試験パターンの内容を変更することなく故障部分
と未使用部分との接続変更のみで試験を継続することが
できる論理回路試験装置を提供しようとするものである
。
〈発明の概要〉
この発明によれば試験パターンを発生するための記憶装
置における不良部分−に対応するブロックの位置情報と
、未使用部分をこ対応するブロックの位１６情、−乏を
レジスタＱこ格納しておき、試験パターンを格納した記
憶装置から読み出されたブロック位置情報が、不良ブロ
ックの位置情報と一致したときは、そのときの試験パタ
ーンを一時保持しておき、その保持した試験バクーンを
、試験パターンを発生する記憶装置の未使用ブロックに
格納しながら、次々と試験パターンを格納した記憶装置
から試験パターンを発生する記憶装置へ、試験パターン
を転送することができる。このため試験パターンを発生
する記憶装置と被試験論理回路間における回路中の不良
ブロックに対応する部分と、未使用ブロックに対応する
部分の接続変更をするのみで、論理回路の試験を続行す
ることができ、試験バクーンの変更を要しない。
置における不良部分−に対応するブロックの位置情報と
、未使用部分をこ対応するブロックの位１６情、−乏を
レジスタＱこ格納しておき、試験パターンを格納した記
憶装置から読み出されたブロック位置情報が、不良ブロ
ックの位置情報と一致したときは、そのときの試験パタ
ーンを一時保持しておき、その保持した試験バクーンを
、試験パターンを発生する記憶装置の未使用ブロックに
格納しながら、次々と試験パターンを格納した記憶装置
から試験パターンを発生する記憶装置へ、試験パターン
を転送することができる。このため試験パターンを発生
する記憶装置と被試験論理回路間における回路中の不良
ブロックに対応する部分と、未使用ブロックに対応する
部分の接続変更をするのみで、論理回路の試験を続行す
ることができ、試験バクーンの変更を要しない。
〈発明の実施例〉
−（イ）構 成
この発明による一実施例の構成を第２図に示す。第２Ｂ
口こおいて１０１は試験パターンを格納するための記憶
装置であり、第１図の場合と同様に試験パターンを１又
は２以上のビットで構成されるブロック毎に分割した個
々の試験ハターン（ａ、 ｂ、 ｃ、 ｄ、 ｅ、 ｆ
−・−・−）と、その試験パターンのブロックの位置情
報（１゜２、３．１．２．３・・・・・・）と、試験パ
ターンの１ワードの最後のブロックの位置を示す最終ブ
ロワ１！ｆ％（００１００１・曲・）とが格納されてい
る。
口こおいて１０１は試験パターンを格納するための記憶
装置であり、第１図の場合と同様に試験パターンを１又
は２以上のビットで構成されるブロック毎に分割した個
々の試験ハターン（ａ、 ｂ、 ｃ、 ｄ、 ｅ、 ｆ
−・−・−）と、その試験パターンのブロックの位置情
報（１゜２、３．１．２．３・・・・・・）と、試験パ
ターンの１ワードの最後のブロックの位置を示す最終ブ
ロワ１！ｆ％（００１００１・曲・）とが格納されてい
る。
１０６は試験開始前に記憶装置１０１がら転送されたブ
ロック単位の試験パターンをワード学位で格納し、試験
時にこれを発生して被試験論理回路に印加するための記
憶装置である。
ロック単位の試験パターンをワード学位で格納し、試験
時にこれを発生して被試験論理回路に印加するための記
憶装置である。
記憶装置１０６は、この例では複数のブロック１０７、
１０８．１０９．１１０ ＜ニー分割すれティる１１１
は記憶装置１０６の不良ブロックの位置情報を格納する
レジスタであり、１１２は記憶装置１０６の使用してい
ないブロックの位置情報を格納するレジスタである。１
１３は記憶装置１０１カラの位置情報１０３とレジスタ
１１１４：格納された不良ブロックの位置情報１１５の
比較を行なう比較回路であり、比較結果が不一致のとき
に０１一致のときに１がレジスタ１１６番こ印加される
。レジスタ１１６は、比較回路１１３からの比較結果が
１のときのみ記憶装置１０１から読み出された試験パタ
ーンを格納する。
１０８．１０９．１１０ ＜ニー分割すれティる１１１
は記憶装置１０６の不良ブロックの位置情報を格納する
レジスタであり、１１２は記憶装置１０６の使用してい
ないブロックの位置情報を格納するレジスタである。１
１３は記憶装置１０１カラの位置情報１０３とレジスタ
１１１４：格納された不良ブロックの位置情報１１５の
比較を行なう比較回路であり、比較結果が不一致のとき
に０１一致のときに１がレジスタ１１６番こ印加される
。レジスタ１１６は、比較回路１１３からの比較結果が
１のときのみ記憶装置１０１から読み出された試験パタ
ーンを格納する。
１１８は記憶装置１０１がらの最終ブロック情報１０４
を格納するレジスタである。１２０は選択回路であり、
レジスタ１１８がらの最終ブロック信号１１９が０のと
き、記憶装置１０１がらのブロック位置情報１０３を選
択し、１のときレジスタ１１２に格納された使用してい
ないブロックの位置情報を選択して、それらを制御回路
１２２に印加する。
を格納するレジスタである。１２０は選択回路であり、
レジスタ１１８がらの最終ブロック信号１１９が０のと
き、記憶装置１０１がらのブロック位置情報１０３を選
択し、１のときレジスタ１１２に格納された使用してい
ないブロックの位置情報を選択して、それらを制御回路
１２２に印加する。
１２３は選択回路であり、レジスタ１１８からの最終ブ
ロック信号１１９が０のとき、記憶装置１０１からの個
々のブロックに分割された試験パターン１０２を選択し
、■の時はレジスタ１１６に格納された試験パターン１
２９を選択して、それらを記憶装置１０６のイ１６１々
のブロック１０７、１０８．１０９．１１０に印加する
。１２２は書き込み制御回路であり、選択回路１２０か
らの位置情報により書き込みパルス１０５のタイミング
で、記憶装置１０６のブロック１０７．、、 ’ ｔｅ
ａ１０９、１１０ に、書き込みパルス１２５．１２６
゜１２７、１２８を印加する。
ロック信号１１９が０のとき、記憶装置１０１からの個
々のブロックに分割された試験パターン１０２を選択し
、■の時はレジスタ１１６に格納された試験パターン１
２９を選択して、それらを記憶装置１０６のイ１６１々
のブロック１０７、１０８．１０９．１１０に印加する
。１２２は書き込み制御回路であり、選択回路１２０か
らの位置情報により書き込みパルス１０５のタイミング
で、記憶装置１０６のブロック１０７．、、 ’ ｔｅ
ａ１０９、１１０ に、書き込みパルス１２５．１２６
゜１２７、１２８を印加する。
１３２はアドレス制御回路であり、レジスタ１１８から
の最終ブロック信号が１のとき動作クロック１３４ドア
ドレスポインタ１３１に与え、比較回路１１３から一致
信号が与えられたときは、レジスタ１１８からの最終ブ
ロック信号が１のときの動作クロック１３４の次のサイ
クルで動作クロック１３４をアドレスポインタ１３１に
印加する。さらにアドレス制御回路１３２は、動作クロ
ック１３４をプログラムカウンタ１３３に伝えており、
比較回路１１３から一致信号が与えられないときは動作
クロック１３４をそのままプログラムカウンタ１３３（
こ与え、比較回路１１３から一致信号が与えられたとき
は、レジスタ１１８から最終ブロック信号が与えられた
後に、一致信号の数だけ動作クロック１３４の供給を停
止する。プログラムカウンタ１３３はアドレス制御回路
１３２からのクロックにより歩進して、記憶装置１０１
にアドレスを与える。アドレスポインタ１３１は７ドレ
ヌ制御回［１３２からのクロックにより歩進して、記憶
装置１０６にアドレスを与える。
の最終ブロック信号が１のとき動作クロック１３４ドア
ドレスポインタ１３１に与え、比較回路１１３から一致
信号が与えられたときは、レジスタ１１８からの最終ブ
ロック信号が１のときの動作クロック１３４の次のサイ
クルで動作クロック１３４をアドレスポインタ１３１に
印加する。さらにアドレス制御回路１３２は、動作クロ
ック１３４をプログラムカウンタ１３３に伝えており、
比較回路１１３から一致信号が与えられないときは動作
クロック１３４をそのままプログラムカウンタ１３３（
こ与え、比較回路１１３から一致信号が与えられたとき
は、レジスタ１１８から最終ブロック信号が与えられた
後に、一致信号の数だけ動作クロック１３４の供給を停
止する。プログラムカウンタ１３３はアドレス制御回路
１３２からのクロックにより歩進して、記憶装置１０１
にアドレスを与える。アドレスポインタ１３１は７ドレ
ヌ制御回［１３２からのクロックにより歩進して、記憶
装置１０６にアドレスを与える。
（Ｏｌ 動 作
第２図（こ示す実施例の動作を以下に説明する。この例
では試験パターン発生用記憶装置１０６ （７） ７”
ロックのうち、１０８が不良ブロックであり、１１０が
使用していないブロックとした場合を示している。従っ
てこの実施例では、ブロック１０８に格納する試験パタ
ーンをブロック１１０に格納し得るように、試験パター
ンの転送を行なう。
では試験パターン発生用記憶装置１０６ （７） ７”
ロックのうち、１０８が不良ブロックであり、１１０が
使用していないブロックとした場合を示している。従っ
てこの実施例では、ブロック１０８に格納する試験パタ
ーンをブロック１１０に格納し得るように、試験パター
ンの転送を行なう。
レジスタ１１２に使用していないブロックを示す位置情
報「４」、レジスタ１１１に不良のブロックの位置情報
「２」をあらかじめ設定しておく。レジスタ１１８は「
０」に設定しておく。動作クロック１３４にＪリプログ
ラムカウンタ１３３が歩進され、記憶装置１０１がらの
読み出しが開始される。最初昏こ記憶装置１０１からは
ブロック位置情報「１」が１０３に、最終ブロック情報
「０」が１０４に、ブロック位置情報「１」で示された
記憶装置１０６のブロックをこ転送すべき試験パターン
「ａ−１が１０２に読み出される。
報「４」、レジスタ１１１に不良のブロックの位置情報
「２」をあらかじめ設定しておく。レジスタ１１８は「
０」に設定しておく。動作クロック１３４にＪリプログ
ラムカウンタ１３３が歩進され、記憶装置１０１がらの
読み出しが開始される。最初昏こ記憶装置１０１からは
ブロック位置情報「１」が１０３に、最終ブロック情報
「０」が１０４に、ブロック位置情報「１」で示された
記憶装置１０６のブロックをこ転送すべき試験パターン
「ａ−１が１０２に読み出される。
ブロックの位置情報「ｌ」は、レジスタ１１８に格納さ
れている最終ブロック信号が「０」の為、選択回路１２
０を介して、書き込み制御回路１２２に印加される。試
験パターンｒａＪは、レジスタ１１８４こ格納されてい
る最終ブロック信号が「０」のため、選択回路１２３を
介して、試験パターン発生用記憶装置１０６の各ブロッ
ク１０７．１０８．１０９．１１０ に印加される。書
ぎ込み制御回路１２２は、選択回路１２０からの位置情
報が「１」なので、書き込みパルス１０５に周期して、
記憶装置１０６のブロック１０７に書き込みパルス１２
５を印加する。これにより試験パターンｒａＪが記憶装
置１０６のブロック１０７に書き込まれる。
れている最終ブロック信号が「０」の為、選択回路１２
０を介して、書き込み制御回路１２２に印加される。試
験パターンｒａＪは、レジスタ１１８４こ格納されてい
る最終ブロック信号が「０」のため、選択回路１２３を
介して、試験パターン発生用記憶装置１０６の各ブロッ
ク１０７．１０８．１０９．１１０ に印加される。書
ぎ込み制御回路１２２は、選択回路１２０からの位置情
報が「１」なので、書き込みパルス１０５に周期して、
記憶装置１０６のブロック１０７に書き込みパルス１２
５を印加する。これにより試験パターンｒａＪが記憶装
置１０６のブロック１０７に書き込まれる。
このとき同時に比較回路１１３では、ブロック位置情報
Ｉｌｌとレジスタ１１１＆こ格納されている不良ブロッ
クの位置情報「２」の比較を行なうが、不一致であるた
め、レジスタ１１６には試験パターンｒａＪは取り込ま
ない。
Ｉｌｌとレジスタ１１１＆こ格納されている不良ブロッ
クの位置情報「２」の比較を行なうが、不一致であるた
め、レジスタ１１６には試験パターンｒａＪは取り込ま
ない。
又、比較回路１１３からの比較結果が不一致であり、レ
ジスタ１１８からの最終ブロック信号がｒＯＪであるた
め、アドレス制御回路１３２は、動作クロック１３４を
プログラムカウンタ１３３に供給する。
ジスタ１１８からの最終ブロック信号がｒＯＪであるた
め、アドレス制御回路１３２は、動作クロック１３４を
プログラムカウンタ１３３に供給する。
このため次に記憶装置１０１から次のブロック位置情報
「２」、最終ブロック情報「０」試験パターン「ｂ」、
が読み出さｔすることにより、」二記と同様の手順で、
試験パターンｒｂＪが記憶装置１０６のブロック１０８
に書き込まれる。この時比較回路１１３に印加されるブ
ロック位置情報「２」と、レジスタ１１１からの不良ブ
ロックの位置情報「２」が等しいために、比較回路１１
３からは、一致信号が出力され、試験パターンｒｂＪが
レジスタ１１６に取り込まれる。
「２」、最終ブロック情報「０」試験パターン「ｂ」、
が読み出さｔすることにより、」二記と同様の手順で、
試験パターンｒｂＪが記憶装置１０６のブロック１０８
に書き込まれる。この時比較回路１１３に印加されるブ
ロック位置情報「２」と、レジスタ１１１からの不良ブ
ロックの位置情報「２」が等しいために、比較回路１１
３からは、一致信号が出力され、試験パターンｒｂＪが
レジスタ１１６に取り込まれる。
次に記憶装置１０１からブロック位置情報「３」、最終
ブロック情報「１」、試験パターン「Ｃ」が読み出され
ることをこより、記憶装Ｂ １０６のブロック１０９に
、試験パターンｒｃＪが書き込まれる。この試験パター
ンｒｃＪの筈き込み後に、最終ブロック情報「１」がレ
ジスタ１１８に取り込まれる。
ブロック情報「１」、試験パターン「Ｃ」が読み出され
ることをこより、記憶装Ｂ １０６のブロック１０９に
、試験パターンｒｃＪが書き込まれる。この試験パター
ンｒｃＪの筈き込み後に、最終ブロック情報「１」がレ
ジスタ１１８に取り込まれる。
レジスタ１１８に「１」が設定されると、選択回路１２
０を介して、レジスタ１１２に格納されている不使用ブ
ロックの位置情報「４」が、書き込み制御回路１２２に
印加されるととも昏こ、レジスタ１１６に格納された試
験パターンｒｂＪが、選択回＠１２３を介して、記憶装
置１０６の各ブロック１０７．１０８．１０９．１１０
Ｇこ印加される。
０を介して、レジスタ１１２に格納されている不使用ブ
ロックの位置情報「４」が、書き込み制御回路１２２に
印加されるととも昏こ、レジスタ１１６に格納された試
験パターンｒｂＪが、選択回＠１２３を介して、記憶装
置１０６の各ブロック１０７．１０８．１０９．１１０
Ｇこ印加される。
書ぎ込み制御回路１２２は、選択回路１２０から不使用
ブロックの位置情報「４」が印加されると、記憶装置１
０６のブロック１１０に、書き込みパルス１０５に同期
して書き込みパルス１２８を印加する。これにより試験
パターン ｂ が記憶装置１０６のブロック１１０＆こ
書き込まれる。
ブロックの位置情報「４」が印加されると、記憶装置１
０６のブロック１１０に、書き込みパルス１０５に同期
して書き込みパルス１２８を印加する。これにより試験
パターン ｂ が記憶装置１０６のブロック１１０＆こ
書き込まれる。
この時アドレス制御回路１３２は、レジスタ１１８から
最終ブロック信号「１」が与えられかつその信号の供給
以削（こ比較回路１１３から一致信号が与えられたため
、動作クロック１３４のプログラムカウンタ１３３への
供給を１サイクルだけ中止する。従って記憶装置１０６
の不使用ブロック１１０に試験パターンを書き込む場合
（こは、記憶装置１０１の読み出しは停止スる。アドレ
ス制御回路１３２は次のサイクルで、再び動作クロック
１３４をプログラムカウンタ１３３に与えて、記憶装置
１０１からの読み出しを開始するととも（こ、その時の
動作クロック１３４のタイミングで、アドレスポインタ
１３１にクロックを与え、記憶装置１０６のアドレスを
歩進する。
最終ブロック信号「１」が与えられかつその信号の供給
以削（こ比較回路１１３から一致信号が与えられたため
、動作クロック１３４のプログラムカウンタ１３３への
供給を１サイクルだけ中止する。従って記憶装置１０６
の不使用ブロック１１０に試験パターンを書き込む場合
（こは、記憶装置１０１の読み出しは停止スる。アドレ
ス制御回路１３２は次のサイクルで、再び動作クロック
１３４をプログラムカウンタ１３３に与えて、記憶装置
１０１からの読み出しを開始するととも（こ、その時の
動作クロック１３４のタイミングで、アドレスポインタ
１３１にクロックを与え、記憶装置１０６のアドレスを
歩進する。
以下同様の手順で第２図（こ示すよう番こ記憶装置１０
１昏こ格納された試験パターンが転送され、記憶装置１
０６＆こ格納される。この実施例では不良ブロック１０
８Ｇこも試験パターンを格納しているが、不良ブロック
番こは試験パターンを格納しなくてもよい。
１昏こ格納された試験パターンが転送され、記憶装置１
０６＆こ格納される。この実施例では不良ブロック１０
８Ｇこも試験パターンを格納しているが、不良ブロック
番こは試験パターンを格納しなくてもよい。
〈発明の効果〉
このようをここの発明によれは、試験パターンを格納し
た記憶装置１０１から試験パターンを発生する記憶装置
１０６ヲこ試験パターンを転送する場合において記憶装
置１０６中の不良ブロックをこ対応する試験パターンを
、記憶装置１０６中の不使用ブロック（こ書き込むこと
ができる。従って論理回路試験装置において、試験パタ
ーンを発生する記憶装置と被試験論理回路間昏こ故障が
発生した場合でも、接続変更をするのみで論理回路の試
験を行なうことができ、試験パターンの作成のためのプ
ログラム変更を要しない。
た記憶装置１０１から試験パターンを発生する記憶装置
１０６ヲこ試験パターンを転送する場合において記憶装
置１０６中の不良ブロックをこ対応する試験パターンを
、記憶装置１０６中の不使用ブロック（こ書き込むこと
ができる。従って論理回路試験装置において、試験パタ
ーンを発生する記憶装置と被試験論理回路間昏こ故障が
発生した場合でも、接続変更をするのみで論理回路の試
験を行なうことができ、試験パターンの作成のためのプ
ログラム変更を要しない。
実際の論理回路試験装置は、被試験論理回路の複雑高度
化により、試験パターン量も膨大となるため、プログラ
ム変更を要しないという本発明の効果は極めて大である
。
化により、試験パターン量も膨大となるため、プログラ
ム変更を要しないという本発明の効果は極めて大である
。
第１図は従来の論理回路試験装置番こおいて試験パター
ンを格納する記憶装置から試験パターンを発生する記憶
装置へ試験パターンを転送する場合の構成を示すブロッ
ク図、第２図はこの発明による論理回路試験装置におい
て試験パターンを格納する記憶装置から試験パターンを
発生する記憶装置へ試験パターンを転送する場合の一実
施例を示すブロック図である。 １．１０１：試験パターン格納用記憶装置６．１０６：
試ｍパターン発生用記憶装置１１１、１１２．１１６．
１１８ ：レジスタ１１３１比較回路 ２２、１２２ ；書き込み制御回路 １２０、 １２３ ；選択回路 ３１、１３１ ；アドレスポインタ １３３１プログラムカウンタ １３２１アドレス制御回路 特許出願人 タケダ理研工業株式会社代理人 村松保
男 第 １ 図
ンを格納する記憶装置から試験パターンを発生する記憶
装置へ試験パターンを転送する場合の構成を示すブロッ
ク図、第２図はこの発明による論理回路試験装置におい
て試験パターンを格納する記憶装置から試験パターンを
発生する記憶装置へ試験パターンを転送する場合の一実
施例を示すブロック図である。 １．１０１：試験パターン格納用記憶装置６．１０６：
試ｍパターン発生用記憶装置１１１、１１２．１１６．
１１８ ：レジスタ１１３１比較回路 ２２、１２２ ；書き込み制御回路 １２０、 １２３ ；選択回路 ３１、１３１ ；アドレスポインタ １３３１プログラムカウンタ １３２１アドレス制御回路 特許出願人 タケダ理研工業株式会社代理人 村松保
男 第 １ 図
Claims (1)
- 論理回路の機能試験を行なう論理回路試験装置こおいて
、個々の試験パターンを１又は２以上のビットで構成さ
れるブロック毎に分割してその分割された試験パターン
とブロックの位置情報とを格納する試験パターン格納用
記憶装置と、試験開始前（こ該試験パターン格納用記憶
装置から試験パターンが転送され試験時に試験パターン
を被試験論理回路に印加する試験パターン発生用記憶装
置と、論理回路試験装置の故障個所に対応する該試験パ
ターン発生用記憶装置のブロックの位置情報を格納する
不良位置格納用レジスタと、該試験パターン格納用記憶
装置に格納されたブロックの位置情報と該不良位置格納
用レジスタに格納されたブロックの位置情報を比較する
比較回路と、該比較回路番こおいて一致がとれた時点に
該試験パターン格納用記憶装置から転送されたブロック
単位の試験パターンを格納する試験パターン格納用レジ
スタと、該試験パターン発生用記憶装置ζこおける使用
していないブロックの位置情報を格納する不使用位置格
納用レジスタとを有し、該試験パターン格納用記憶装故
から試験パターン発生用記憶装置に試験パターンを転送
するときに試験パターン格納用レジスタに格納さｔ′し
た不良ブロックに格納すべき試験パターンを該試験パタ
ーン発生用記憶装置中の上記使用していないブロック番
こ転送することを特徴とする論理回路試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57203878A JPS5994086A (ja) | 1982-11-19 | 1982-11-19 | 論理回路試験装置 |
| US06/552,374 US4555663A (en) | 1982-11-19 | 1983-11-16 | Test pattern generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57203878A JPS5994086A (ja) | 1982-11-19 | 1982-11-19 | 論理回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994086A true JPS5994086A (ja) | 1984-05-30 |
| JPH0434109B2 JPH0434109B2 (ja) | 1992-06-04 |
Family
ID=16481207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57203878A Granted JPS5994086A (ja) | 1982-11-19 | 1982-11-19 | 論理回路試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4555663A (ja) |
| JP (1) | JPS5994086A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946247A (en) * | 1994-05-26 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2149159B (en) * | 1983-10-28 | 1987-07-08 | Membrain Ltd | Method and apparatus for generating sequence of multibit words |
| JPH0641966B2 (ja) * | 1984-02-15 | 1994-06-01 | 株式会社アドバンテスト | パタ−ン発生装置 |
| DE3513551A1 (de) * | 1985-04-16 | 1986-10-16 | Wandel & Goltermann Gmbh & Co, 7412 Eningen | Digitaler wortgenerator zur automatischen erzeugung periodischer dauerzeichen aus n-bit-woertern aller wortgewichte und deren permutationen |
| JPS6279379A (ja) * | 1985-10-02 | 1987-04-11 | Ando Electric Co Ltd | タイミング信号発生装置 |
| JPH0750159B2 (ja) * | 1985-10-11 | 1995-05-31 | 株式会社日立製作所 | テストパタ−ン発生装置 |
| JPS62118272A (ja) * | 1985-11-19 | 1987-05-29 | Ando Electric Co Ltd | パタ−ン発生装置 |
| JPS62140299A (ja) * | 1985-12-13 | 1987-06-23 | Advantest Corp | パタ−ン発生装置 |
| JPS62184373A (ja) * | 1986-02-07 | 1987-08-12 | Ando Electric Co Ltd | 試験信号発生回路 |
| JPS62195572A (ja) * | 1986-02-21 | 1987-08-28 | Mitsubishi Electric Corp | 半導体テスト装置 |
| JPS62261084A (ja) * | 1986-05-06 | 1987-11-13 | Ando Electric Co Ltd | タイミング信号発生装置 |
| EP0255118B1 (en) * | 1986-07-30 | 1999-06-09 | Hitachi, Ltd. | Pattern generator |
| US4967412A (en) * | 1988-04-08 | 1990-10-30 | Hewlett-Packard Company | Serial data frame generator for testing telecommunications circuits |
| JPH0255331U (ja) * | 1988-10-11 | 1990-04-20 | ||
| JP2964644B2 (ja) * | 1990-12-10 | 1999-10-18 | 安藤電気株式会社 | 高速パターン発生器 |
| JP2882426B2 (ja) * | 1991-03-29 | 1999-04-12 | 株式会社アドバンテスト | アドレス発生装置 |
| JP3323312B2 (ja) * | 1993-12-28 | 2002-09-09 | 株式会社アドバンテスト | 高速化した試験パターン発生器 |
| JPH11154103A (ja) * | 1997-11-20 | 1999-06-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5825787A (en) * | 1997-11-25 | 1998-10-20 | Xilinx, Inc. | System and method for accessing a test vector memory |
| JPH11163838A (ja) * | 1997-11-26 | 1999-06-18 | Ando Electric Co Ltd | モデム装置のビットエラー測定装置及びそのビットエラー測定方法 |
| US6161206A (en) * | 1998-04-30 | 2000-12-12 | Credence Systems Corporation | Pattern generator for a semiconductor integrated circuit tester |
| JP4291596B2 (ja) * | 2003-02-26 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体集積回路の試験装置およびそれを用いた半導体集積回路の製造方法 |
| KR20230020571A (ko) * | 2017-11-15 | 2023-02-10 | 프로틴텍스 엘티디. | 집적 회로 마진 측정 및 고장 예측 장치 |
| US11740281B2 (en) | 2018-01-08 | 2023-08-29 | Proteantecs Ltd. | Integrated circuit degradation estimation and time-of-failure prediction using workload and margin sensing |
| TWI828676B (zh) | 2018-04-16 | 2024-01-11 | 以色列商普騰泰克斯有限公司 | 用於積體電路剖析及異常檢測之方法和相關的電腦程式產品 |
| CN113474668A (zh) | 2018-12-30 | 2021-10-01 | 普罗泰克斯公司 | 集成电路i/o完整性和退化监测 |
| WO2021111444A1 (en) | 2019-12-04 | 2021-06-10 | Proteantecs Ltd. | Memory device degradation monitoring |
| US11815551B1 (en) | 2022-06-07 | 2023-11-14 | Proteantecs Ltd. | Die-to-die connectivity monitoring using a clocked receiver |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4293950A (en) * | 1978-04-03 | 1981-10-06 | Nippon Telegraph And Telephone Public Corporation | Test pattern generating apparatus |
| US4388719A (en) * | 1981-01-16 | 1983-06-14 | Loranger Manufacturing Company | Dynamic signal generator |
-
1982
- 1982-11-19 JP JP57203878A patent/JPS5994086A/ja active Granted
-
1983
- 1983-11-16 US US06/552,374 patent/US4555663A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946247A (en) * | 1994-05-26 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434109B2 (ja) | 1992-06-04 |
| US4555663A (en) | 1985-11-26 |
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