JPH0862303A - 高速パターン発生器 - Google Patents
高速パターン発生器Info
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- JPH0862303A JPH0862303A JP6220976A JP22097694A JPH0862303A JP H0862303 A JPH0862303 A JP H0862303A JP 6220976 A JP6220976 A JP 6220976A JP 22097694 A JP22097694 A JP 22097694A JP H0862303 A JPH0862303 A JP H0862303A
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Abstract
(57)【要約】
【目的】 フラッシュメモリの様に、テストフローの変
動する被測定デバイスを高速に試験することのできる高
速パターン発生器を提供する。 【構成】 シーケンス制御部１１に、マッチ信号が”
０”の場合に繰り返すベリファイの回数を計数するマッ
チループカウンタ６００を設ける。そして、当該ベリフ
ァイ回数が一定の限度を越えると分岐するアドレスを格
納する第１レジスタ８００を設ける。そして、マッチ信
号が”１”の場合にシーケンサ１１３が分岐するアドレ
スを格納する第２レジスタ７００を設ける。そして、当
該各レジスタの出力データをシーケンサ１１３にロード
する選択器４１４を設けて構成する。また、マッチ命令
時に、パターン発生器１内の各演算部のパイプライン構
造の詰め直し動作を、システムクロック手段１７のみを
設けて行って構成してもよい。
動する被測定デバイスを高速に試験することのできる高
速パターン発生器を提供する。 【構成】 シーケンス制御部１１に、マッチ信号が”
０”の場合に繰り返すベリファイの回数を計数するマッ
チループカウンタ６００を設ける。そして、当該ベリフ
ァイ回数が一定の限度を越えると分岐するアドレスを格
納する第１レジスタ８００を設ける。そして、マッチ信
号が”１”の場合にシーケンサ１１３が分岐するアドレ
スを格納する第２レジスタ７００を設ける。そして、当
該各レジスタの出力データをシーケンサ１１３にロード
する選択器４１４を設けて構成する。また、マッチ命令
時に、パターン発生器１内の各演算部のパイプライン構
造の詰め直し動作を、システムクロック手段１７のみを
設けて行って構成してもよい。
Description
【０００１】
【産業上の利用分野】本発明は、被測定デバイスを試験
するための試験パターン発生器に関し、特に、フラッシ
ュメモリの様に、書き込みや消去に複数回の動作が必要
で、かつ、その回数が一定でなく、テストフローの変動
する被測定デバイスを高速に試験することのできる高速
パターン発生器に関する。
するための試験パターン発生器に関し、特に、フラッシ
ュメモリの様に、書き込みや消去に複数回の動作が必要
で、かつ、その回数が一定でなく、テストフローの変動
する被測定デバイスを高速に試験することのできる高速
パターン発生器に関する。
【０００２】
【従来の技術】一般に、半導体試験装置では、各種の被
測定デバイスを高速に測定する必要があり、そのための
テストパターンを発生する必要がある。
測定デバイスを高速に測定する必要があり、そのための
テストパターンを発生する必要がある。
【０００３】被測定デバイスの良否を試験する半導体試
験装置の構成例を図４に示す。図４は、被測定デバイス
がメモリである場合の例である。被試験メモリ用にパタ
ーン発生器１から、アドレス、データ、コントロール信
号が波形整形器２へ供給される。そして、波形整形器２
で、これらの信号が整形されて、被試験メモリ３へ与え
られ書き込まれる。
験装置の構成例を図４に示す。図４は、被測定デバイス
がメモリである場合の例である。被試験メモリ用にパタ
ーン発生器１から、アドレス、データ、コントロール信
号が波形整形器２へ供給される。そして、波形整形器２
で、これらの信号が整形されて、被試験メモリ３へ与え
られ書き込まれる。
【０００４】次に、被試験メモリ３から読みだしたデー
タは、論理比較器４において、パターン発生器１から出
力される期待値信号と比較される。論理比較器４の出力
は、期待値と被測定メモリの出力とが一致したかどうか
を示しており、マッチ信号と呼ばれる。このマッチ信号
は、パターン発生器１へフィードバックされ、次回の発
生パターンを定める条件を与えている。
タは、論理比較器４において、パターン発生器１から出
力される期待値信号と比較される。論理比較器４の出力
は、期待値と被測定メモリの出力とが一致したかどうか
を示しており、マッチ信号と呼ばれる。このマッチ信号
は、パターン発生器１へフィードバックされ、次回の発
生パターンを定める条件を与えている。
【０００５】フェイルメモリ５は、論理比較器４から出
力される、マッチ信号と同等のフェイル信号と、パター
ン発生器１から供給されるＦＭアドレス信号とにより、
各アドレス毎のフェイル情報を格納する。そして、上記
の一連の動作はすべてタイミング発生器６から各部に印
加されるクロックに同期して行われる。
力される、マッチ信号と同等のフェイル信号と、パター
ン発生器１から供給されるＦＭアドレス信号とにより、
各アドレス毎のフェイル情報を格納する。そして、上記
の一連の動作はすべてタイミング発生器６から各部に印
加されるクロックに同期して行われる。
【０００６】図５に従来のパターン発生器のブロック図
を示す。シーケンス制御部１１から出力されたデータに
より演算制御メモリ１２がアクセスされる。演算制御メ
モリ１２の出力はアドレス発生部１３、データ発生部１
４、コントロール信号発生部１５に印加され、それぞ
れ、アドレス信号、データや期待値の信号、コントロー
ル信号を発生する。
を示す。シーケンス制御部１１から出力されたデータに
より演算制御メモリ１２がアクセスされる。演算制御メ
モリ１２の出力はアドレス発生部１３、データ発生部１
４、コントロール信号発生部１５に印加され、それぞ
れ、アドレス信号、データや期待値の信号、コントロー
ル信号を発生する。
【０００７】シーケンス制御部１１では、シーケンス制
御メモリ１１１に格納されているデータをデコード部１
１２でデコードして、インクリメントしたり、ホールド
したり、レジスタ１１５から読み出したデータをロード
したり、シーケンス制御メモリ１１１から読み出したデ
ータを新たにロードしたりするようにシーケンサ１１３
に印加している。さらに、命令によっては、ループカウ
ンタ１１６の設定回数だけシーケンサ１１３をホールド
したりする場合もある。このシーケンサ１１３の出力デ
ータにより、演算制御メモリ１２がアクセスされ、アド
レスやパターンデータ等の演算制御がなされる。
御メモリ１１１に格納されているデータをデコード部１
１２でデコードして、インクリメントしたり、ホールド
したり、レジスタ１１５から読み出したデータをロード
したり、シーケンス制御メモリ１１１から読み出したデ
ータを新たにロードしたりするようにシーケンサ１１３
に印加している。さらに、命令によっては、ループカウ
ンタ１１６の設定回数だけシーケンサ１１３をホールド
したりする場合もある。このシーケンサ１１３の出力デ
ータにより、演算制御メモリ１２がアクセスされ、アド
レスやパターンデータ等の演算制御がなされる。
【０００８】パターン発生器１では、被測定デバイス３
に印加するアドレス、パターンデータ、コントロール信
号を高速に発生する必要がある。
に印加するアドレス、パターンデータ、コントロール信
号を高速に発生する必要がある。
【０００９】高速動作の必要な理由について、例えばア
ドレス発生の場合について述べる。図６に、アドレス発
生部１３のブロック図を示す。アドレス発生部１３は、
Ｘアドレス発生部１３１、Ｙアドレス発生部１３２、ア
ドレス変換部１３３等から構成される。Ｘ、Ｙ各アドレ
ス発生部は、演算制御メモリ１２から出力される命令に
より演算を行う。また、ＸアドレスとＹアドレスはリン
クが可能であり、Ｙアドレス発生部１３２はＸアドレス
発生部１３１からのキャリーによっても制御される。
Ｘ、Ｙ各アドレス発生部から発生されたアドレスはアド
レス変換部１３３に入り、論理アドレスから物理アドレ
スへの変換が行われて出力される。
ドレス発生の場合について述べる。図６に、アドレス発
生部１３のブロック図を示す。アドレス発生部１３は、
Ｘアドレス発生部１３１、Ｙアドレス発生部１３２、ア
ドレス変換部１３３等から構成される。Ｘ、Ｙ各アドレ
ス発生部は、演算制御メモリ１２から出力される命令に
より演算を行う。また、ＸアドレスとＹアドレスはリン
クが可能であり、Ｙアドレス発生部１３２はＸアドレス
発生部１３１からのキャリーによっても制御される。
Ｘ、Ｙ各アドレス発生部から発生されたアドレスはアド
レス変換部１３３に入り、論理アドレスから物理アドレ
スへの変換が行われて出力される。
【００１０】上述の一連の動作を１テスト・サイクル内
に行うことは難しいために複数段のパイプライン構造を
とり、先行処理を行うのが一般的である。図７にパイプ
ライン構造による演算の分割例を示す。図７に示すよう
に、アドレス演算を複数のサイクルに分割して処理を行
っている。この場合、被測定デバイス３に印加するアド
レスを発生するまでに複数のサイクルが必要なため、そ
のサイクル分を先行処理してアドレス演算を行ってい
る。
に行うことは難しいために複数段のパイプライン構造を
とり、先行処理を行うのが一般的である。図７にパイプ
ライン構造による演算の分割例を示す。図７に示すよう
に、アドレス演算を複数のサイクルに分割して処理を行
っている。この場合、被測定デバイス３に印加するアド
レスを発生するまでに複数のサイクルが必要なため、そ
のサイクル分を先行処理してアドレス演算を行ってい
る。
【００１１】そして、このパイプライン構造に対しては
オアゲート１７により、システムクロックを供給して動
作させている。又、パイプライン構造のイニシャライズ
が必要な場合には、システムバスからのスタート信号に
より、スタート／ストップコントロール部１６からイニ
シャルクロックを供給している。さらに、被測定デバイ
ス３の出力と期待値の一致をみる命令（以後マッチ命令
と称す）の時には、図５に示すように、タイミング発生
器６からのマッチリスタート信号によっても、スタート
／ストップコントロール部１６からイニシャルクロック
を供給している。
オアゲート１７により、システムクロックを供給して動
作させている。又、パイプライン構造のイニシャライズ
が必要な場合には、システムバスからのスタート信号に
より、スタート／ストップコントロール部１６からイニ
シャルクロックを供給している。さらに、被測定デバイ
ス３の出力と期待値の一致をみる命令（以後マッチ命令
と称す）の時には、図５に示すように、タイミング発生
器６からのマッチリスタート信号によっても、スタート
／ストップコントロール部１６からイニシャルクロック
を供給している。
【００１２】被測定デバイス３がフラッシュメモリのよ
うに、テストフローの変動するデバイスである場合に
は、上述の先行処理が下記の理由により行えない。図８
にフラッシュメモリ試験の、アドレスをシーケンシャル
にライト／リードする場合のフローチャートを示す。図
８に示すように、フラッシュメモリの場合、ベリファイ
した結果がパスかフェイルかにより、それ以降のテスト
フローが変わる。つまり、フラッシュメモリの場合は、
標準的な一様なテストフローのデバイスと異なり、被測
定デバイスの出力結果により、パターン発生のシーケン
スが変わるため、先行処理ができないのである。
うに、テストフローの変動するデバイスである場合に
は、上述の先行処理が下記の理由により行えない。図８
にフラッシュメモリ試験の、アドレスをシーケンシャル
にライト／リードする場合のフローチャートを示す。図
８に示すように、フラッシュメモリの場合、ベリファイ
した結果がパスかフェイルかにより、それ以降のテスト
フローが変わる。つまり、フラッシュメモリの場合は、
標準的な一様なテストフローのデバイスと異なり、被測
定デバイスの出力結果により、パターン発生のシーケン
スが変わるため、先行処理ができないのである。
【００１３】このため、このような、テストフローの変
動する被測定デバイスを測定する場合には、次のような
特殊な処理を行っている。 （１）シーケンサ１１３はマッチ命令のサイクルでホー
ルドする。 （２）パターン発生器内のパイプライン段数後に被測定
デバイスの読みだしが行われ、その結果すなわちマッチ
信号によりシーケンサの分岐先が決められる。すなわ
ち、図８における、ベリファイ後の、次のアドレスに進
むか、もう一度同じアドレスにライトするかの、テスト
フローが定まる。 （３）スタート／ストップコントロール部１６は、マッ
チ信号がパターン発生器に戻った時点で、タイミング発
生器６からのマッチリスタート信号により、システムバ
スからのスタート時と同じ様に、イニシャルクロック発
生器１６１からイニシャルクロックを発生する。 （４）上記のイニシャルクロックによりパイプラインを
詰め直して、被測定デバイス３に対して、次のパターン
を印加する。
動する被測定デバイスを測定する場合には、次のような
特殊な処理を行っている。 （１）シーケンサ１１３はマッチ命令のサイクルでホー
ルドする。 （２）パターン発生器内のパイプライン段数後に被測定
デバイスの読みだしが行われ、その結果すなわちマッチ
信号によりシーケンサの分岐先が決められる。すなわ
ち、図８における、ベリファイ後の、次のアドレスに進
むか、もう一度同じアドレスにライトするかの、テスト
フローが定まる。 （３）スタート／ストップコントロール部１６は、マッ
チ信号がパターン発生器に戻った時点で、タイミング発
生器６からのマッチリスタート信号により、システムバ
スからのスタート時と同じ様に、イニシャルクロック発
生器１６１からイニシャルクロックを発生する。 （４）上記のイニシャルクロックによりパイプラインを
詰め直して、被測定デバイス３に対して、次のパターン
を印加する。
【００１４】図３に、従来のパターン発生器によるタイ
ミングチャートを示す。このように、マッチ命令時に
は、マッチ信号が”０”であっても、マッチ信号が”
１”であっても、パイプラインのイニシャライズを常に
行うために、動作レートを遅くしなければならず、テス
ト時間が長くなるという欠点があった。
ミングチャートを示す。このように、マッチ命令時に
は、マッチ信号が”０”であっても、マッチ信号が”
１”であっても、パイプラインのイニシャライズを常に
行うために、動作レートを遅くしなければならず、テス
ト時間が長くなるという欠点があった。
【００１５】
【発明が解決しようとする課題】この発明の目的はこれ
らの欠点を一掃し、フラッシュメモリの様に、書き込み
や消去に複数回の動作が必要で、かつ、その回数が一定
でなく、テストフローの変動する被測定デバイスを高速
に試験することのできる高速パターン発生器を提供する
ことを目的とする。
らの欠点を一掃し、フラッシュメモリの様に、書き込み
や消去に複数回の動作が必要で、かつ、その回数が一定
でなく、テストフローの変動する被測定デバイスを高速
に試験することのできる高速パターン発生器を提供する
ことを目的とする。
【００１６】
【課題を解決するための手段】被測定デバイスを試験す
るパターン発生器において、演算制御メモリ１２へのデ
ータを出力するシーケンス制御部１１に、論理比較器４
からのマッチ信号が”０”の場合に繰り返すベリファイ
の回数を計数するマッチループカウンタ６００を設け
る。そして、当該ベリファイ回数が一定の限度を越える
と分岐するアドレスを格納する第１レジスタ８００を設
ける。そして、マッチ信号が”１”の場合にシーケンサ
１１３が分岐するアドレスを格納する第２レジスタ７０
０を設ける。そして、当該各レジスタ（７００、８０
０）の出力データをシーケンサ１１３にロードする選択
器４１４を設けて高速パターン発生器を構成する。
るパターン発生器において、演算制御メモリ１２へのデ
ータを出力するシーケンス制御部１１に、論理比較器４
からのマッチ信号が”０”の場合に繰り返すベリファイ
の回数を計数するマッチループカウンタ６００を設け
る。そして、当該ベリファイ回数が一定の限度を越える
と分岐するアドレスを格納する第１レジスタ８００を設
ける。そして、マッチ信号が”１”の場合にシーケンサ
１１３が分岐するアドレスを格納する第２レジスタ７０
０を設ける。そして、当該各レジスタ（７００、８０
０）の出力データをシーケンサ１１３にロードする選択
器４１４を設けて高速パターン発生器を構成する。
【００１７】また、マッチ命令時に、パターン発生器１
内の各演算部のパイプライン構造の詰め直し動作を、タ
イミング発生器６からのマッチリスタート信号を使用せ
ずに、システムクロック手段１７のみを設けて行って上
述の高速パターン発生器を構成してもよい。
内の各演算部のパイプライン構造の詰め直し動作を、タ
イミング発生器６からのマッチリスタート信号を使用せ
ずに、システムクロック手段１７のみを設けて行って上
述の高速パターン発生器を構成してもよい。
【００１８】
【作用】この発明によれば、まず初期アドレスを設定
し、ライトプログラムコマンド、ライトプログラム、デ
ュレーション、ライトプログラムベリファイコマンド、
デュレーション及びベリファイの各命令を実行する。次
に、パターン発生器はマッチ信号が”１”であるか”
０”であるかを問わず、図９のシーケンスにおける、ベ
リファイ結果がＦａｉｌでありベリファイ限度がＮｏで
あるようなループに進み、順次実行する。そして、マッ
チがとれない限りは、上記動作を繰り返す。ベリファイ
限度の回数を越えると、ＢＡＲレジスタ８００のデータ
を選択器４１４を経由してシーケンサ１１３にロードし
て、フェイルストップとしてパターン発生を終了する。
し、ライトプログラムコマンド、ライトプログラム、デ
ュレーション、ライトプログラムベリファイコマンド、
デュレーション及びベリファイの各命令を実行する。次
に、パターン発生器はマッチ信号が”１”であるか”
０”であるかを問わず、図９のシーケンスにおける、ベ
リファイ結果がＦａｉｌでありベリファイ限度がＮｏで
あるようなループに進み、順次実行する。そして、マッ
チがとれない限りは、上記動作を繰り返す。ベリファイ
限度の回数を越えると、ＢＡＲレジスタ８００のデータ
を選択器４１４を経由してシーケンサ１１３にロードし
て、フェイルストップとしてパターン発生を終了する。
【００１９】マッチがとれた時は下記の動作を行う。マ
ッチ信号がデコード部１１２に入ると、シーケンス制御
部１１では、ＭＪＰレジスタ７００のデータを選択器４
１４を経由してシーケンサ１１３にロードする。この
時、マッチループカウンタ６００の初期化も同時に行
う。ここで、もし、ループカウウンタ１１６がゼロでな
いならば、すなわち試験アドレスが最終アドレスでない
ならば、オペランドのデータをシーケンサ１１３にロー
ドしてプログラム／ベリファイの一連のシーケンスを続
けて発生する。この時、アドレス信号はアドレス発生器
１３においてインクリメントされる。もし、ループカウ
ウンタ１１６がゼロであれば、シーケンサ１１３をプラ
ス１して、パスストップとしてパターン発生を終了す
る。
ッチ信号がデコード部１１２に入ると、シーケンス制御
部１１では、ＭＪＰレジスタ７００のデータを選択器４
１４を経由してシーケンサ１１３にロードする。この
時、マッチループカウンタ６００の初期化も同時に行
う。ここで、もし、ループカウウンタ１１６がゼロでな
いならば、すなわち試験アドレスが最終アドレスでない
ならば、オペランドのデータをシーケンサ１１３にロー
ドしてプログラム／ベリファイの一連のシーケンスを続
けて発生する。この時、アドレス信号はアドレス発生器
１３においてインクリメントされる。もし、ループカウ
ウンタ１１６がゼロであれば、シーケンサ１１３をプラ
ス１して、パスストップとしてパターン発生を終了す
る。
【００２０】このように、マッチがとれた時はシーケン
スが変わるので、パターン発生器内のパイプラインを詰
め直さなければらない。この場合、マッチ信号はちょう
どデュレーションのサイクル中に戻ってくるので、この
デュレーションのシステムクロックを用いてパイプライ
ンの詰め直しを行う。
スが変わるので、パターン発生器内のパイプラインを詰
め直さなければらない。この場合、マッチ信号はちょう
どデュレーションのサイクル中に戻ってくるので、この
デュレーションのシステムクロックを用いてパイプライ
ンの詰め直しを行う。
【００２１】このように、本発明によれば、フラッシュ
メモリ等の試験において、マッチがとれなかった時に
は、ベリファイした結果を待たずに次の命令実行に進ん
でおり、パイプラインのイニシャライズは行わない。こ
のため、従来に比べ試験時間の高速化が可能となる。ま
た、マッチがとれた時にも、パイプラインのイニシャラ
イズをデュレーションのサイクルのシステムクロックを
用いて行っている。また、図１に示すように、従来タイ
ミング発生器６からスタート／ストップコントロール部
１６に与えていたマッチリスタート信号は不要となり、
使用しない。このため、従来に比べ構成が簡単になる。
メモリ等の試験において、マッチがとれなかった時に
は、ベリファイした結果を待たずに次の命令実行に進ん
でおり、パイプラインのイニシャライズは行わない。こ
のため、従来に比べ試験時間の高速化が可能となる。ま
た、マッチがとれた時にも、パイプラインのイニシャラ
イズをデュレーションのサイクルのシステムクロックを
用いて行っている。また、図１に示すように、従来タイ
ミング発生器６からスタート／ストップコントロール部
１６に与えていたマッチリスタート信号は不要となり、
使用しない。このため、従来に比べ構成が簡単になる。
【００２２】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００２３】図１は本発明の実施例を示すパターン発生
器のブロック図である。図１に示すように、シーケンス
制御部１１に、アンマッチ時に繰り返すベリファイの回
数を計数するマッチループカウンタ６００を設ける。ま
た、ベリファイ回数が一定の限度を越えると分岐するア
ドレスを格納するＢＡＲレジスタ８００を設ける。ま
た、マッチがとれた時にシーケンサ１１３が分岐するア
ドレスを格納するＭＪＰレジスタ７００を設ける。そし
て、このＭＪＰレジスタ７００の出力データやＢＡＲレ
ジスタ８００の出力データをシーケンサ１１３にロード
するための選択器４１４を設ける。
器のブロック図である。図１に示すように、シーケンス
制御部１１に、アンマッチ時に繰り返すベリファイの回
数を計数するマッチループカウンタ６００を設ける。ま
た、ベリファイ回数が一定の限度を越えると分岐するア
ドレスを格納するＢＡＲレジスタ８００を設ける。ま
た、マッチがとれた時にシーケンサ１１３が分岐するア
ドレスを格納するＭＪＰレジスタ７００を設ける。そし
て、このＭＪＰレジスタ７００の出力データやＢＡＲレ
ジスタ８００の出力データをシーケンサ１１３にロード
するための選択器４１４を設ける。
【００２４】本発明においては、以下詳述するように、
マッチ信号が”１”の時に、デュレーションと呼ばれる
書き込み後ベリファイするまでの待ち時間を利用し、こ
の時間の間に、パイプラインのイニシャライズを行う。
また、マッチ信号が”０”の時には、パイプラインのイ
ニシャライズを行わないことにより試験時間の高速化を
計っている。
マッチ信号が”１”の時に、デュレーションと呼ばれる
書き込み後ベリファイするまでの待ち時間を利用し、こ
の時間の間に、パイプラインのイニシャライズを行う。
また、マッチ信号が”０”の時には、パイプラインのイ
ニシャライズを行わないことにより試験時間の高速化を
計っている。
【００２５】図９に、フラッシュメモリ試験の詳細なフ
ローチャートを示す。図９に示すように、ライトプログ
ラムベリファイコマンドの前後には、必ず数ｕＳ乃至数
十ｕＳのデュレーションと呼ばれる待ち時間が必要であ
る。なお、ライトプログラムコマンド、ライトプログラ
ム、ライトプログラムベリファイコマンド及びベリファ
イの各サイクルに於いては、１００ｎＳ程度で動作して
いる。
ローチャートを示す。図９に示すように、ライトプログ
ラムベリファイコマンドの前後には、必ず数ｕＳ乃至数
十ｕＳのデュレーションと呼ばれる待ち時間が必要であ
る。なお、ライトプログラムコマンド、ライトプログラ
ム、ライトプログラムベリファイコマンド及びベリファ
イの各サイクルに於いては、１００ｎＳ程度で動作して
いる。
【００２６】動作は次の通りである。 （１）まず初期アドレスを設定し、ライトプログラムコ
マンド、ライトプログラム、デュレーション、ライトプ
ログラムベリファイコマンド、デュレーション及びベリ
ファイの各命令を実行する。ここで、デュレーションの
サイクルでは、システムのほぼ最小レートで動作させて
おく。例えばデュレーションが１０ｕＳであり、システ
ムの最小レートが２０ｎＳであれば、５００サイクルを
ループするように設定する。 （２）パターン発生器はマッチ信号が”１”であるか”
０”であるかを問わず、図９のシーケンスにおける、ベ
リファイ結果がＦａｉｌでありベリファイ限度がＮｏで
あるようなループに進み、順次実行する。 （３）マッチがとれない限りは、上記動作を繰り返す。
ベリファイ限度の回数を越えると、ＢＡＲレジスタ８０
０のデータを選択器４１４を経由してシーケンサ１１３
にロードして、フェイルストップとしてパターン発生を
終了する。
マンド、ライトプログラム、デュレーション、ライトプ
ログラムベリファイコマンド、デュレーション及びベリ
ファイの各命令を実行する。ここで、デュレーションの
サイクルでは、システムのほぼ最小レートで動作させて
おく。例えばデュレーションが１０ｕＳであり、システ
ムの最小レートが２０ｎＳであれば、５００サイクルを
ループするように設定する。 （２）パターン発生器はマッチ信号が”１”であるか”
０”であるかを問わず、図９のシーケンスにおける、ベ
リファイ結果がＦａｉｌでありベリファイ限度がＮｏで
あるようなループに進み、順次実行する。 （３）マッチがとれない限りは、上記動作を繰り返す。
ベリファイ限度の回数を越えると、ＢＡＲレジスタ８０
０のデータを選択器４１４を経由してシーケンサ１１３
にロードして、フェイルストップとしてパターン発生を
終了する。
【００２７】（４）マッチがとれた時は下記の動作を行
う。マッチ信号がデコード部１１２に入ると、シーケン
ス制御部１１では、ＭＪＰレジスタ７００のデータを選
択器４１４を経由してシーケンサ１１３にロードする。
この時、マッチループカウンタ６００の初期化も同時に
行う。 （Ａ）もし、ループカウウンタ１１６がゼロでないなら
ば、すなわち試験アドレスが最終アドレスでないなら
ば、オペランドのデータをシーケンサ１１３にロードし
てプログラム／ベリファイの一連のシーケンスを続けて
発生する。この時、アドレス信号はアドレス発生器１３
においてインクリメントされる。 （Ｂ）もし、ループカウウンタ１１６がゼロであれば、
すなわち試験アドレスが最終アドレスであれば、シーケ
ンサ１１３をプラス１して、パスストップとしてパター
ン発生を終了する。
う。マッチ信号がデコード部１１２に入ると、シーケン
ス制御部１１では、ＭＪＰレジスタ７００のデータを選
択器４１４を経由してシーケンサ１１３にロードする。
この時、マッチループカウンタ６００の初期化も同時に
行う。 （Ａ）もし、ループカウウンタ１１６がゼロでないなら
ば、すなわち試験アドレスが最終アドレスでないなら
ば、オペランドのデータをシーケンサ１１３にロードし
てプログラム／ベリファイの一連のシーケンスを続けて
発生する。この時、アドレス信号はアドレス発生器１３
においてインクリメントされる。 （Ｂ）もし、ループカウウンタ１１６がゼロであれば、
すなわち試験アドレスが最終アドレスであれば、シーケ
ンサ１１３をプラス１して、パスストップとしてパター
ン発生を終了する。
【００２８】（５）上記のように、マッチがとれた時は
シーケンスが変わるので、パターン発生器内のパイプラ
インを詰め直さなければらない。この場合、通常ベリフ
ァイサイクルに、パターン発生器からパターンを発生後
マッチ信号が論理比較器４から戻ってくるのは、たかだ
か数１００ｎＳである。従って、マッチ信号はちょうど
デュレーションのサイクル中であるので、オアゲート１
７を通してこのデュレーションのシステムクロックを用
いてパイプラインの詰め直しができる。例えば、デュレ
ーションのサイクル数は、システムのレートが３２ｎ
Ｓ、デュレーションを２ｕＳとすれば、６０サイクル以
上となる。一方、パターン発生器内のパイプライン段数
は多くても数十段であるので、結局デュレーションのシ
ステムクロックを用いてパイプラインの詰め直しが可能
である。
シーケンスが変わるので、パターン発生器内のパイプラ
インを詰め直さなければらない。この場合、通常ベリフ
ァイサイクルに、パターン発生器からパターンを発生後
マッチ信号が論理比較器４から戻ってくるのは、たかだ
か数１００ｎＳである。従って、マッチ信号はちょうど
デュレーションのサイクル中であるので、オアゲート１
７を通してこのデュレーションのシステムクロックを用
いてパイプラインの詰め直しができる。例えば、デュレ
ーションのサイクル数は、システムのレートが３２ｎ
Ｓ、デュレーションを２ｕＳとすれば、６０サイクル以
上となる。一方、パターン発生器内のパイプライン段数
は多くても数十段であるので、結局デュレーションのシ
ステムクロックを用いてパイプラインの詰め直しが可能
である。
【００２９】図２に、本発明によるタイミングチャート
を示す。本発明によれば、フラッシュメモリ等の試験に
おいて、マッチがとれなかった時には、ベリファイした
結果を待たずに次の命令実行に進んでおり、パイプライ
ンのイニシャライズは行わない。このため、従来に比べ
試験時間の高速化が可能となる。また、マッチがとれた
時にも、パイプラインのイニシャライズをデュレーショ
ンのサイクルのシステムクロックを用いて行っている。
なお、図１に示すように、従来タイミング発生器６から
スタート／ストップコントロール部１６に与えていたマ
ッチリスタート信号は不要となり、使用しない。このた
め、従来に比べ構成が簡単になる。
を示す。本発明によれば、フラッシュメモリ等の試験に
おいて、マッチがとれなかった時には、ベリファイした
結果を待たずに次の命令実行に進んでおり、パイプライ
ンのイニシャライズは行わない。このため、従来に比べ
試験時間の高速化が可能となる。また、マッチがとれた
時にも、パイプラインのイニシャライズをデュレーショ
ンのサイクルのシステムクロックを用いて行っている。
なお、図１に示すように、従来タイミング発生器６から
スタート／ストップコントロール部１６に与えていたマ
ッチリスタート信号は不要となり、使用しない。このた
め、従来に比べ構成が簡単になる。
【００３０】
【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。フラッシュメモ
リの様に、書き込みや消去に複数回の動作が必要で、か
つ、その回数が一定でなく、テストフローの変動する被
測定デバイスを高速に試験することのできる高速パター
ン発生器を提供できた。
いるので、次に記載する効果を奏する。フラッシュメモ
リの様に、書き込みや消去に複数回の動作が必要で、か
つ、その回数が一定でなく、テストフローの変動する被
測定デバイスを高速に試験することのできる高速パター
ン発生器を提供できた。
【図１】本発明の実施例を示すパターン発生器のブロッ
ク図である。図
ク図である。図
【図２】本発明によるタイミングチャートを示す。
【図３】従来のパターン発生器によるタイミングチャー
トを示す。
トを示す。
【図４】被測定デバイスの良否を試験する半導体試験装
置の構成例を示す。
置の構成例を示す。
【図５】従来のパターン発生器のブロック図を示す。
【図６】アドレス発生部１３のブロック図を示す。
【図７】パイプライン構造による演算の分割例を示す。
【図８】フラッシュメモリ試験の、アドレスをシーケン
シャルにライト／リードする場合のフローチャートを示
す。
シャルにライト／リードする場合のフローチャートを示
す。
【図９】フラッシュメモリ試験の詳細なフローチャート
を示す。
を示す。
１ パターン発生器 ２ 波形整形器 ３ 被測定メモリ ４ 論理比較器 ５ フェイルメモリ ６ タイミング発生器 １１ シーケンス制御部 １２ 演算制御メモリ １３ アドレス発生部 １４ データ発生部 １５ コントロール信号発生部 １６ スタート／ストップコントロール部 １７ オアゲート １１１ シーケンス制御メモリ １１２ デコード部 １１３ シーケンサ １１４、４１４ 選択器 １１５ レジスタ １１６ ループカウンタ １６１ イニシャルクロック発生部 ６００ マッチループカウンタ ７００ ＭＪＰレジアウタ ８００ ＢＡＲレジスタ
Claims (2)
- 【請求項１】 被測定デバイスを試験するパターン発生
器において、 演算制御メモリ（１２）へのデータを出力するシーケン
ス制御部（１１）に、論理比較器（４）からのマッチ信
号が”０”の場合に繰り返すベリファイの回数を計数す
るマッチループカウンタ（６００）を設け、 当該ベリファイ回数が一定の限度を越えると分岐するア
ドレスを格納する第１レジスタ（８００）を設け、 論理比較器（４）からのマッチ信号が”１”の場合にシ
ーケンサ（１１３）が分岐するアドレスを格納する第２
レジスタ（７００）を設け、 当該各レジスタ（７００、８００）の出力データをシー
ケンサ（１１３）にロードする選択器（４１４）を設
け、 上記構成を具備したことを特徴とする高速パターン発生
器。 - 【請求項２】 論理比較器（４）からのマッチ信号が”
０”又は”１”の場合に、パターン発生器（１）内の各
演算部のパイプライン構造の詰め直し動作を、システム
クロック手段（１７）のみを設けて行うことを特徴とす
る請求項１記載の高速パターン発生器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6220976A JPH0862303A (ja) | 1994-08-22 | 1994-08-22 | 高速パターン発生器 |
| KR1019950025103A KR100191143B1 (ko) | 1994-08-19 | 1995-08-16 | 고속패턴 발생기 |
| US08/515,716 US5673271A (en) | 1994-08-19 | 1995-08-16 | High speed pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6220976A JPH0862303A (ja) | 1994-08-22 | 1994-08-22 | 高速パターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0862303A true JPH0862303A (ja) | 1996-03-08 |
Family
ID=16759523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6220976A Pending JPH0862303A (ja) | 1994-08-19 | 1994-08-22 | 高速パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0862303A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1101158A2 (en) * | 1998-07-30 | 2001-05-23 | Credence Systems Corporation | Algorithmic pattern generator |
| WO2004070404A1 (ja) * | 2003-02-04 | 2004-08-19 | Advantest Corporation | 試験装置 |
-
1994
- 1994-08-22 JP JP6220976A patent/JPH0862303A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1101158A2 (en) * | 1998-07-30 | 2001-05-23 | Credence Systems Corporation | Algorithmic pattern generator |
| EP1101158A4 (en) * | 1998-07-30 | 2004-11-03 | Credence Systems Corp | ALGORITHMIC GENERATOR OF LOGICAL COMBINATIONS |
| WO2004070404A1 (ja) * | 2003-02-04 | 2004-08-19 | Advantest Corporation | 試験装置 |
| US7359822B2 (en) | 2003-02-04 | 2008-04-15 | Advantest Corporation | Testing device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040210 |