JP3481689B2 - 半導体試験装置 - Google Patents
半導体試験装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、被測定デバイスを試験
するための半導体試験装置に関し、特に、フラッシュメ
モリの様に、書き込みや消去に複数回の動作が必要で、
かつ、その回数が一定でなく、テストフローの変動する
被測定デバイスを高速に試験することのできる半導体試
験装置に関する。
するための半導体試験装置に関し、特に、フラッシュメ
モリの様に、書き込みや消去に複数回の動作が必要で、
かつ、その回数が一定でなく、テストフローの変動する
被測定デバイスを高速に試験することのできる半導体試
験装置に関する。
【０００２】
【従来の技術】一般に、半導体試験装置では、各種の被
測定デバイスを高速に測定する必要があり、そのための
テストパターンを発生する必要がある。
測定デバイスを高速に測定する必要があり、そのための
テストパターンを発生する必要がある。
【０００３】被測定デバイスの良否を試験する半導体試
験装置の構成例を図４に示す。図４は、被測定デバイス
がメモリである場合の例である。被試験メモリ用にパタ
ーン発生器１から、アドレス、データ、コントロール信
号が波形整形器２へ供給される。そして、波形整形器２
で、これらの信号が整形されて、被試験メモリ３へ与え
られ書き込まれる。
験装置の構成例を図４に示す。図４は、被測定デバイス
がメモリである場合の例である。被試験メモリ用にパタ
ーン発生器１から、アドレス、データ、コントロール信
号が波形整形器２へ供給される。そして、波形整形器２
で、これらの信号が整形されて、被試験メモリ３へ与え
られ書き込まれる。
【０００４】次に、被試験メモリ３からの読みだしたデ
ータは、論理比較器４において、パターン発生器１から
出力される期待値信号と比較される。論理比較器４の出
力は、期待値と被測定メモリの出力とが一致したかどう
かを示しており、マッチ信号と呼ばれる。このマッチ信
号は、パターン発生器１へフィードバックされ、次回の
発生パターンを定める条件を与えている。
ータは、論理比較器４において、パターン発生器１から
出力される期待値信号と比較される。論理比較器４の出
力は、期待値と被測定メモリの出力とが一致したかどう
かを示しており、マッチ信号と呼ばれる。このマッチ信
号は、パターン発生器１へフィードバックされ、次回の
発生パターンを定める条件を与えている。
【０００５】フェイルメモリ５は、論理比較器４から出
力される、マッチ信号と同等のフェイル信号と、パター
ン発生器１から供給されるＦＭアドレス信号とにより、
各アドレス毎のフェイル情報を格納する。そして、上記
の一連の動作はすべてタイミング発生器６から各部に印
加されるクロックに同期して行われる。
力される、マッチ信号と同等のフェイル信号と、パター
ン発生器１から供給されるＦＭアドレス信号とにより、
各アドレス毎のフェイル情報を格納する。そして、上記
の一連の動作はすべてタイミング発生器６から各部に印
加されるクロックに同期して行われる。
【０００６】図５に従来のパターン発生器のブロック図
を示す。シーケンス制御部１１から出力されたデータに
より演算制御メモリ１２がアクセスされる。演算制御メ
モリ１２の出力はアドレス発生部１３、データ発生部１
４、コントロール信号発生部１５に印加され、それぞ
れ、アドレス信号、データや期待値の信号、コントロー
ル信号を発生する。
を示す。シーケンス制御部１１から出力されたデータに
より演算制御メモリ１２がアクセスされる。演算制御メ
モリ１２の出力はアドレス発生部１３、データ発生部１
４、コントロール信号発生部１５に印加され、それぞ
れ、アドレス信号、データや期待値の信号、コントロー
ル信号を発生する。
【０００７】シーケンス制御部１１では、シーケンス制
御メモリ１１１に格納されているデータをデコード部１
１２でデコードして、インクリメントしたり、ホールド
したり、レジスタ１１５から読み出したデータをロード
したり、シーケンス制御メモリ１１１から読み出したデ
ータを新たにロードしたりするようにシーケンサ１１３
に印加している。このシーケンサ１１３の出力データに
より、演算制御メモリ１２がアクセスされ、アドレスや
パターンデータ等の演算制御がなされる。
御メモリ１１１に格納されているデータをデコード部１
１２でデコードして、インクリメントしたり、ホールド
したり、レジスタ１１５から読み出したデータをロード
したり、シーケンス制御メモリ１１１から読み出したデ
ータを新たにロードしたりするようにシーケンサ１１３
に印加している。このシーケンサ１１３の出力データに
より、演算制御メモリ１２がアクセスされ、アドレスや
パターンデータ等の演算制御がなされる。
【０００８】パターン発生器１では、被測定デバイス３
に印加するアドレス、パターンデータ、コントロール信
号を高速に発生する必要がある。
に印加するアドレス、パターンデータ、コントロール信
号を高速に発生する必要がある。
【０００９】高速動作の必要な理由について、例えばア
ドレス発生の場合について述べる。図６に、アドレス発
生部１３のブロック図を示す。アドレス発生部１３は、
Ｘアドレス発生部１３１、Ｙアドレス発生部１３２、ア
ドレス変換部１３３等から構成される。Ｘ、Ｙ各アドレ
ス発生部は、演算制御メモリ１２から出力される命令に
より演算を行う。また、ＸアドレスとＹアドレスはリン
クが可能であり、Ｙアドレス発生部１３２はＸアドレス
発生部１３１からのキャリーによっても制御される。
Ｘ、Ｙ各アドレス発生部から発生されたアドレスはアド
レス変換部１３３に入り、論理アドレスから物理アドレ
スへの変換が行われて出力される。
ドレス発生の場合について述べる。図６に、アドレス発
生部１３のブロック図を示す。アドレス発生部１３は、
Ｘアドレス発生部１３１、Ｙアドレス発生部１３２、ア
ドレス変換部１３３等から構成される。Ｘ、Ｙ各アドレ
ス発生部は、演算制御メモリ１２から出力される命令に
より演算を行う。また、ＸアドレスとＹアドレスはリン
クが可能であり、Ｙアドレス発生部１３２はＸアドレス
発生部１３１からのキャリーによっても制御される。
Ｘ、Ｙ各アドレス発生部から発生されたアドレスはアド
レス変換部１３３に入り、論理アドレスから物理アドレ
スへの変換が行われて出力される。
【００１０】上述の一連の動作を１テスト・サイクル内
に行うことは難しいために複数段のパイプライン構造を
とり、先行処理を行うのが一般的である。図７にパイプ
ライン構造による演算の分割例を示す。図７に示すよう
に、アドレス演算を複数のサイクルに分割して処理を行
っている。この場合、被測定デバイス３に印加するアド
レスを発生するまでに複数のサイクルが必要なため、そ
のサイクル分を先行処理してアドレス演算を行ってい
る。
に行うことは難しいために複数段のパイプライン構造を
とり、先行処理を行うのが一般的である。図７にパイプ
ライン構造による演算の分割例を示す。図７に示すよう
に、アドレス演算を複数のサイクルに分割して処理を行
っている。この場合、被測定デバイス３に印加するアド
レスを発生するまでに複数のサイクルが必要なため、そ
のサイクル分を先行処理してアドレス演算を行ってい
る。
【００１１】被測定デバイス３がフラッシュメモリのよ
うに、テストフローの変動するデバイスである場合に
は、上述の先行処理が下記の理由により行えない。図８
にフラッシュメモリ試験の、アドレスをシーケンシャル
にライト／リードする場合のフローチャートを示す。図
８に示すように、フラッシュメモリの場合、ベリファイ
した結果がパスかフェイルかにより、それ以降のテスト
フローが変わる。つまり、フラッシュメモリの場合は、
標準的な一様なテストフローのデバイスと異なり、被測
定デバイスの出力結果により、パターン発生のシーケン
スが変わるため、先行処理ができないのである。
うに、テストフローの変動するデバイスである場合に
は、上述の先行処理が下記の理由により行えない。図８
にフラッシュメモリ試験の、アドレスをシーケンシャル
にライト／リードする場合のフローチャートを示す。図
８に示すように、フラッシュメモリの場合、ベリファイ
した結果がパスかフェイルかにより、それ以降のテスト
フローが変わる。つまり、フラッシュメモリの場合は、
標準的な一様なテストフローのデバイスと異なり、被測
定デバイスの出力結果により、パターン発生のシーケン
スが変わるため、先行処理ができないのである。
【００１２】このため、このような、テストフローの変
動する被測定デバイスを測定する場合には、次のような
特殊な処理を行っている。 （１）シーケンサ１１３は被測定デバイス３の出力と期
待値の一致をみる命令（以後マッチ命令と称す）のサイ
クルでホールドする。 （２）パターン発生器内のパイプライン段数後に被測定
デバイスの読みだしが行われ、その結果すなわちマッチ
信号によりシーケンサの分岐先が決められる。すなわ
ち、図８における、ベリファイ後の、次のアドレスに進
むか、もう一度同じアドレスにライトするかの、テスト
フローが定まる。 （３）スタート／ストップコントロール部１６は、マッ
チ信号がパターン発生器に戻った時点で、タイミング発
生器からのマッチリスタート信号により、システムバス
からのスタート時と同じ様に、イニシャルクロック発生
器１６１からイニシャルクロックを発生する。 （４）上記のイニシャルクロックによりパイプラインを
詰め直して、被測定デバイス３に対して、次のパターン
を印加する。
動する被測定デバイスを測定する場合には、次のような
特殊な処理を行っている。 （１）シーケンサ１１３は被測定デバイス３の出力と期
待値の一致をみる命令（以後マッチ命令と称す）のサイ
クルでホールドする。 （２）パターン発生器内のパイプライン段数後に被測定
デバイスの読みだしが行われ、その結果すなわちマッチ
信号によりシーケンサの分岐先が決められる。すなわ
ち、図８における、ベリファイ後の、次のアドレスに進
むか、もう一度同じアドレスにライトするかの、テスト
フローが定まる。 （３）スタート／ストップコントロール部１６は、マッ
チ信号がパターン発生器に戻った時点で、タイミング発
生器からのマッチリスタート信号により、システムバス
からのスタート時と同じ様に、イニシャルクロック発生
器１６１からイニシャルクロックを発生する。 （４）上記のイニシャルクロックによりパイプラインを
詰め直して、被測定デバイス３に対して、次のパターン
を印加する。
【００１３】図３に、従来のパターン発生器によるタイ
ミングチャートを示す。このように、マッチ命令時に
は、マッチ信号が”０”であっても、マッチ信号が”
１”であっても、パイプラインのイニシャライズを常に
行うために、動作レートを遅くしなければならず、テス
ト時間が長くなるという欠点があった。
ミングチャートを示す。このように、マッチ命令時に
は、マッチ信号が”０”であっても、マッチ信号が”
１”であっても、パイプラインのイニシャライズを常に
行うために、動作レートを遅くしなければならず、テス
ト時間が長くなるという欠点があった。
【００１４】
【発明が解決しようとする課題】この発明の目的はこれ
らの欠点を一掃し、フラッシュメモリの様に、書き込み
や消去に複数回の動作が必要で、かつ、その回数が一定
でなく、テストフローの変動する被測定デバイスを高速
に試験することのできる半導体試験装置を提供すること
を目的とする。
らの欠点を一掃し、フラッシュメモリの様に、書き込み
や消去に複数回の動作が必要で、かつ、その回数が一定
でなく、テストフローの変動する被測定デバイスを高速
に試験することのできる半導体試験装置を提供すること
を目的とする。
【００１５】
【課題を解決するための手段】被測定デバイスを試験す
る半導体試験装置において、演算制御メモリ１２へのデ
ータを出力するシーケンス制御部１１に、論理比較器４
からのマッチ信号に応じて分岐する分岐先データを格納
するセーブレジスタ３００を設ける。そして、当該マッ
チ信号に応じて、イニシャルクロック発生部１６１から
イニシャルクロックを発生させない禁止ゲート５００を
設けて半導体試験装置を構成する。
る半導体試験装置において、演算制御メモリ１２へのデ
ータを出力するシーケンス制御部１１に、論理比較器４
からのマッチ信号に応じて分岐する分岐先データを格納
するセーブレジスタ３００を設ける。そして、当該マッ
チ信号に応じて、イニシャルクロック発生部１６１から
イニシャルクロックを発生させない禁止ゲート５００を
設けて半導体試験装置を構成する。
【００１６】上記のセーブレジスタ３００は、シーケン
サ１１３の出力マッチデータをプラス１するインクリメ
ンタ２００の出力データを格納し、シーケンサ１１３へ
ロードするデータを選択する選択器４１４に格納データ
を与えるもので構成してもよい。
サ１１３の出力マッチデータをプラス１するインクリメ
ンタ２００の出力データを格納し、シーケンサ１１３へ
ロードするデータを選択する選択器４１４に格納データ
を与えるもので構成してもよい。
【００１７】また、上記の禁止ゲート５００はタイミン
グ発生器６からのマッチリスタート信号を１入力端に印
加し、他の入力端に当該マッチ信号を印加し、出力をイ
ニシャルクロック発生部１６１に与えるアンドゲート
（５００）で構成してもよい。
グ発生器６からのマッチリスタート信号を１入力端に印
加し、他の入力端に当該マッチ信号を印加し、出力をイ
ニシャルクロック発生部１６１に与えるアンドゲート
（５００）で構成してもよい。
【００１８】
【作用】この発明によれば、シーケンス制御部１１で
は、マッチ命令を実行すると、その時のシーケンサ１１
３の出力値プラス１のデータをセーブレジスタ３００に
格納する。つぎに、シーケンサ１１３はマッチがとれな
いものとしてマッチ命令のループ、すなわちプログラム
とベリファイを繰り返し実行する。つぎに、パターン発
生器内のパイプライン段数後にベリファイが行われる。
その結果がアンマッチの時は、マッチ信号が”０”であ
るため、アンドゲート５００により、タイミング発生器
６からのマッチリスタート信号が禁止されるので、スタ
ート／ストップコントロール部１６からイニシャルクロ
ックが発生されることはない。つぎに、マッチの結果が
パスの時は、マッチリスタート信号とマッチ信号とのア
ンドがアンドゲート５００でとられ、スタート／ストッ
プコントロール部１６でイニシャルクロックが発生し、
パイプラインの中を詰め直す。次に、シーケンス制御部
１１では、マッチ信号が”１”の時に、セーブレジスタ
３００に格納したデータを選択器４１４を経由してシー
ケンサ１１３にロードして、マッチ命令のループから抜
けて次の命令を実行する。
は、マッチ命令を実行すると、その時のシーケンサ１１
３の出力値プラス１のデータをセーブレジスタ３００に
格納する。つぎに、シーケンサ１１３はマッチがとれな
いものとしてマッチ命令のループ、すなわちプログラム
とベリファイを繰り返し実行する。つぎに、パターン発
生器内のパイプライン段数後にベリファイが行われる。
その結果がアンマッチの時は、マッチ信号が”０”であ
るため、アンドゲート５００により、タイミング発生器
６からのマッチリスタート信号が禁止されるので、スタ
ート／ストップコントロール部１６からイニシャルクロ
ックが発生されることはない。つぎに、マッチの結果が
パスの時は、マッチリスタート信号とマッチ信号とのア
ンドがアンドゲート５００でとられ、スタート／ストッ
プコントロール部１６でイニシャルクロックが発生し、
パイプラインの中を詰め直す。次に、シーケンス制御部
１１では、マッチ信号が”１”の時に、セーブレジスタ
３００に格納したデータを選択器４１４を経由してシー
ケンサ１１３にロードして、マッチ命令のループから抜
けて次の命令を実行する。
【００１９】このように、マッチがとれなかった時に
は、パイプラインのイニシャライズを行わずパターン発
生器動作クロックは１回発生する。そして、マッチがと
れた時にのみパイプラインのイニシャライズを行う。こ
のため、、従来と比べ試験時間の高速化が可能となる。
は、パイプラインのイニシャライズを行わずパターン発
生器動作クロックは１回発生する。そして、マッチがと
れた時にのみパイプラインのイニシャライズを行う。こ
のため、、従来と比べ試験時間の高速化が可能となる。
【００２０】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００２１】図１は本発明の実施例を示すパターン発生
器のブロック図である。図１に示すように、シーケンス
制御部１１に、マッチサイクルのシーケンサ１１３の出
力データをプラス１するインクリメンタ２００を設け
る。そして、当該インクリメンタ２００の出力データを
格納するセーブレジスタ３００を設ける。そして、当該
セーブレジスタ３００の出力データをシーケンサ１１３
にロードするための選択器４１４を設ける。
器のブロック図である。図１に示すように、シーケンス
制御部１１に、マッチサイクルのシーケンサ１１３の出
力データをプラス１するインクリメンタ２００を設け
る。そして、当該インクリメンタ２００の出力データを
格納するセーブレジスタ３００を設ける。そして、当該
セーブレジスタ３００の出力データをシーケンサ１１３
にロードするための選択器４１４を設ける。
【００２２】 スタート／ストップコントロール部１６
には、マッチ信号が“０”の時には、イニシャルクロッ
ク発生部１６１からイニシャルクロックを発生させない
禁止ゲートを設ける。このため、タイミング発生器６か
らのマッチリスタート信号を１入力端に印加し、他の入
力端にマッチ信号を印加するアンドゲート５００を設け
る。そして、そのアンドゲート５００の出力をイニシャ
ルクロック発生部１６１に与える。このように、本発明
による半導体試験装置を構成する。
には、マッチ信号が“０”の時には、イニシャルクロッ
ク発生部１６１からイニシャルクロックを発生させない
禁止ゲートを設ける。このため、タイミング発生器６か
らのマッチリスタート信号を１入力端に印加し、他の入
力端にマッチ信号を印加するアンドゲート５００を設け
る。そして、そのアンドゲート５００の出力をイニシャ
ルクロック発生部１６１に与える。このように、本発明
による半導体試験装置を構成する。
【００２３】動作は次の通りである。
（１）シーケンス制御部１１では、マッチ命令を実行す
ると、その時のシーケンサ１１３の出力値プラス１のデ
ータをセーブレジスタ３００に格納する。このプラス１
のアドレスは、マッチ信号が１の時の分岐先を示すもの
である。 （２）シーケンサ１１３はマッチがとれないものとして
マッチ命令のループ、すなわちプログラムとベリファイ
を繰り返し実行する。従って、従来の様に、パターン発
生器内のパイプライン段数後に行われるベリファイの結
果を待つことはしない。 （３）パターン発生器内のパイプライン段数後にベリフ
ァイが行われる。その結果がアンマッチの時は、マッチ
信号が”０”であるため、アンドゲート５００により、
タイミング発生器６からのマッチリスタート信号が禁止
されるので、スタート／ストップコントロール部１６か
らイニシャルクロックが発生されることはない。従っ
て、その次の命令をそのまま実行する。この場合、シー
ケンサはホールドしていないので、パイプラインの中に
はマッチがとれないときの命令が詰まっている。 （４）マッチの結果がパスの時は、マッチリスタート信
号とマッチ信号とのアンドがアンドゲート５００でとら
れ、スタート／ストップコントロール部１６でイニシャ
ルクロックが発生し、パイプラインの中を詰め直す。 （５）シーケンス制御部１１では、マッチ信号が”１”
の時に、セーブレジスタ３００に格納したデータを選択
器４１４を経由してシーケンサ１１３にロードして、マ
ッチ命令のループから抜けて次の命令を実行する。
ると、その時のシーケンサ１１３の出力値プラス１のデ
ータをセーブレジスタ３００に格納する。このプラス１
のアドレスは、マッチ信号が１の時の分岐先を示すもの
である。 （２）シーケンサ１１３はマッチがとれないものとして
マッチ命令のループ、すなわちプログラムとベリファイ
を繰り返し実行する。従って、従来の様に、パターン発
生器内のパイプライン段数後に行われるベリファイの結
果を待つことはしない。 （３）パターン発生器内のパイプライン段数後にベリフ
ァイが行われる。その結果がアンマッチの時は、マッチ
信号が”０”であるため、アンドゲート５００により、
タイミング発生器６からのマッチリスタート信号が禁止
されるので、スタート／ストップコントロール部１６か
らイニシャルクロックが発生されることはない。従っ
て、その次の命令をそのまま実行する。この場合、シー
ケンサはホールドしていないので、パイプラインの中に
はマッチがとれないときの命令が詰まっている。 （４）マッチの結果がパスの時は、マッチリスタート信
号とマッチ信号とのアンドがアンドゲート５００でとら
れ、スタート／ストップコントロール部１６でイニシャ
ルクロックが発生し、パイプラインの中を詰め直す。 （５）シーケンス制御部１１では、マッチ信号が”１”
の時に、セーブレジスタ３００に格納したデータを選択
器４１４を経由してシーケンサ１１３にロードして、マ
ッチ命令のループから抜けて次の命令を実行する。
【００２４】図２に、本発明によるタイミングチャート
を示す。本発明によれば、フラッシュメモリ等の試験に
おいて、マッチがとれなかった時には、パイプラインの
イニシャライズを行わずパターン発生器動作クロックは
１回発生する。そして、マッチがとれた時にのみパイプ
ラインのイニシャライズを行う。このため、従来と比べ
試験時間の高速化が可能となる。
を示す。本発明によれば、フラッシュメモリ等の試験に
おいて、マッチがとれなかった時には、パイプラインの
イニシャライズを行わずパターン発生器動作クロックは
１回発生する。そして、マッチがとれた時にのみパイプ
ラインのイニシャライズを行う。このため、従来と比べ
試験時間の高速化が可能となる。
【００２５】
【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。フラッシュメモ
リの様に、書き込みや消去に複数回の動作が必要で、か
つ、その回数が一定でなく、テストフローの変動する被
測定デバイスを高速に試験することのできる半導体試験
装置を提供できた。
いるので、次に記載する効果を奏する。フラッシュメモ
リの様に、書き込みや消去に複数回の動作が必要で、か
つ、その回数が一定でなく、テストフローの変動する被
測定デバイスを高速に試験することのできる半導体試験
装置を提供できた。
【図面の簡単な説明】
【図１】本発明の実施例を示すパターン発生器のブロッ
ク図である。
ク図である。
【図２】本発明によるタイミングチャートを示す。
【図３】従来のパターン発生器によるタイミングチャー
トを示す。
トを示す。
【図４】被測定デバイスの良否を試験する半導体試験装
置の構成例を示す。
置の構成例を示す。
【図５】従来のパターン発生器のブロック図を示す。
【図６】アドレス発生部１３のブロック図を示す。
【図７】パイプライン構造による演算の分割例を示す。
【図８】フラッシュメモリ試験の、アドレスをシーケン
シャルにライト／リードする場合のフローチャートを示
す。
シャルにライト／リードする場合のフローチャートを示
す。
１ パターン発生器
２ 波形整形器
３ 被測定メモリ
４ 論理比較器
５ フェイルメモリ
６ タイミング発生器
１１ シーケンス制御部
１２ 演算制御メモリ
１３ アドレス発生部
１４ データ発生部
１５ コントロール信号発生部
１６ スタート／ストップコントロール部
１１１ シーケンス制御メモリ
１１２ デコード部
１１３ シーケンサ
１１４、４１４ 選択器
１１５ レジスタ
１６１ イニシャルクロック発生部
２００ インクリメンタ
３００ セーブレジスタ
５００ アンドゲート
Claims (3)
- 【請求項１】 タイミング発生器からの信号に同期動作
し、パターン発生器からのアドレス、データ、コントロ
ール信号を成形して被試験メモリに与え、上記被試験メ
モリの出力データと、上記パターン発生器からの期待値
信号とが一致するかどうかのマッチ信号を論理比較器か
ら出力する半導体試験装置において、 上記パターン発生器は、 上記被試験メモリの出力データと期待値信号との一致を
みるマッチ命令を実行すると、その時のシーケンサの出
力値プラス１のデータを格納するセーブレジスタと、 上記被試験メモリの出力データと期待値信号とが一致し
ないとしてのマッチ命令を繰り返し実行し、一致した時
は上記セーブレジスタに記憶されたデータを用いて、上
記繰り返しから抜け出て次の命令を実行するシーケンサ
と、 上記シーケンサから出力されたデータを、複数段のパイ
プライン構造により先行処理して、上記アドレス、デー
タ、コントロール信号の出力を演算制御する演算制御メ
モリと、 上記パイプライン構造の初期化を行うシステムクロック
を供給するイニシャルクロック発生器と、 上記被試験メモリの出力データと期待値信号とが一致し
た時のマッチ信号を受信した時は上記初期化を行うシス
テムクロックを供給し、一致しない時のマッチ信号を受
信した時は上記初期化を行うシステムクロックを供給し
ないように、上記イニシャルクロック発生器を制御する
禁止ゲートと、 を具備することを特徴とする半導体試験装置。 - 【請求項２】 上記セーブレジスタは、上記 シーケンサの出力するアドレスデータをプラス１す
るインクリメンタの出力データを格納し、上記シーケン
サへロードするデータを選択する選択器にその格納デー
タを与えるものであることを特徴とする請求項１記載の
半導体試験装置。 - 【請求項３】 上記禁止ゲートは、上記マッチ信号が戻った時点で発生する上記 タイミング
発生器からのマッチリスタート信号を１入力端に印加
し、他の入力端に上記マッチ信号を印加し、出力端から
の出力信号を上記イニシャルクロック発生器に与えるア
ンドゲートであることを特徴とする請求項１又は請求項
２記載の半導体試験装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21811294A JP3481689B2 (ja) | 1994-08-19 | 1994-08-19 | 半導体試験装置 |
| KR1019950025103A KR100191143B1 (ko) | 1994-08-19 | 1995-08-16 | 고속패턴 발생기 |
| US08/515,716 US5673271A (en) | 1994-08-19 | 1995-08-16 | High speed pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21811294A JP3481689B2 (ja) | 1994-08-19 | 1994-08-19 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0862301A JPH0862301A (ja) | 1996-03-08 |
| JP3481689B2 true JP3481689B2 (ja) | 2003-12-22 |
Family
ID=16714823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21811294A Expired - Fee Related JP3481689B2 (ja) | 1994-08-19 | 1994-08-19 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3481689B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6009546A (en) * | 1998-07-30 | 1999-12-28 | Credence Systems Corporation | Algorithmic pattern generator |
| JP4282334B2 (ja) * | 2003-02-04 | 2009-06-17 | 株式会社アドバンテスト | 試験装置 |
| JP4469753B2 (ja) | 2005-04-28 | 2010-05-26 | 株式会社アドバンテスト | 試験装置 |
-
1994
- 1994-08-19 JP JP21811294A patent/JP3481689B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0862301A (ja) | 1996-03-08 |
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