KR100313524B1 - 칩의 디버깅 회로 - Google Patents

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Abstract

본 발명은 칩의 디버깅회로에 관한 것으로, 종래에는 실제로 클럭을 정상상태로 변경할 때 사용되었던 플립플롭이 원래 상태로 복귀하지 않기 때문에 클럭 단위로 정확한 칩의 상태를 점검해야만 하는 칩의 초기 테스트에는 적합하지 않은 문제점이 있었다. 따라서, 본 발명은 외부에서 한개의 제어신호와 클럭신호를 입력받아 그에 따른 제어신호 및 클럭제어신호를 출력함과 아울러 후술할 클럭발생부로부터 클럭신호를 입력받아 그에 따른 스캔 인에이블신호를 출력하는 제어부와; 테스트 데이터를 입력받아 이를 저장하다가 상기 제어부의 스캔인에이블신호에 의해 그 테스트 데이터를 스캔하여 상기 클럭발생부의 클럭신호에 동기하여 출력하는 다수의 테스트 데이터 레지스터와; 시스템 클럭신호를 입력받아 이를 상기 제어부의 소정 제어신호에 따른 클럭신호를 발생하여 상기 제어부로 출력함과 아울러 상기 다수의 테스트 데이터 레지스터에 각기 해당되는 동작 클럭을 제공하는 클럭발생부로 구성함으로써 칩의 개발 과정에서 칩의 에러를 쉽게 찾을 수 있을 뿐만 아니라 칩이 완성된후 어플리케이션을 개발하기 위한 디버거를 위해 유용하게 활용될 수 있는 효과가 있다.

Description

칩의 디버깅 회로{DEBUGGING CIRCUIT FOR CHIP}
본 발명은 칩의 디버깅회로에 관한 것으로, 특히 초기에 칩의 에러를 쉽고 정확하게 디버깅(Debugging:이하, 디버깅)할 수 있도록 한 칩의 디버깅 회로에 관한 것이다.
일반적으로 SOC(System-On-Chip)와 같이 큰 블록을 설계할 경우에는 칩이 만들어진후 그 칩의 에러를 디버깅하게 되는데, 이와같은 디버깅회로를 첨부한 도면을 참조하여 상세히 설명한다.
도1은 종래 칩의 디버깅회로에 대한 구성을 보인 블록도로서, 이에 도시된 바와같이 테스트 모드 선택신호(TMS) 및 테스트 리셋신호(TRST)를 입력받아 그에 따른 제어신호를 테스트 클럭(TCK)에 동기하여 출력함과 아울러 후술할 테스트 데이터 레지스터부(15)에 저장된 테스트 데이터를 스캔 디버깅하는 티에이피 제어기와(10); 상기 티에이피 제어기(10)의 제어신호에 의해 클럭을 제어하는 클럭 제어 레지스터(11)와; 상기 클럭 제어 레지스터(11)의 클럭 제어신호를 입력받아 그에 따른 클럭을 발생하는 클럭발생부(12)와; 테스트 데이터(TDI)를 입력받아 이를 상기 클럭발생부(12)의 클럭신호에 동기하여 상기 테스트 데이터 레지스터를 선택하는 명령레지스터(13)와; 상기 명령레지스터(13)의 출력신호를 디코딩하는 디코더(14)와; 테스트 데이터(TDI)를 입력받아 이를 상기 디코더(14)의 디코딩신호에 해당되는 영역의 테스트 데이터 레지스터에 저장하는 테스트 데이터 레지스터부(15)와;상기 테스트 데이터 레지스터부(15)의 출력신호와 상기 명령레지스터(13)의 출력신호를 입력받아 이를 상기 티에피제어기(10)의 제어신호에 의해 선택하는 멀티플렉서(MUX1)와; 상기 멀티플렉서(MUX1)의 출력신호를 버퍼링하여 이를 상기 티에피제어기(10)의 제어신호에 의해 출력하는 출력버퍼(16)로 구성된다.
도3은 상기 클럭발생부(12)의 구성을 보인 블록도로서, 이에 도시된 바와같이 시스템 클럭(SYS CLK)과 테스트 클럭(TCK)을 입력받아 이를 클럭 제어신호(CCL)에 의해 선택하는 제1 멀티플렉서(MUX2)와; 상기 시스템 클럭(SYS CLK)을 입력받아 이를 1/2 분주하는 제1 플립플롭(F1)과; 상기 시스템 클럭(SYS CLK)을 입력받아 이를 1/4 분주하는 제2 플립플롭(F2)과; 상기 제1 플립플롭(F1)의 출력신호와 테스트 클럭(TCK)을 입력받아 이를 클럭 제어신호(CCL)에 의해 선택하는 제2 멀티플렉서 (MUX3)와; 상기 제2 플립플롭(F2)의 출력신호와 테스트 클럭(TCK)을 입력받아 이를 클럭 제어신호(CCL)에 의해 선택하는 제3 멀티플렉서(MUX4)로 구성되며, 이와같은 종래 장치의 동작을 도2의 티에피제어기의 상태도를 참조하여 설명한다.
먼저, 칩을 디버깅 할 경우, 티에피제어기(10)를 이용하여 클럭 제어 레지스터(11)를 선택하고, 그 클럭 제어 레지스터(11)에서 원하는 테스트 데이터 레지스터부(15)의 블록에 해당되는 클럭(CLK1,CLK2,CLK3)을 상기 티에이피제어기(10)에서 제어할 수 있도록 클럭발생부(12)를 제어한다.
그런 다음, 해당되는 테스트 데이터 레지스터를 선택하여 그 레지스터를 리드하거나 전진하기 위한 클럭(CLK1,CLK2,CLK3)을 클럭발생부(12)에서 발생하게 된다.
이때, 정상 클럭(SYS CLK)에서 테스트 클럭(TCK)으로 바뀌는 과정에서, 클럭발생부(12)의 멀티플렉서(MUX2,MUX3,MUX4)의 선택 제어신호(CCL)는 클럭 제어 레지스터(11)에서 발생한다.
상기 클럭 제어 레지스터(11)에 의해 정상 클럭(SYS CLK)이 아닌 테스트 클럭(TCK)에 해당하는 것이 선택되면 그 선택 제어신호(CCL)는 고전위로 천이되어 상기 클럭 제어 레지스터(11)에서 발생된 클럭(TCK)이 테스트 데이터 레지스터부(15)에 인가된다.
여기서, 상기 클럭발생부(12)의 분주시 사용되는 플립플롭(F1),(F2)은 다른 테스트 데이터 레지스터를 읽는 과정에서도 자연스럽게 클럭을 계속하여 받게 되어 다시 클럭 제어 레지스터(11)를 이용해 정상 클럭(SYS CLK)으로 변경할때 상기 분주를 위한 플립플롭(F1),(F2)은 이전 상태로 항상 존재하지 않는다.
즉, 상술한 바와같이 종래 장치는 실제로 클럭을 정상상태로 변경할 때 사용되었던 플립플롭이 원래 상태로 복귀하지 않기 때문에 클럭 단위로 정확한 칩의 상태를 점검해야만 하는 칩의 초기 테스트에는 적합하지 않은 문제점이 있었다.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 초기에 칩의 에러를 쉽고 정확하게 디버깅할 수 있도록 한 칩의 디버깅 회로를 제공함에 그 목적이 있다.
도1은 종래 칩의 디버깅 회로에 대한 구성을 보인 블록도.
도2는 도1에 있어서, 티에피제어기의 제어상태를 보인도.
도3은 도1에 있어서, 클럭발생부의 구성을 보인 회로도.
도4는 본 발명 칩의 디버깅회로에 대한 구성을 보인 블록도.
도5는 도4에 있어서, 클럭발생부의 구성을 보인 회로도.
도6은 도4에 있어서, 제어부의 제어상태를 보인도.
도7은 도4에 있어서, 각 부분에 대한 파형도.
*****도면의 주요부분에 대한 부호의 설명*****
100;제어부 200:클럭발생부
300-1,300-2,300-3:테스트 데이터 레지스터
상기와 같은 목적을 달성하기 위한 본 발명은 외부에서 한개의 제어신호와 클럭신호를 입력받아 그에 따른 제어신호 및 클럭제어신호를 출력함과 아울러 후술할클럭발생부로부터 클럭신호를 입력받아 그에 따른 스캔 인에이블신호를 출력하는 제어부와; 테스트 데이터를 입력받아 이를 저장하다가 상기 제어부의 스캔인에이블신호에 의해 그 테스트 데이터를 스캔하여 상기 클럭발생부의 클럭신호에 동기하여 출력하는 다수의 테스트 데이터 레지스터와; 시스템 클럭신호를 입력받아 이를 상기 제어부의 소정 제어신호에 따른 클럭신호를 발생하여 상기 제어부로 출력함과 아울러 상기 다수의 테스트 데이터 레지스터에 각기 해당되는 동작 클럭을 제공하는 클럭발생부로 구성한 것을 특징으로 한다.
이하, 본 발명에 의한 칩의 디버깅 회로에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.
도4는 본 발명 칩의 디버깅회로에 대한 실시예의 구성을 보인 블록도로서, 이에 도시한 바와같이 외부에서 한개의 제어신호(CTL)와 클럭신호(TCK)를 입력받아 그에 따른 제어신호(HOLD,sel) 및 클럭 제어신호(tck,tck_2,tck_3)를 출력함과 아울러 후술할 클럭발생부(200)로부터 클럭신호(fclk2,fclk3)를 입력받아 그에 따른 스캔 인에이블신호(SE)를 출력하는 제어부(100)와; 테스트 데이터(SIN)를 입력받아 이를 저장하다가 상기 제어부(100)의 스캔 인에이블신호(SE)에 의해 그 테스트 데이터 (SIN)를 스캔하여 상기 클럭발생부(200)의 클럭신호(CLK1,CLK2,CLK3)에 각기 동기하여 출력하는 다수의 테스트 데이터 레지스터(300-1),(300-2),(300-3)와; 시스템 클럭신호(sysCLK)를 입력받아 이를 상기 제어부(100)의 소정 제어신호 (HOLD),(SEL)에 따른 클럭신호(fclk2,fclk3)를 발생하여 상기 제어부(100)로 출력함과 아울러 상기 다수의 테스트 데이터 레지스터(300-1),(300-2),(300-3)에 각기 해당되는 동작클럭(CLK1,CLK2,CLK3)을 제공하는 클럭발생부(200)로 구성한다.
도5는 상기 클럭발생부(200)의 구성을 보인 회로도로서, 이에 도시한 바와같이 시스템 클럭신호(sysCLK)와 클럭제어신호(tck)를 입력받아 이를 제어부(100)의 제1 선택 제어신호(sel_a)에 의해 다중 송신하는 제1 멀티플렉서(MUX2)와; 상기 제1 멀티플렉서(MUX2)의 출력신호를 입력받아 이를 1/2 분주하다가 홀드 신호(HOLD)에 의해 홀딩되는 제1 플립플롭(F1)과; 상기 제1 멀티플렉서(MUX2)의 출력신호를 입력받아 이를 1/4 분주하다가 홀드신호(HOLD)에 의해 홀딩되는 제2 플립플롭(F2)과; 상기 제2 플립플롭(F2)의 출력신호와 제어부(100)의 클럭제어신호 (tck_2)를 입력받아 이를 제어부(100)의 제2 선택제어신호 (sel_b)에 의해 다중 송신하는 제2 멀티플렉서(MUX3)와; 상기 제2 플립플롭(F2)의 출력신호와 제어부(100)의 클럭제어신호(tck_3)를 입력받아 이를 제어부(100)의 제2 선택제어신호 (sel_b)에 의해 다중 송신하는 제3 멀티플렉서(MUX4)로 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.
먼저, 제어부(100)는 도7의 (d)와 같은 테스트 모드신호(TM)에 의해 클럭 제어신호(tck,tck2,tck3)를 발생하여 이를 클럭발생부(200)에 인가하고, 그러면 상기 클럭발생부(200)는 도7의 (n),(o)와 같은 선택 제어신호(sel_a)(sel_b)에 의해 시스템 클럭(sysclk)이 아닌 상기 제어부(100)의 클럭제어신호(tck,tck2,tck3)에 의해 발생한 클럭(CLK1,CLK2,CLK3)이 각기 테스트 데이터 레지스터(300-1),(300-2),(300-3)에 인가된다.
이때,상기 클럭발생부(200)의 클럭신호(CLK1,CLK2,CLK3)가 테스트 데이터 레지스터(300-1),(300-2),(300-3)에 인가되면 제어부(100)의 선택제어신호 (sel_a ,sel_b)는 고전위로 변화하게 되는데, 여기서 상기 클럭발생부의 클럭신호 (CLK1, CLK2,CLK3)는 스캔 인에이블신호(SE)가 고전위가 되기 전까지는 발생하지 않는다.
이후, 상기 제어부(100)는 스캔 인에이블신호(SE)를 발생하여 이를 상기 테스트 데이터 레지스터(300-1),(300-2),(300-3)에 인가하고, 이때 상기 제어부(100)는 상기 스캔 인에이블신호(SE)가 고전위가 되는 동안 클럭 제어신호 (tck ,tck2,tck3)를 동시에 발생하게 되고, 그러면 테스트 데이터 레지스터(300-1) ,(300-2),(300-3)의 데이터가 스캔 출력된다.
여기서, 상기 테스트 데이터 레지스터(300-1),(300-2),(300-3)의 데이터를 읽어내는 과정을 마치면서 제어부(100)의 도7의 (g),(h)와 같은 클럭제어신호 (tck_2,tck_3)는 클럭발생부(200)에서 분주에 사용된 플립플롭(F1),(F2)의 도7의 (l),(m)과 같은 출력(fclk2,fclk3)과 같은 상태로 끝나야 되는데, 만약 같은 상태로 끝나지 않게 되면, 제어부(100)의 도7의 (o)와 같은 제어신호(sel_b)를 고전위에서 저전위로 변환하는 과정에서 원하지 않는 신호가 발생하게 된다.
예를 들어, 클럭발생부(200)의 출력신호(fclk2)가 고전위인데, 제어부(100)의 클럭신호(tck_2)가 저전위 상태로 끝나는 경우, 상기 제어부(100)의 제어신호 (sel_b)를 바꾸게 되면 한개의 라이징 펄스가 클럭발생부(200)의 클럭신호(CLK2)를 통해 테스트 데이터 레지스터(300-2)에 전달되고, 이로인해 상기 테스트 데이터 레지스터(300-2)에 원하지 않는 펄스를 전달한 것과 같은 효과를 만들게 된다.
따라서, 상기 제어부(100)는 클럭발생부(200)의 도7의 (l),(m)과 같은신호(fclk2),(fclk3)와 같은 상태에서 테스트 데이터 레지스터(300-1),(300-2),(300-3)의 데이터를 읽는 작업이 종료되도록 도7의 (g),(h)와 같은 클럭 제어신호(tck2),(tck3)를 출력한다.
이후, 상기 테스트 데이터 레지스터(300-1),(300-2),(300-3)의 데이터를 읽고 제어부(100)의 도7의 (g)와 같은 선택 제어신호(sel_b)가 저전위로 천이되면, 상기 테스트 데이터 레지스터(300-1),(300-2),(300-3)를 몇개의 클럭만큼 전진 시킬 것인지를 결정하여 그에 해당되는 만큼의 클럭신호(CLK1,CLK2,CLK3)를 그 테스트 데이터 레지스터(300-1),(300-2),(300-3)에 인가한후, 다시 테스트 데이터 레지스터(300-1),(300-2),(300-3)의 상태를 읽어보기 위해서는 다시 제어부(100)의 도7의 (g)와 같은 선택 제어신호(sel_b)를 고전위로 천이하여 출력하고 스캔 인에이블신호(SE)를 고전위로 천이하여 출력한다.
여기서, 상기 제어부(100)의 제어 동작을 도6의 제어 상태도를 이용하여 설명하면, 우선 도7의 (d)와 같은 테스트 모드신호(TM)가 고전위 상태가 된후, 도7의 (a)와 같은 시스템 클럭신호(sysCLK)와 제어부(100)의 도7의 (f),(g),(h)와 같은 클럭 제어신호 (tck),(tck_2),(tck_3)중 그 클럭 제어신호(tck),(tck_2),(tck_3)가 테스트 데이터 레지스터(300-1),(300-2),(300-3)에 인가되도록 제어부(100)의 선택 제어신호(sel_a),(sel_b)가 고전위로 천이되어 출력된다.
이때, 상기 제어부(100)는 디버깅 모드로 들어가기 바로 전인 대기 상태(WAIT)로 변화게 되고, 도7의 (e)와 같은 외부 제어신호(CTL)가 저전위로 천이되면 바로 쉬프트 상태로 가게 되어 클럭 제어신호(tck),(tck_2),(tck_3)가 발생하게 된다.
상기 클럭제어신호(tck),(tck_2),(tck_3)의 갯수는 테스트 데이터 레지스터 (300-1),(300-2),(300-3)로부터 읽어들일 데이터의 양에 따라 결정된다.
이후, 상기 테스트 데이터 레지스터(300-1),(300-2),(300-3)로부터 데이터를 모두 읽어들인 다음, 외부 제어신호(CTL)가 저전위로 천이되어 중간 단계(EXIT1)로 옮겨지는데, 이때 상기 클럭 제어신호(tck_2),(tck_3)의 값은 클럭발생부(200)의 클럭신호(fclk2),(fclk3)의 값은 각각 같이 끝나야 된다.
상기 중간단계(EXIT1)에서 외부 제어신호(CTL)가 고전위로 되면 캡쳐 (CAPTURE) 상태로 옮겨가 테스트 데이터 레지스터(300-1),(300-2),(300-3)에 클럭(CLK1),(CLK2),(CLK3)을 인가하여 그 클럭 수 만큼 상기 테스트 데이터 레지스터(300-1),(300-2),(300-3)를 동작시키고, 외부 제어신호(CTL)가 저전위로 되면 바로 대기 상태(WAIT)로 옮겨 간다.
그리고, 상기 캡쳐(CAPTURE) 상태에서 중간단계(EXIT2)를 거쳐 다시 대기 상태(WAIT)로 돌아가고, 그 대기 상태(WAIT)에서 테스트 모드신호(TM)가 저전위로 되면 아이들 상태(IDLE)로 옮겨가게 되어 정상적인 동작을 수행하게 된다.
이상에서 상세히 설명한 바와같이 본 발명은 칩의 개발 과정에서 칩의 에러를 쉽게 찾을 수 있을 뿐만 아니라 칩이 완성된후 어플리케이션(APPLICATION)을 개발하기 위한 디버거를 위해 유용하게 활용될 수 있는 효과가 있다.

Claims (3)

  1. 외부에서 한개의 제어신호(CTL)와 클럭신호(TCK)를 입력받아 그에 따른 제어신호(HOLD,sel) 및 테스트 클럭신호(tck,tck_2,tck_3)를 출력함과 아울러 후술할 클럭발생부로부터 클럭신호(fclk2,fclk3)를 입력받아 그에 따른 스캔 인에이블신호 (SE)를 출력하는 제어부(100)와; 테스트 데이터(SIN)를 입력받아 이를 저장하다가 상기 제어부(100)의 스캔인에이블신호(SE)에 의해 그 테스트 데이터를 스캔하여 상기 클럭발생부의 클럭신호(CLK1,CLK2,CLK3)에 각기 동기하여 출력하는 다수의 테스트 데이터 레지스터(300-1),(300-2),(300-3)와; 시스템 클럭신호(sysCLK)를 입력받아 이를 상기 제어부(100)의 소정 제어신호에 따른 클럭신호(fclk2,fclk3)를 발생하여 상기 제어부(100)로 출력함과 아울러 상기 다수의 테스트 데이터 레지스터(300-1),(300-2),(300-3)에 각기 해당되는 동작 클럭(CLK1,CLK2,CLK3)을 제공하는 클럭발생부 (200)로 구성한 것을 특징으로 하는 칩의 디버깅회로.
  2. 제1 항에 있어서, 클럭발생부(200)는 시스템 클럭신호(sysCLK)와 클럭제어신호 (tck)를 입력받아 이를 제1 선택제어신호(sel_a)에 의해 다중 송신하는 제1 멀티플렉서(MUX2)와; 상기 제1 멀티플렉서(MUX2)의 출력신호를 입력받아 이를 1/2 분주하다가 홀드 신호(HOLD)에 의해 홀딩되는 제1 플립플롭(F1)과; 상기 제1 멀티플렉서(MUX2)의 출력신호를 입력받아 이를 1/4 분주하다가 홀드신호(HOLD)에 의해 홀딩되는 제2 플립플롭(F2)과; 상기 제2 플립플롭(F2)의 출력신호와 클럭 제어신호 (tck_2)를 입력받아 이를 제2 선택제어신호(sel_b)에 의해 다중 송신하는 제2 멀티플렉서(MUX3)와; 상기 제2 플립플롭(F2)의 출력신호와 클럭 제어신호 (tck_3)를 입력받아 이를 제2 선택제어신호 (sel_b)에 의해 다중 송신하는 제3 멀티플렉서 (MUX4)로 구성한 것을 특징으로 하는 칩의 디버깅회로.
  3. 제1 항 또는 제2 항에 있어서, 클럭 제어신호(tck_2),(tck_3)는 클럭발생부 (200)에서 발생한 클럭신호(fclk2),(fclk3)와 디스에이블되는 시점이 일치되는 것을 특징으로 하는 칩의 디버깅회로.
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