KR100892671B1 - Ｄｌｌ 회로의 테스트 장치 및 방법 - Google Patents

Ｄｌｌ 회로의 테스트 장치 및 방법 Download PDF

Info

Publication number
KR100892671B1
KR100892671B1 KR1020070089886A KR20070089886A KR100892671B1 KR 100892671 B1 KR100892671 B1 KR 100892671B1 KR 1020070089886 A KR1020070089886 A KR 1020070089886A KR 20070089886 A KR20070089886 A KR 20070089886A KR 100892671 B1 KR100892671 B1 KR 100892671B1
Authority
KR
South Korea
Prior art keywords
signal
clock
output
internal
dll circuit
Prior art date
Application number
KR1020070089886A
Other languages
English (en)
Other versions
KR20090024919A (ko
Inventor
윤원주
이현우
신동석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070089886A priority Critical patent/KR100892671B1/ko
Publication of KR20090024919A publication Critical patent/KR20090024919A/ko
Application granted granted Critical
Publication of KR100892671B1 publication Critical patent/KR100892671B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2882—Testing timing characteristics
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명의 DLL 회로의 테스트 장치는, 외부 클럭을 입력 받아 내부 클럭을 생성하는 DLL 회로; 상기 내부 클럭을 소정의 분주비로 분주하여 제 1 분주 클럭을 생성하는 제 1 클럭 분주 수단; 상기 DLL 회로의 내부 상태 신호와 상기 제 1 분주 클럭을 조합하여 제 1 조합 신호를 생성하는 제 1 신호 조합 수단; 및 테스트 인에이블 신호에 응답하여 상기 제 1 조합 신호와 상기 내부 클럭을 조합하여 출력 클럭을 생성하는 신호 출력 수단;을 포함하는 것을 특징으로 한다.
DLL 회로, 내부 신호, 모니터링

Description

ＤＬＬ 회로의 테스트 장치 및 방법{Apparatus and Method for Testing DLL Circuit}
본 발명은 DLL(Delay Locked Loop) 회로의 테스트 장치 및 방법에 관한 것으로, 보다 상세하게는 DLL 회로 내부의 신호를 모니터링 가능하게 하는 DLL 회로의 테스트 장치 및 방법에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다. DLL 회로는 이와 같이 유효 데이터 출력 구간을 증가시키기 위해 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.
DLL 회로의 내부에는 DLL 회로의 지연 고정 동작이 완료되었음을 지시하는 고정 완료 신호와 듀티 사이클 보정 동작이 완료되었음을 지시하는 듀티 사이클 보정 완료 신호 등 다양한 신호들이 발생하게 된다. 이와 같은 DLL 회로 내부의 다양 한 신호 각각의 인에이블 및 디스에이블 타이밍이 정확히 제어되어야만 DLL 회로는 정상적인 동작을 수행할 수 있다. 그러나 DLL 회로가 배치되는 반도체 집적 회로의 신호 입출력 패드의 개수는 제한적이므로, DLL 회로 내부의 신호들을 모니터링하기는 쉽지 않은 상황이다. 종래에는 데이터 출력 스트로브 신호 출력 패드를 이용하여 DLL 회로의 출력 클럭을 모니터링하는 것 외에 내부 신호를 파악할 방법이 없었다. 따라서 DLL 회로가 오동작을 일으키거나 DLL 회로에서 출력되는 클럭의 파형이 정상적이지 않을 경우, 그 원인을 파악하기가 거의 불가능하다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, DLL 회로 내부의 신호를 반도체 집적 회로 외부에서 모니터링할 수 있도록 하는 DLL 회로의 테스트 장치 및 방법을 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 DLL 회로를 사용함에 있어서 불량 원인을 파악할 수 있도록 하는 DLL 회로의 테스트 장치 및 방법을 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로의 테스트 장치는, 외부 클럭을 입력 받아 내부 클럭을 생성하는 DLL 회로; 상기 내부 클럭을 소정의 분주비로 분주하여 제 1 분주 클럭을 생성하는 제 1 클럭 분주 수단; 상기 DLL 회로의 내부 상태 신호와 상기 제 1 분주 클럭을 조합하여 제 1 조합 신호를 생성하는 제 1 신호 조합 수단; 및 테스트 인에이블 신호에 응답하여 상기 제 1 조합 신호와 상기 내부 클럭을 조합하여 출력 클럭을 생성하는 신호 출력 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 DLL 회로의 테스트 방법은, a) 외부 클럭을 DLL 회로에 입력하여 내부 클럭을 생성하는 단계; b) 상기 내부 클럭을 소정의 분주비로 분주하여 분주 클럭을 생성하는 단계; c) 상기 DLL 회로의 내부 상태 신호와 상기 분주 클럭을 조합하여 조합 신호를 생성하는 단계; 및 d) 상기 조합 신호와 상기 내부 클럭을 조합하여 출력 클럭을 생성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 DLL 회로의 테스트 장치 및 방법은, DLL 회로 내부의 신호를 반도체 집적 회로 외부에서 모니터링 가능하게 하는 효과가 있다.
또한 본 발명의 DLL 회로의 테스트 장치 및 방법은, DLL 회로를 사용함에 있어서 불량 원인을 파악할 수 있도록 하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 테스트 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로의 테스트 장치는 외부 클럭(clk_ext)을 입력 받아 내부 클럭(clk_int)을 생성하는 DLL 회로(10); 상기 내부 클럭(clk_int)을 소정의 분주비로 분주하여 제 1 분주 클럭(clk_div1)을 생성하는 제 1 클럭 분주 수단(20); 상기 DLL 회로(10)의 제 1 내부 상태 신호(intst1) 및 제 2 내부 상태 신호(intst2)와 상기 제 1 분주 클럭(clk_div1)을 조합하여 제 1 조합 신호(cmb1)를 생성하는 제 1 신호 조합 수단(30); 및 테스트 인에이블 신호(tsten)에 응답하여 상기 제 1 조합 신호(cmb1)와 상기 내부 클럭(clk_int)을 조합하여 출력 클럭(clk_out)을 생성하는 신호 출력 수단(40);을 포함한다.
이하에서는 상기 제 1 내부 상태 신호(intst1)를 고정 완료 신호(lock)인 것으로, 상기 제 2 내부 상태 신호(intst2)를 듀티 사이클 보정 완료 신호(dccp)인 것으로 가정하여 설명하기로 한다. 일반적으로 상기 고정 완료 신호(lock)는 상기 듀티 사이클 보정 완료 신호(dccp)에 비해 더 빨리 로우 레벨(Low Level)에서 하이 레벨(High Level)로 인에이블 되는 신호이다. 설명의 편의상 이와 같이 가정하였으나, 실험자는 필요에 따라 상기 DLL 회로(10) 내부의 어떤 신호라도 본 발명의 DLL 회로의 테스트 장치를 이용하여 테스트할 수 있다.
그리고 상기 제 1 분주 클럭(clk_div1)은 상기 내부 클럭(clk_int)을 4분주하여 상기 내부 클럭(clk_int)에 비해 1/4의 주파수를 갖는 신호인 것으로 가정하기로 한다.
상기 테스트 인에이블 신호(tsten)가 인에이블 되고, 상기 DLL 회로(10)에 대한 테스트가 시작되면, 상기 제 1 신호 조합 수단(30)은 상기 고정 완료 신호(lock)의 인에이블 시점부터 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점까지의 구간 동안 토글(Toggle)하는 상기 제 1 분주 클럭(clk_div1)을 반전시켜 상기 제 1 조합 신호(cmb1)로서 출력한다.
이후, 상기 신호 출력 수단(40)은 상기 제 1 조합 신호(cmb1)의 로우 레벨 구간 동안 토글하는 상기 내부 클럭(clk_int)을 상기 출력 클럭(clk_out)으로서 출력한다. 상기 출력 클럭(clk_out)은 데이터 출력 스트로브 신호의 출력 패드를 통해 출력된다. 실험자는 상기 출력 클럭(clk_out)의 토글 횟수를 파악하여 상기 고정 완료 신호(lock)와 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 타이밍 이 적절한지를 판단할 수 있다. 이와 같은 동작 원리를 갖는 상기 DLL 회로의 테스트 장치는 이하, 도 2를 참조하여 보다 상세히 설명하기로 한다.
도 2는 도 1에 도시한 DLL 회로의 테스트 장치의 상세 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 제 1 클럭 분주 수단(20)은 상기 내부 클럭(clk_int)의 제어에 따라 출력단의 신호를 피드백 받는 제 1 플립플롭(FF1) 및 상기 제 1 플립플롭(FF1)의 출력 신호의 제어에 따라 출력단의 신호를 피드백 받아 상기 제 1 분주 클럭(clk_div1)을 출력하는 제 2 플립플롭(FF2)을 포함한다.
또한 상기 제 1 신호 조합 수단(30)은 상기 고정 완료 신호(lock)를 입력 받는 제 1 인버터(IV1), 상기 제 1 인버터(IV1)의 출력 신호와 상기 듀티 사이클 보정 완료 신호(dccp)를 입력 받는 제 1 노어게이트(NR1) 및 상기 제 1 노어게이트(NR1)의 출력 신호와 상기 제 1 분주 클럭(clk_div1)을 입력 받아 상기 제 1 조합 신호(cmb1)를 출력하는 제 1 낸드게이트(ND1)를 포함한다.
그리고 상기 신호 출력 수단(40)은 상기 테스트 인에이블 신호(tsten)와 상기 제 1 조합 신호(cmb1)를 입력 받는 제 2 낸드게이트(ND2), 상기 내부 클럭(clk_int)과 상기 제 1 조합 신호(cmb1)를 입력 받는 제 3 낸드게이트(ND3) 및 상기 제 3 낸드게이트(ND3)의 출력 신호를 입력 받아 상기 출력 클럭(clk_out)을 출력하는 제 2 인버터(IV2)를 포함한다.
상기 제 1 플립플롭(FF1)과 상기 제 2 플립플롭(FF2)은 각각 입력 신호를 반전하여 출력하는 플립플롭이다. 따라서 제 1 플립플롭(FF1)의 출력 신호는 상기 내 부 클럭(clk_int)을 2분주한 클럭이 되고, 상기 제 2 플립플롭(FF2)의 출력 신호인 상기 제 1 분주 클럭(clk_div1)은 상기 내부 클럭(clk_int)을 4분주한 클럭이 되는 것이다.
상기 고정 완료 신호(lock)는 상기 듀티 사이클 보정 완료 신호(dccp)에 비해 빠른 인에이블 타이밍을 갖는 신호이므로, 상기 제 1 노어게이트(NR1)의 출력 신호는 상기 고정 완료 신호(lock)의 인에이블 시점과 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점 사이의 구간은 하이 레벨의, 그 외의 구간은 로우 레벨의 전위를 갖는 신호로서 출력될 것이다. 그리고 상기 제 1 낸드게이트(ND1)의 출력 신호인 상기 제 1 조합 신호(cmb1)는 상기 제 1 노어게이트(NR1)의 출력 신호가 하이 레벨인 구간 동안, 상기 제 1 분주 클럭(clk_div1)이 반전된 형태를 갖는 신호가 될 것이다.
이후, 상기 신호 출력 수단(40)의 상기 제 2 낸드게이트(ND2)의 출력 신호는, 상기 테스트 인에이블 신호(tsten)가 인에이블 된 경우, 상기 고정 완료 신호(lock)의 인에이블 시점과 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점 사이의 구간에서 상기 제 1 분주 클럭(clk_div1)과 같은 파형을 갖는 신호가 된다. 상기 제 3 낸드게이트(ND3)와 상기 제 2 인버터(IV2)는 상기 내부 클럭(clk_int)과 상기 제 2 낸드게이트(ND2)의 출력 신호를 논리곱하여 상기 출력 클럭(clk_out)을 생성한다. 따라서 상기 출력 클럭(clk_out)은 상기 제 2 낸드게이트(ND2)의 출력 신호가 하이 레벨일 때, 상기 내부 클럭(clk_int)과 같은 파형을 갖게 된다. 실험자는 이와 같은 DLL 회로의 테스트 장치를 통해, 상기 출력 클 럭(clk_out)의 토글 횟수를 측정하여 상기 고정 완료 신호(lock)와 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점을 추출할 수 있다. 이상에서는 상기 제 1 내부 상태 신호(intst1)와 상기 제 2 내부 상태 신호(intst2)가 각각 상기 고정 완료 신호(lock)와 상기 듀티 사이클 보정 완료 신호(dccp)인 것으로 가정하여 설명하였으나, 상술한 것과 같이 본 발명의 DLL 회로의 테스트 장치를 이용하여 DLL 회로 내부의 어떠한 신호라도 그 인에이블 타이밍의 적절성 여부를 측정할 수 있게 된다.
도 3은 본 발명의 다른 실시예에 따른 DLL 회로의 테스트 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 실시예의 DLL 회로의 테스트 장치는 앞선 실시예의 구성에 제 2 클럭 분주 수단(50) 및 제 2 신호 조합 수단(60)을 추가로 포함하여 구성된다.
상기 제 2 클럭 분주 수단(50)은 상기 제 1 분주 클럭(clk_div1)을 입력 받아 제 2 분주 클럭(clk_div2)을 생성한다. 이 때, 상기 제 2 분주 클럭(clk_div2)은 상기 제 1 분주 클럭(clk_div1)을 4분주한 클럭, 즉 상기 내부 클럭(clk_int)을 16분주한 클럭이라 가정하기로 한다.
그리고 상기 제 2 신호 조합 수단(60)은 상기 고정 완료 신호(lock)와 상기 듀티 사이클 보정 완료 신호(dccp)와 상기 제 2 분주 클럭(clk_div2)을 조합하여 제 2 조합 신호(cmb2)를 생성한다.
여기에서, 상기 신호 출력 수단(40)은 상기 제 1 조합 신호(cmb1)와 상기 내 부 클럭(clk_int)뿐만 아니라, 상기 제 2 조합 신호(cmb2) 또한 조합하여 상기 출력 클럭(clk_out)을 생성한다.
상기 테스트 인에이블 신호(tsten)가 인에이블 되고, 상기 DLL 회로(10)에 대한 테스트가 시작되면, 앞서 설명한 바와 같이, 상기 제 1 신호 조합 수단(30)은 상기 고정 완료 신호(lock)의 인에이블 시점부터 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점까지의 구간 동안 토글(Toggle)하는 상기 제 1 분주 클럭(clk_div1)을 반전시켜 상기 제 1 조합 신호(cmb1)로서 출력한다. 반면에 상기 제 2 신호 조합 수단(60)은 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점 이후 토글하는 상기 제 2 분주 클럭(clk_div2)을 반전시켜 상기 제 2 조합 신호(cmb2)로서 출력한다.
이후, 상기 신호 출력 수단(40)은 상기 제 1 조합 신호(cmb1)의 로우 레벨 구간 동안 토글하는 상기 내부 클럭(clk_int)을 상기 출력 클럭(clk_out)으로서 출력한다. 그리고, 상기 제 2 조합 신호(cmb2)의 로우 레벨 구간 동안 토글하는 상기 내부 클럭(clk_int)을 상기 출력 클럭(clk_out)으로서 출력한다. 상기 제 1 조합 신호(cmb1)와 상기 제 2 조합 신호(cmb2)가 각각 로우 레벨인 구간은 서로 다르므로, 실험자는 상기 제 1 조합 신호(cmb1)의 로우 레벨 구간과 상기 제 2 조합 신호(cmb2)의 로우 레벨 구간의 상기 출력 클럭(clk_out)의 토글 횟수를 각각 파악하여 상기 고정 완료 신호(lock)와 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 타이밍이 적절한지를 판단할 수 있다. 이와 같은 상기 DLL 회로의 테스트 장치는 이하, 도 4를 참조하여 보다 상세히 설명하기로 한다.
도 4는 도 3에 도시한 DLL 회로의 테스트 장치의 상세 구성을 나타낸 회로도이다.
앞서 설명한 바와 같이, 본 실시예에 따른 상기 DLL 회로의 테스트 장치에서, DLL 회로(10), 제 1 클럭 분주 수단(20) 및 제 1 신호 조합 수단(30)의 구성은 앞선 실시예에서와 같다. 상기 신호 출력 수단(40)은 제 2 낸드게이트(ND2)가 상기 제 2 조합 신호(cmb2) 또한 상기 테스트 인에이블 신호(tsten) 및 상기 제 1 조합 신호(cmb1)와 함께 입력 받는다는 것만이 상이할 뿐 앞선 실시예에서와 같은 구성을 갖는다.
상기 제 2 클럭 분주 수단(50)은 상기 제 1 분주 클럭(clk_div1)의 제어에 따라 출력단의 신호를 피드백 받는 제 3 플립플롭(FF3) 및 상기 제 3 플립플롭(FF3)의 출력 신호의 제어에 따라 출력단의 신호를 피드백 받아 상기 제 2 분주 클럭(clk_div2)을 출력하는 제 4 플립플롭(FF4)을 포함한다.
또한 상기 제 2 신호 조합 수단(60)은 상기 고정 완료 신호(lock)를 입력 받는 제 3 인버터(IV3), 상기 듀티 사이클 보정 완료 신호(dccp)를 입력 받는 제 4 인버터(IV4), 상기 제 3 인버터(IV3)의 출력 신호와 상기 제 4 인버터(IV4)의 출력 신호를 입력 받는 제 2 노어게이트(NR2) 및 상기 제 2 노어게이트(NR2)의 출력 신호와 상기 제 2 분주 클럭(clk_div2)을 입력 받아 상기 제 2 조합 신호(cmb2)를 출력하는 제 4 낸드게이트(ND4)를 포함한다.
상기 제 3 플립플롭(FF3)과 상기 제 4 플립플롭(FF4) 또한 각각 입력 신호를 반전하여 출력하는 플립플롭이다. 따라서 제 3 플립플롭(FF3)의 출력 신호는 상기 제 1 분주 클럭(clk_div1)을 2분주한 클럭이 되고, 상기 제 4 플립플롭(FF4)의 출력 신호인 상기 제 2 분주 클럭(clk_div2)은 상기 제 1 분주 클럭(clk_div1)을 4분주한 클럭, 즉 상기 내부 클럭(clk_int)을 16분주한 클럭이 되는 것이다.
앞서 설명한 것과 같이, 상기 제 1 노어게이트(NR1)의 출력 신호는 상기 고정 완료 신호(lock)의 인에이블 시점과 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점 사이의 구간은 로우 레벨의, 그 외의 구간은 하이 레벨의 전위를 갖는 신호로서 출력된다. 따라서 상기 제 1 조합 신호(cmb1)는 상기 제 1 노어게이트(NR1)의 출력 신호가 하이 레벨인 구간 동안, 상기 제 1 분주 클럭(clk_div1)이 반전된 형태를 갖는다.
그리고 상기 제 2 노어게이트(NR2)의 출력 신호는 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점 이후에 하이 레벨을 갖는 형태가 된다. 따라서 상기 제 2 조합 신호(cmb2)는 상기 제 2 노어게이트(NR2)의 출력 신호가 하이 레벨인 구간 동안, 상기 제 2 분주 클럭(clk_div2)이 반전된 형태가 된다.
이후, 상기 신호 출력 수단(40)의 상기 제 2 낸드게이트(ND2)의 출력 신호는, 상기 테스트 인에이블 신호(tsten)가 인에이블 된 경우, 상기 고정 완료 신호(lock)의 인에이블 시점과 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점 사이의 구간에서 상기 제 1 분주 클럭(clk_div1)과 같은 파형을 갖고, 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점 이후의 구간에서 상기 제 2 분주 클럭(clk_div2)과 같은 파형을 갖는 신호가 된다. 상기 제 3 낸드게이트(ND3)와 상기 제 2 인버터(IV2)는 상기 내부 클럭(clk_int)과 상기 제 2 낸드게이트(ND2)의 출력 신호를 논리곱하여 상기 출력 클럭(clk_out)을 생성한다. 따라서 상기 출력 클럭(clk_out)은 상기 제 2 낸드게이트(ND2)의 출력 신호가 하이 레벨일 때, 상기 내부 클럭(clk_int)과 같은 파형을 갖게 된다. 상기 출력 클럭(clk_out)은 상기 고정 완료 신호(lock)의 인에이블 시점과 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점 사이의 구간에 상기 제 1 분주 클럭(clk_div1)의 반주기마다 토글하는 형태가 되고, 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점 이후에는 상기 제 2 분주 클럭(clk_div2)의 반주기마다 토글하는 형태가 된다. 실험자는 이와 같은 DLL 회로의 테스트 장치를 통해, 상기 출력 클럭(clk_out)의 토글 횟수를 통해 상기 고정 완료 신호(lock)와 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점을 추출할 수 있다.
여기에서는, 상기 제 1 신호 조합 수단(30)에 상기 고정 완료 신호(lock)를 입력 받는 상기 제 1 인버터(IV1)가 구비되고, 상기 제 2 신호 조합 수단(60)에 상기 고정 완료 신호(lock)를 입력 받는 상기 제 3 인버터(IV3)와 상기 듀티 사이클 보정 완료 신호(dccp)를 입력 받는 상기 제 4 인버터(IV4)가 구비되는 것을 예로 들어 나타내었으나, 상기 인버터들의 배치에 따라 상기 고정 완료 신호(lock)의 인에이블 시점과 상기 듀티 사이클 보정 완료 신호(dccp)의 인에이블 시점에 의해 구획되는 다양한 구간을 테스트할 수도 있을 것이다.
상술한 바와 같이, 본 발명의 DLL 회로의 테스트 장치 및 방법은, DLL 회로 내부의 각 내부 상태 신호의 인에이블 시점에 의해 구획되는 구간에 대해 상기 DLL 회로로부터 출력되는 내부 클럭의 토글 횟수를 측정함으로써, DLL 회로 내부의 신호들을 모니터링할 수 있게 한다. 따라서 실험자는 반도체 집적 회로의 데이터 출력 스트로브 신호 출력 패드를 이용하여 상술한 것과 같은 방식의 테스트를 수행할 수 있고, 각 내부 상태의 인에이블 시점을 파악할 수 있게 된다. 그리고 DLL 회로가 오동작을 일으키거나 DLL 회로에서 출력되는 클럭의 파형이 정상적이지 않을 경우, 그 원인을 파악하는 것이 가능하게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 테스트 장치의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 DLL 회로의 테스트 장치의 상세 구성을 나타낸 회로도,
도 3은 본 발명의 다른 실시예에 따른 DLL 회로의 테스트 장치의 구성을 나타낸 블록도,
도 4는 도 3에 도시한 DLL 회로의 테스트 장치의 상세 구성을 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : DLL 회로 20 : 제 1 클럭 분주 수단
30 : 제 1 신호 조합 수단 40 : 신호 출력 수단
50 : 제 2 클럭 분주 수단 60 : 제 2 신호 조합 수단

Claims (14)

  1. 외부 클럭을 입력 받아 내부 클럭을 생성하는 DLL(Delay Locked Loop) 회로;
    상기 내부 클럭을 소정의 분주비로 분주하여 제 1 분주 클럭을 생성하는 제 1 클럭 분주 수단;
    상기 DLL 회로의 내부 상태 신호와 상기 제 1 분주 클럭을 조합하여 제 1 조합 신호를 생성하는 제 1 신호 조합 수단; 및
    테스트 인에이블 신호에 응답하여 상기 제 1 조합 신호와 상기 내부 클럭을 조합하여 출력 클럭을 생성하는 신호 출력 수단;
    을 포함하는 것을 특징으로 하는 DLL 회로의 테스트 장치.
  2. 제 1 항에 있어서,
    상기 제 1 신호 조합 수단은, 상기 내부 상태 신호에 의해 정의되는 제 1 구간 동안 상기 제 1 분주 클럭을 구동하여 상기 제 1 조합 신호로서 출력하는 것을 특징으로 하는 DLL 회로의 테스트 장치.
  3. 제 1 항에 있어서,
    상기 신호 출력 수단은, 상기 제 1 조합 신호가 제 1 레벨인 구간 동안 상기 내부 클럭을 구동하여 상기 출력 클럭으로서 출력하는 것을 특징으로 하는 DLL 회로의 테스트 장치.
  4. 제 3 항에 있어서,
    상기 출력 클럭은 데이터 출력 스트로브 신호 출력 패드를 통해 반도체 집적 회로의 외부로 출력되는 것을 특징으로 하는 DLL 회로의 테스트 장치.
  5. 제 2 항에 있어서,
    상기 제 1 분주 클럭을 소정의 분주비로 분주하여 제 2 분주 클럭을 생성하는 제 2 클럭 분주 수단; 및
    상기 내부 상태 신호와 상기 제 2 분주 클럭을 조합하여 제 2 조합 신호를 생성하는 제 2 신호 조합 수단;
    을 추가로 포함하며,
    상기 신호 출력 수단은 상기 제 1 조합 신호와 상기 내부 클럭 및 상기 제 2 조합 신호를 조합하여 상기 출력 클럭을 생성하는 것을 특징으로 하는 DLL 회로의 테스트 장치.
  6. 제 5 항에 있어서,
    상기 제 2 신호 조합 수단은, 상기 내부 상태 신호에 의해 정의되는 제 2 구간 동안 상기 제 2 분주 클럭을 구동하여 상기 제 2 조합 신호로서 출력하는 것을 특징으로 하는 DLL 회로의 테스트 장치.
  7. 제 6 항에 있어서,
    상기 신호 출력 수단은, 상기 제 1 조합 신호 또는 상기 제 2 조합 신호가 제 1 레벨인 구간 동안 상기 내부 클럭을 구동하여 상기 출력 클럭으로서 출력하는 것을 특징으로 하는 DLL 회로의 테스트 장치.
  8. 제 1 항에 있어서,
    상기 내부 상태 신호는 고정 완료 신호 또는 듀티 사이클 보정 완료 신호인 것을 특징으로 하는 DLL 회로의 테스트 장치.
  9. 외부 클럭을 DLL 회로에 입력하여 내부 클럭을 생성하는 단계;
    상기 내부 클럭을 소정의 분주비로 분주하여 분주 클럭을 생성하는 단계;
    상기 DLL 회로의 내부 상태 신호와 상기 분주 클럭을 조합하여 조합 신호를 생성하는 단계; 및
    상기 조합 신호와 상기 내부 클럭을 조합하여 출력 클럭을 생성하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 테스트 방법.
  10. 제 9 항에 있어서,
    상기 조합 신호 생성 단계는, 상기 내부 상태 신호에 의해 정의되는 제 1 구간 동안 상기 분주 클럭을 구동하여 상기 조합 신호로서 출력하는 것을 특징으로 하는 DLL 회로의 테스트 방법.
  11. 제 9 항에 있어서,
    상기 출력 클럭 생성 단계는, 상기 조합 신호가 제 1 레벨인 구간 동안 상기 내부 클럭을 구동하여 상기 출력 클럭으로서 출력하는 것을 특징으로 하는 DLL 회로의 테스트 방법.
  12. 제 11 항에 있어서,
    상기 출력 클럭은 데이터 출력 스트로브 신호 출력 패드를 통해 반도체 집적 회로의 외부로 출력되는 것을 특징으로 하는 DLL 회로의 테스트 방법.
  13. 제 12 항에 있어서,
    상기 출력 클럭의 토글 횟수로부터 상기 내부 상태 신호의 인에이블 시점을 추출하는 단계;를 추가로 포함하는 것을 특징으로 하는 DLL 회로의 테스트 방법.
  14. 제 9 항에 있어서,
    상기 내부 상태 신호는 고정 완료 신호 또는 듀티 사이클 보정 완료 신호인 것을 특징으로 하는 DLL 회로의 테스트 방법.
KR1020070089886A 2007-09-05 2007-09-05 Ｄｌｌ 회로의 테스트 장치 및 방법 KR100892671B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070089886A KR100892671B1 (ko) 2007-09-05 2007-09-05 Ｄｌｌ 회로의 테스트 장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070089886A KR100892671B1 (ko) 2007-09-05 2007-09-05 Ｄｌｌ 회로의 테스트 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20090024919A KR20090024919A (ko) 2009-03-10
KR100892671B1 true KR100892671B1 (ko) 2009-04-15

Family

ID=40693536

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070089886A KR100892671B1 (ko) 2007-09-05 2007-09-05 Ｄｌｌ 회로의 테스트 장치 및 방법

Country Status (1)

Country Link
KR (1) KR100892671B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040090180A (ko) * 2003-04-16 2004-10-22 삼성전자주식회사 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를공급하는 테스터를 사용하여 테스트할 수 있는 반도체메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040090180A (ko) * 2003-04-16 2004-10-22 삼성전자주식회사 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를공급하는 테스터를 사용하여 테스트할 수 있는 반도체메모리 장치

Also Published As

Publication number Publication date
KR20090024919A (ko) 2009-03-10

Similar Documents

Publication Publication Date Title
US8736338B2 (en) High precision single edge capture and delay measurement circuit
JP4874963B2 (ja) 低周波数デジタル信号と高周波数デジタル信号との間の同期化
KR100870037B1 (ko) 테스트가 용이한 반도체 장치, 반도체 장치 테스트 방법,반도체 장치 테스트를 위한 테스트 클럭 생성 방법 및 장치
US8775857B2 (en) Sequential on-chip clock controller with dynamic bypass for multi-clock domain testing
US11374561B2 (en) Integrated circuit and method of testing
JP2008216185A (ja) Ｓｃａｎテスト回路、半導体集積回路及びスキャンイネーブル信号タイミング制御回路部
US20150323594A1 (en) Monitoring on-chip clock control during integrated circuit testing
US20050204240A1 (en) Test data generating system and method to test high-speed actual operation
KR100590204B1 (ko) 온-칩 셋업/홀드 측정 회로를 포함한 집적 회로 장치
US6909301B2 (en) Oscillation based access time measurement
KR102106337B1 (ko) 반도체 소자의 테스트를 위한 고속 클럭 동기 회로
US11493553B2 (en) Extended JTAG controller and method for functional reset using the extended JTAG controller
KR100892671B1 (ko) Ｄｌｌ 회로의 테스트 장치 및 방법
KR100843197B1 (ko) 위상이 다른 다수개의 드라우지 클럭 신호들을 내부적으로발생하는 집적회로 장치
KR20140052417A (ko) 직병렬변환기
US7246286B2 (en) Testing methods and chips for preventing asnchronous sampling errors
US10261128B2 (en) Test circuit capable of measuring PLL clock signal in ATPG mode
US6734743B2 (en) Oscillation based cycle time measurement
JP5408052B2 (ja) 集積回路、シミュレーション装置、及びシミュレーション方法
JP2001319494A (ja) メモリ回路用の組込み自己試験装置
KR20150078012A (ko) 반도체 메모리 장치 및 이를 이용한 테스트 방법
KR101004686B1 (ko) 반도체 메모리 장치와 그의 구동 방법
KR100878300B1 (ko) 반도체 집적 회로 칩 및 그 테스트 방법
JP2010002345A (ja) Ａｃテスト容易化回路およびａｃテスト方法
KR20010038761A (ko) 칩의 디버깅 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee