KR101004686B1 - 반도체 메모리 장치와 그의 구동 방법 - Google Patents

반도체 메모리 장치와 그의 구동 방법 Download PDF

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Abstract

본 발명은 노말 모드와 테스트 모드에 따라 DLL 클럭신호의 초기 카운팅 값을 다르게 설정하여 주고, 파이프 제어신호와 관련되는 신호와, 시퀀스 신호와 관련되는 신호, 및 최종 출력인에이블 신호와 관련된 신호들을 테스트 모드와 노말 모드에 대응하는 시점의 DLL 클럭신호에 동기화시킴으로써, 반도체 메모리 장치는 노말 모드에서 지원하는 카스 레이턴시 보다 작은 카스 레이턴시로 테스트 모드를 수행하는 것이 가능하다.
Figure R1020080110036
테스트 모드, 노말 모드, 카스 레이턴시, 반도체 메모리 장치.

Description

반도체 메모리 장치와 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부 클럭신호에 동기화되어 인가되는 읽기명령에 응답하여 내부 클럭신호에 동기화되는 데이터를 출력하기 위한 반도체 메모리 장치와 테스트 모드시 반도체 메모리 장치의 구동 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 읽기 동작시 외부 클럭신호에 응답하여 읽기 명령신호을 입력받고, 내부 클럭신호에 응답하여 내부에 저장된 데이터를 외부로 출력한다. 즉, 반도체 메모리 장치 내부에서는 데이터를 출력하는데 있어서 외부 클럭신호가 아닌 내부 클럭신호를 이용한다. 이러한, 읽기 동작에는 외부 클럭신호에 동기화된 읽기 명령신호를 내부 클럭신호로 동기화시키는 동작을 수반해야 한다. 여기서, 읽기 명령신호와 같이 어떤 클럭신호에 동기화된 신호가 다른 클럭신호로 동기화되는 것을 "도메인 크로싱(domain crossing)"이라 한다.
반도체 메모리 장치 내에는 이러한 도메인 크로싱 동작을 수행하기 위한 여러 가지 회로가 구비되어 있으며, 이러한 회로들을 통해 읽기 명령신호는 도메인 크로싱되어 레이턴시 신호가 된다. 여기서, 도메인 크로싱 동작이 완료된 레이턴시 신호는 카스 레이턴시(CAS Latency, CL) 정보를 포함하고 있으며, 이후 버스트 랭스(Burst Length, BL) 정보가 추가되어 다수의 내부 데이터를 출력하는데 이용된다.
여기서, 카스 레이턴시 정보는 외부 클럭신호의 한 주기를 단위 시간으로 읽기 명령신호가 활성화되는 시점에서 데이터가 출력되어야 하는 시점까지의 시간 정보를 가지고 있으며, 버스트 랭스 정보는 읽기 명령신호에 응답하여 출력되는 데이터의 개수 정보를 가지고 있다.
한편, 외부 클럭신호와 내부 클럭신호 사이에는 반도체 메모리 장치 내의 지연 요소로 인하여 스큐가 발생할 수 있으며, 반도체 메모리 장치 내에는 이를 보상해주기 위한 내부 클럭신호 생성회로를 구비하고 있다. 내부 클럭신호 생성회로에는 대표적으로 위상 고정 루프(Phase Locked Loop)와 지연 고정 루프(Delay Locked Loop)등이 있다. 본 명세서에는 내부 클럭신호로 지연 고정 루프에서 생성되는 DLL 클럭신호를 일례로 사용하기로 한다.
반도체 메모리 장치는 위에서 설명한 레이턴시 신호와 DLL 클럭신호를 이용하여 다수의 내부 데이터를 출력하며, 이때 출력되는 데이터는 마치 외부 클럭신호에 동기화되어 출력되는 것처럼 보인다.
도 1 은 기존의 읽기 동작을 설명하기 위한 일부 신호들의 타이밍도이다. 참고로, 요즈음에는 도메인 크로싱 동작을 수행하는데 있어서 외부 클럭신호(CLK_EXT)와 DLL 클럭신호(CLK_DLL)를 카운팅하고, 그 카운팅 값에 따라 레이턴시 신호(LTC)를 생성하고 있다.
도 1 을 참조하면, 외부 명령이나 락킹 완료 시점에 의하여 활성화되는 리셋신호(RST)에 응답하여 외부 클럭신호(CLK_EXT)와 DLL 클럭신호(CLK_DLL)는 카운팅 동작을 시작한다. 이때, 외부 클럭신호(CLK_EXT)의 초기 카운팅 값은 0 으로 설정되며, DLL 클럭신호(CLK_DLL)의 초기 카운팅 값은 카스 레이턴시(CL)에 따라 설정된다. 여기서는 카스 레이턴시(CL)를 5 로 가정하였으며 이 경우 DLL 클럭신호(CLK_DLL)의 초기 카운팅 값은 6 으로 설정될 수 있다.
한편, 외부 클럭신호(CLK_EXT)에 동기화되어 읽기 명령신호(RD)가 입력되면, 읽기 명령신호(RD)가 인가되는 시점의 외부클럭 카운팅 값을 래칭한다. 여기서는 래칭된 외부클럭 카운팅 값(LAT_CNT<0:2>)이 2 가 된다. 이후, 반도체 메모리 장치는 래칭된 외부클럭 카운팅 값(LAT_CNT<0:2>)과 DLL 클럭신호(CLK_DLL)를 카운팅한 값을 비교하여 이 두 카운팅 값이 동일해지는 시점에 레이턴시 신호(LTC)를 활성화시킨다. 이때, 레이턴시 신호(LTC)는 (CL-3) 번째 DLL 클럭신호(CLK_DLL)에 동기화된다.
이렇게, 생성된 레이턴시 신호(LTC)는 DLL 클럭신호(CLK_DLL)의 라이징 에지(rising edge)에 동기화된 레이턴시 신호(LTC2)가 된다. 반도체 메모리 장치는 동기화된 레이턴시 신호(LTC2)와 폴링 DLL 클럭신호(도시되지 않음)를 이용하여 (CL-1.5) 번째 DLL 클럭신호(CLK_DLL)에 동기화된 POUTINC 신호를 생성한다. 여기서, 폴링 DLL 클럭신호는 DLL 클럭신호(CLK_DLL)의 폴링 에지(falling edge)에 대응하는 클럭신호이다. 참고로, 폴링 DLL 클럭신호는 DLL 클럭신호(CLK_DLL)와 반대 위상을 가진다.
이후, POUTINC 신호는 파이프 프리 제어신호(PRE_RPOUT)를 활성화시키며, 파이프 프리 제어신호(PRE_RPOUT)는 DLL 클럭신호(CLK_DLL)의 폴링 에지에 동기화되어 파이프 제어신호(RPOUT)가 된다. 이 파이프 제어신호(RPOUT)는 다수의 내부 데이터를 입력받아 출력하기 위한 파이프 래칭부(도시되지 않음)의 실제 출력을 제어한다.
한편, 레이턴시 신호(LTC)에 응답하여 프리 출력인에이블 신호(PRE_OE)가 활성화된다. 여기서, 프리 출력인에이블 신호(PRE_OE)의 비활성화 시점은 버스트 랭스(BL)에 따라 결정된다. 여기서는 버스트 랭스(BL)가 8 임을 가정하였기 때문에, 프리 출력인에이블 신호(PRE_OE)는 레이턴시 신호(LTC)가 활성화되는 시점에서 4 tCK 이후에 활성화되는 BLEND 신호에 응답하여 비활성화된다.
이렇게 생성된 프리 출력인에이블 신호(PRE_OE)는 DLL 클럭신호(CLK_DLL)의 라이징 에지에 동기화되는 출력인에이블 신호(OE)가 된다. 이때 출력인에이블 신호(OE)는 (CL-2) 번째 DLL 클럭신호(CLK_DLL)에 동기화된다. 이후, 출력인에이블 신호(OE)는 DLL 클럭신호(CLK_DLL)의 1.5 tCK 만큼 쉬프팅(shifting)되어 최종 출력인에이블 신호(FIN_OE)가 된다.
한편, 반도체 메모리 장치는 출력인에이블 신호(OE)와 폴링 DLL 클럭신호를 이용하여 FCLKSOSEB 신호를 생성하고, FCLKSOSEB 신호의 라이징 에지에 응답하여 다수의 내부 데이터의 출력 순서를 결정하기 위한 프리 시퀀스 신호(PRE_SEQ<0:2>)를 생성한다. 이후, 프리 시퀀스 신호(PRE_SEQ<0:2>)는 DLL 클럭신호(CLK_DLL)의 폴링 에지에 동기화되어 시퀀스 신호(SEQ<0:2>)가 된다.
마지막으로, 반도체 메모리 장치는 최종 출력인에이블 신호(FIN_OE)와 DLL 클럭신호(CLK_DLL)에 응답하여 다수의 내부 데이터를 출력하기 위한 데이터출력 클럭신호(RCLKDO)을 생성한다. 이때 출력되는 내부 데이터의 순서는 시퀀스 신호(SEQ<0:2>)에 의하여 결정된다. 결국, 이렇게 출력되는 데이터는 데이터 패드(data pad)를 통해 외부로 출력되는데 외부에서는 마치 외부 클럭신호(CLK_EXT)에 동기화되어 출력되는 것처럼 보이게 된다.
지금까지 설명한 읽기 동작은 DLL 클럭신호(CLK_DLL)에 대응하는 라이징 DLL 클럭신호(도시되지 않음)에 대응하는 동작이었으며, 반도체 메모리 장치는 이와 같은 동작을 통해 4 개의 데이터를 출력한다. 위에서 설명하였지만, 반도체 메모리 장치는 라이징 DLL 클럭신호의 반대 위상을 가지는 폴링 DLL 클럭신호도 사용하며, 이에 대응하여 역시 4 개의 데이터를 출력한다. 결국, 반도체 메모리 장치는 DLL 클럭신호(CLK_DLL)의 라이징 에지에 대응하여 4 개의 데이터를 출력하고 폴링 에지에 대응하여 4 개의 데이터를 출력한다. 즉, 반도체 메모리 장치는 버스트 랭스 8 에 따라 8 개의 데이터를 출력한다.
한편, 반도체 메모리 장치가 고집적화됨에 따라 내부 회로를 설계함에 있어서 서브-미크론(sub-micron)급 이하의 디자인-롤(design-rule)이 적용되고 있으며, 기술이 고도화됨에 따라 반도체 메모리 장치의 동작 주파수가 점점 높아지고 있다.
우선, 이러한 고집적화는 반도체 메모리 장치의 칩(chip) 사이즈를 점점 작게 해줌으로써, 하나의 웨이퍼(wafer)에서 생성되는 반도체 메모리 장치의 개수를 증가시켜 주었다. 한편, 이렇게 생성되는 다수의 반도체 메모리 장치는 제품으로 양산되기 전에 다양한 테스트 모드를 거치게 되며, 이러한 테스트 모드를 수행하기 위해서는 고가의 테스트 장비가 요구되어 진다.
이어서, 동작 주파수가 나날이 높아지고 있는 요즈음의 상황에서 반도체 메모리 장치를 최적의 환경에서 테스트하기 위해서는 동일한 주파수를 지원할 수 있는 테스트 장비를 사용하는 것이 바람직하다. 하지만, 테스트 장비가 워낙 고가이기 때문에 동작 주파수에 맞게 그때마다 테스트 장비를 구매하기에는 부담이 될 수밖에 없다. 결국, 테스트 모드에서는 기존에 사용하던 테스트 장비에서 지원하는 비교적 낮은 주파수의 테스트 클럭신호를 이용하여 테스트 모드를 수행한다.
한편, 테스트 동작시 소모되는 시간은 반도체 메모리 장치의 생산 원가와 직결되기 때문에, 이를 줄여주기 위한 노력들이 진행 중이다.
기존의 반도체 메모리 장치의 읽기 동작의 경우, 최소 카스 레이턴시가 5 이기 때문에, 비교적 낮은 테스트 클럭신호를 지원하는 테스트 장비로 이를 테스트하게 되면 테스트시 소모되는 시간이 불필요하게 길어지게 된다. 즉, 카스 레이턴시가 5 라는 것은 읽기 명령 이후 메모리 셀에 결함 유/무를 판단하는데 있어서 적어도 5 tCK 의 테스트 시간이 소모된다는 것을 의미하며, 5 tCK 는 비교적 낮은 주파수의 테스트 클럭신호에서 매우 긴 시간을 의미한다. 즉, 그만큼 테스트 시간이 길 어지게 된다. 이렇게, 길어지는 테스트 시간은 반도체 메모리 장치의 생산 원가를 증가시킬 수 있음으로써, 제품화하고자 하는 반도체 메모리 장치의 경쟁력을 떨어트리는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 노말 모드시 동작가능한 최소 카스 레이턴시 보다 작은 카스 레이턴시로 테스트 모드를 수행할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 작은 카스 레이턴시에 대응하여 안정적인 테스트 동작을 수행할 수 있는 테스트 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 노말 모드와 테스트 모드에 따라 설정되는 초기 카운팅 값에서부터 DLL 클럭신호를 카운팅하고 외부 클럭신호를 카운팅하여 읽기명령과 동작 주파수에 대응하는 레이턴시 신호를 생성하기 위한 레이턴시신호 생성수단; 상기 레이턴시 신호를 상기 DLL 클럭신호에 동기화시켜 출력인에이블 신호를 생성하기 위한 출력인에이블신호 생성수단; 상기 출력인에이블 신호의 활성화 구간에서 다수의 내부 데이터의 출력 순서를 결정하기 위한 시퀀스 신호를 상기 노말 모드와 상기 테스트 모드에 대응하는 시점에 상기 DLL 클럭신호에 동기화시켜 출력하기 위한 출력순서 결정수단; 상기 노말 모드와 상기 테스트 모드에 대응하는 시점에 상기 출력인에이블 신호를 상기 DLL 클럭신호에 동기화시켜 최종 출력인에이블 신호를 생성하기 위한 최종 출력인에이블신호 생성수단; 상기 시퀀스 신호와 상기 최종 출력인에이블 신호와 파 이프 제어신호에 따라 상기 다수의 내부 데이터를 상기 DLL 클럭신호에 동기화시켜 출력하기 위한 파이프 래칭수단; 및 상기 노말 모드와 상기 테스트 모드에 대응하는 시점에 상기 레이턴시 신호를 상기 DLL 클럭신호에 동기화시켜 상기 파이프 래칭수단을 제어하기 위한 상기 파이프 제어신호를 생성하는 파이프래치 제어수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 구동 방법은, 노말 모드와 테스트 모드에 따라 설정되는 초기 카운팅 값에서부터 상기 DLL 클럭신호를 카운팅하고 외부 클럭신호를 카운팅하여 읽기명령과 동작 주파수에 대응하는 레이턴시 신호를 생성하는 단계; 상기 레이턴시 신호를 상기 DLL 클럭신호에 동기화시켜 생성한 출력인에이블 신호의 활성화 구간에서 다수의 내부 데이터의 출력 순서를 결정하기 위한 시퀀스 신호를 상기 노말 모드에서 상기 DLL 클럭신호에 동기화시켜 생성하고, 상기 테스트 모드에서 바이패스시켜 생성하는 단계; 상기 노말 모드와 상기 테스트 모드에 대응하는 만큼 상기 출력인에이블 신호를 쉬프팅하여 최종 출력인에이블 신호를 생성하는 단계; 상기 시퀀스 신호와 상기 최종 출력인에이블 신호와 파이프 제어신호에 따라 상기 DLL 클럭신호에 동기화시켜 상기 다수의 내부 데이터를 출력하는 단계; 및 상기 레이턴시 신호에 대응하는 상기 파이프 제어신호를 상기 노말 모드에서 상기 DLL 클럭신호에 동기화시켜 생성하고, 상기 테스트 모드에서 바이패스시켜 생성하는 단계를 포함한다.
본 발명은 노말 모드와 테스트 모드에 따라 DLL 클럭신호의 초기 카운팅 값 을 다르게 설정하여 주고, 파이프 제어신호(RPOUT)와 관련되는 신호와, 시퀀스 신호(SEQ<0:2>)와 관련되는 신호, 및 최종 출력인에이블 신호(FIN_OE)와 관련된 신호들을 테스트 모드와 노말 모드에 대응하는 시점의 DLL 클럭신호(CLK_DLL)에 동기화시킴으로써, 반도체 메모리 장치는 노말 모드에서 지원하는 카스 레이턴시 보다 작은 카스 레이턴시로 테스트 모드를 수행하는 것이 가능하다.
본 발명은 노말 모드에서 지원하는 카스 레이턴시 보다 작은 카스 레이턴시로 테스트 모드를 수행함으로써, 테스트 동작시 소모되는 시간을 줄여줄 수 있는 효과를 얻을 수 있다.
나아가. 테스트 동작시 소모되는 시간은 반도체 메모리 장치의 생산 원가를 절감시켜 주고, 제품화하고자 하는 반도체 메모리 장치의 경쟁력을 높여줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 2 를 참조하면, 반도체 메모리 장치는 레이턴시신호 생성부(210)와, 출력인에이블신호 생성부(220)와, 출력순서 결정부(230)와, 최종 출력인에이블신호 생성부(240)와, 파이프래치 제어부(250), 및 파이프 래칭부(260)를 구비할 수 있다.
레이턴시신호 생성부(210)는 외부 클럭신호(CLK_EXT)와 내부 클럭신호인 DLL 클럭신호(CLK_DLL)와, 외부 명령신호에 따라 읽기 동작시 활성화되는 읽기 명령신호(RD)와, 카스 레이턴시(CL) 정보와, 테스트 모드시 활성화되는 테스트신호(TM), 및 레이턴시신호 생성부(210)를 리셋(reset)시키기 위한 리셋신호(RST)를 입력받아 레이턴시 신호(LTC)를 생성할 수 있다. 다시 말하면, 레이턴시신호 생성부(210)는 노말 모드와 테스트 모드에 따라 설정되는 초기 카운팅 값에서부터 DLL 클럭신호(CLK_DLL)를 카운팅하고, 외부 클럭신호(CLK_EXT)를 카운팅하여 읽기 명령과 동작 주파수에 대응하는 레이턴시 신호(LTC)를 생성할 수 있다. 여기서, 동작 주파수에 대응하는 정보는 카스 레이턴시(CL) 정보에 대응될 수 있으며, 카스 레이턴시(CL) 정보는 반도체 메모리 장치 내에 구비되는 모드 레지스터 셋(mode register set)에서 제공할 수 있다. 레이턴시신호 생성부(210)에 대한 더욱 상세한 설명은 도 3 과 도 4 에서 알아보기로 한다.
출력인에이블신호 생성부(220)는 레이턴시 신호(LTC)와, 버스트 랭스(BL) 정보, 및 DLL 클럭신호(CLK_DLL)를 입력받아 출력인에이블 신호(OE)를 생성할 수 있다. 다시 말하면, 출력인에이블신호 생성부(220)는 레이턴시 신호(LTC)를 DLL 클럭신호(CLK_DLL)에 동기화시켜 출력인에이블 신호(OE)를 생성할 수 있다. 도 3 에서 다시 설명하겠지만, 출력인에이블 신호(OE)는 레이턴시 신호(LTC)에 응답하여 활성 화되고, 버스트 랭스(BL) 정보에 따라 생성되는 BLEND 신호에 응답하여 비활성화된다.
출력순서 결정부(230)는 어드레스 신호(ADD<0:2>)와, 테스트신호(TM)와, 출력인에이블 신호(OE), 및 DLL 클럭신호(CLK_DLL)를 입력받아 시퀀스 신호(SEQ<0:2>)를 생성할 수 있다. 다시 말하면, 출력순서 결정부(230)는 출력인에이블 신호(OE)의 활성화 구간에서 시퀀스 신호(SEQ<0:2>)를 DLL 클럭신호(CLK_DLL)에 동기화시키고, 테스트 모드와 노말 모드에 대응하는 시점에 출력할 수 있다. 여기서, 시퀀스 신호(SEQ<0:2>)는 도 3 에서 다시 설명하겠지만, 다수의 내부 데이터(DAT_IN)의 출력 순서를 결정하기 위한 신호로서, 외부에서 인가되는 어드레스 신호(ADD<0:2>)에 대응하여 생성될 수 있다.
최종 출력인에이블신호 생성부(240)는 테스트신호(TM)와, 출력인에이블 신호(OE), 및 DLL 클럭신호(CLK_DLL)를 입력받아 최종 출력인에이블 신호(FIN_OE)를 생성할 수 있다. 다시 말하면, 최종 출력인에이블신호 생성부(240)는 테스트 모드와 노말 모드에 대응하는 시점에 출력인에이블 신호(OE)를 DLL 클럭신호(CLK_DLL)에 동기화시켜 최종 출력인에이블 신호(FIN_OE)로서 출력한다.
파이프래치 제어부(250)는 테스트신호(TM)와, 레이턴시 신호(LTC), 및 DLL 클럭신호(CLK_DLL)를 입력받아 파이프 제어신호(RPOUT)를 생성할 수 있다. 다시 말하면, 테스트 모드와 노말 모드에 대응하는 시점에 레이턴시 신호(LTC)를 DLL 클럭신호(CLK_DLL)에 동기화시켜 파이프 래칭부(260)를 제어하기 위한 파이프 제어신호(RPOUT)를 출력한다.
파이프 래칭부(260)는 파이프 제어신호(RPOUT)와, DLL 클럭신호(CLK_DLL)와, 시퀀스 신호(SEQ<0:2>), 및 최종 출력인에이블 신호(FIN_ON)에 응답하여 다수의 내부 데이터(DAT_IN)를 입력받아 다수의 출력 데이터(DAT_OUT)로서 출력할 수 있다. 다시 말하면, 파이프 래칭부(260)는 파이프 제어신호(RPOUT)와, 시퀀스 신호(SEQ<0:2>), 및 최종 출력인에이블 신호(FIN_OE)에 따라 다수의 내부 데이터(DAT_IN)를 DLL 클럭신호(CLK_DLL)에 동기화시켜 다수의 출력 데이터(DAT_OUT)로서 출력한다. 이때 다수의 내부 데이터(DAT_IN)는 병렬로 입력되며, 다수의 출력 데이터(DAT_OUT)는 직렬로 출력될 수 있다.
즉, 본 발명에 따른 반도체 메모리 장치는 노말 모드와 테스트 모드에 따라 DLL 클럭신호(CLK_DLL)의 초기 카운팅 값을 다르게 설정하여 주고, 파이프 제어신호(RPOUT)와 관련되는 신호와, 시퀀스 신호(SEQ<0:2>)와 관련되는 신호, 및 최종 출력인에이블 신호(FIN_OE)와 관련된 신호들을 테스트 모드와 노말 모드에 대응하는 시점의 DLL 클럭신호(CLK_DLL)에 동기화시킬 수 있다. 때문에, 본 발명에 따른 반도체 메모리 장치는 노말 모드에서 지원하는 카스 레이턴시 보다 작은 카스 레이턴시로 테스트 모드를 수행하는 것이 가능하다.
도 3 은 도 2 의 읽기 동작을 설명하기 위한 타이밍도이다. 본 발명에 따른 반도체 메모리 장치는 노말 모드시 도 1 과 같은 타이밍을 가지며, 테스트 모드시 도 3 과 같이 노말 모드 보다 작은 카스 레이턴시(CL)로 동작할 수 있다. 때문에, 설명의 편의를 위하여 도 3 에서는 테스트 모드에서 각 신호들의 타이밍도를 살펴보기로 한다.
도 3 을 참조하면, 외부 명령이나 락킹 완료 시점에 의하여 활성화되는 리셋신호(RST)에 응답하여 외부 클럭신호(CLK_EXT)와 DLL 클럭신호(CLK_DLL)는 카운팅 동작을 시작한다. 이때, 외부 클럭신호(CLK_EXT)의 초기 카운팅 값은 0 으로 설정되며, DLL 클럭신호(CLK_DLL)의 초기 카운팅 값은 카스 레이턴시(CL)에 따라 설정된다. 노말 모드에서는 도 1 과 같이 카스 레이턴시(CL)를 5 로 설정하는 경우 DLL 클럭신호(CLK_DLL)의 초기 카운팅 값을 6 으로 설정할 수 있다. 본 발명에 따른 반도체 메모리 장치는 테스트 모드에서 도 3 과 같이 카스 레이턴시(CL)를 3 으로 설정하는 경우 DLL 클럭신호(CLK_DLL)의 초기 카운팅 값을 7 로 설정할 수 있다. 즉, DLL 클럭신호(CLK_DLL)의 초기 카운팅 값은 테스트 모드에 따라 노말 모드와 다르게 설정될 수 있다.
한편, 외부 클럭신호(CLK_EXT)에 동기화되어 읽기 명령신호(RD)가 입력되면, 읽기 명령신호(RD)가 인가되는 시점의 외부클럭 카운팅 값을 래칭한다. 여기서는 래칭된 외부클럭 카운팅 값(LAT_CNT<0:2>)이 2 가 될 수 있다. 이후, 반도체 메모리 장치는 래칭된 외부클럭 카운팅 값(LAT_CNT<0:2>)과 DLL 클럭신호(CLK_DLL)를 카운팅한 값을 비교하여 이 두 카운팅 값이 동일해지는 시점에 레이턴시 신호(LTC)를 활성화시킨다. 이때, 레이턴시 신호(LTC)는 (CL-2) 번째 DLL 클럭신호(CLK_DLL)에 동기화된다.
이렇게, 생성된 레이턴시 신호(LTC)는 DLL 클럭신호(CLK_DLL)의 라이징 에지에 동기화된 레이턴시 신호(LTC2)가 될 수 있다. 반도체 메모리 장치는 동기화된 레이턴시 신호(LTC2)와 폴링 DLL 클럭신호(도시되지 않음)를 이용하여 (CL-0.5) 번 째 DLL 클럭신호(CLK_DLL)에 동기화된 POUTINC 신호를 생성할 수 있다. 여기서, 폴링 DLL 클럭신호는 DLL 클럭신호(CLK_DLL)의 폴링 에지에 대응하는 클럭신호이다. 참고로, 폴링 DLL 클럭신호는 DLL 클럭신호(CLK_DLL)와 반대 위상을 가진다.
이후, POUTINC 신호는 파이프 프리 제어신호(PRE_RPOUT)를 활성화시키며, 파이프 프리 제어신호(PRE_RPOUT)는 테스트 모드에 따라 바이패스(bypass)되어 파이프 제어신호(RPOUT)가 될 수 있다. 노말 모드에서는 파이프 제어신호(RPOUT)가 도 1 과 같이 DLL 클럭신호(CLK_DLL)의 폴링 에지에 동기화되었다. 하지만, 본 발명에 따른 파이프 제어신호(RPOUT)는 테스트 모드에서 바이패스 되어 생성될 수 있다.
다시 말하면, 파이프 제어신호(RPOUT)는 테스트 모드에서 DLL 클럭신호(CLK_DLL)에 동기화되지는 않으나 바이패스 되기 때문에, 파이프 프리 제어신호(PRE_RPOUT)가 동기화되는 시점에 거의 동일하게 출력될 수 있다. 이는 파이프 제어신호(RPOUT)가 노말 모드와 테스트 모드에 따라 서로 다른 DLL 클럭신호(CLK_DLL)의 서로 다른 시점에 출력될 수 있음을 의미한다. 여기서, 파이프 제어신호(RPOUT)는 다수의 내부 데이터를 입력받아 출력하기 위한 파이프 래칭부(260, 도 2 참조)의 실제 출력을 제어한다.
한편, 레이턴시 신호(LTC)에 응답하여 프리 출력인에이블 신호(PRE_OE)가 활성화될 수 있다. 여기서, 프리 출력인에이블 신호(PRE_OE)의 비활성화 시점은 버스트 랭스(BL)에 따라 결정된다. 여기서는 버스트 랭스(BL)가 노말 모드와 마찬가지로 8 임을 가정하였기 때문에, 프리 출력인에이블 신호(PRE_OE)는 레이턴시 신호(LTC)가 활성화되는 시점에서 4 tCK 이후에 활성화되는 BLEND 신호에 응답하여 비활성화된다.
이렇게 생성된 프리 출력인에이블 신호(PRE_OE)는 DLL 클럭신호(CLK_DLL)의 라이징 에지에 동기화되는 출력인에이블 신호(OE)가 된다. 이때 출력인에이블 신호(OE)는 (CL-1) 번째 DLL 클럭신호(CLK_DLL)에 동기화된다. 이후, 출력인에이블 신호(OE)는 DLL 클럭신호(CLK_DLL)의 0.5 tCK 만큼 쉬프팅되어 최종 출력인에이블 신호(FIN_OE)가 된다. 노말 모드에서는 출력인에이블 신호(OE)를 도 1 과 같이 1.5 tCK 만큼 쉬프팅하여 최종 출력인에이블 신호(FIN_OE)를 생성하였다. 하지만, 본 발명에 따른 반도체 메모리 장치는 테스트 모드에서 출력인에이블 신호(OE)를 0.5 tCK 만큼 쉬프팅하여 최종 출력인에이블 신호(FIN_OE)를 생성할 수 있다. 이는 최종 출력인에이블 신호(FIN_OE)가 노말 모드와 테스트 모드에 따라 서로 다른 DLL 클럭신호(CLK_DLL)의 서로 다른 시점에 출력될 수 있음을 의미한다.
한편, 본 발명에 따른 반도체 메모리 장치는 출력인에이블 신호(OE)와 폴링 DLL 클럭신호를 이용하여 FCLKSOSEB 신호를 생성하고, FCLKSOSEB 신호의 라이징 에지에 응답하여 다수의 내부 데이터의 출력 순서를 결정하기 위한 프리 시퀀스 신호(PRE_SEQ<0:2>)를 생성한다. 이후, 프리 시퀀스 신호(PRE_SEQ<0:2>)는 테스트 모드에 따라 바이패스 되어 시퀸스 신호(SEQ<0:2>)가 될 수 있다. 노말 모드에서는 시퀀스 신호(SEQ<0:2>)가 도 1 과 같이 DLL 클럭신호(CLK_DLL)의 폴링 에지에 동기화되었다. 하지만, 본 발명에 따른 시퀀스 신호(SEQ<0:2>)는 테스트 모드에서 바이패스 되어 생성될 수 있다.
다시 말하면, 시퀀스 신호(SEQ<0:2>)는 테스트 모드에서 DLL 클럭신 호(CLK_DLL)에 동기화되지는 않으나 바이패스 되기 때문에, 프리 시퀀스 신호(PRE_SEQ<0:2>)가 동기화되는 시점에 거의 동일하게 출력될 수 있다. 이는 시퀀스 신호(SEQ<0:2>)가 노말 모드와 테스트 모드에 따라 서로 다른 DLL 클럭신호(CLK_DLL)의 서로 다른 시저멩 출력될 수 있음을 의미한다.
마지막으로, 반도체 메모리 장치는 최종 출력인에이블 신호(FIN_OE)와 DLL 클럭신호(CLK_DLL)에 응답하여 다수의 내부 데이터를 출력하기 위한 데이터출력 클럭신호(RCLKDO)을 생성한다. 이때 출력되는 내부 데이터의 순서는 시퀀스 신호(SEQ<0:2>)에 의하여 결정된다. 이어서, 이렇게 출력되는 데이터는 데이터 패드(data pad)를 통해 외부로 출력되는데 외부에서는 마치 외부 클럭신호(CLK_EXT)에 동기화되어 출력되는 것처럼 보이게 된다.
결국, 본 발명에 따른 반도체 메모리 장치는 테스트 모드에서 최종 출력인에이블 신호(FIN_OE)를 노말 모드(도 1 참조)의 카스 레이턴시(CL) 5 보다 2 tCK 앞서 생성하는 것이 가능하다. 즉, 테스트 모드에서 카스 레이턴시(CL) 3 동작이 가능하다.
지금까지 설명한 읽기 동작은 DLL 클럭신호(CLK_DLL)에 대응하는 라이징 DLL 클럭신호(도시되지 않음)에 대응하는 동작이었으며, 반도체 메모리 장치는 이와 같은 동작을 통해 4 개의 데이터를 출력한다. 위에서 설명하였지만, 반도체 메모리 장치는 라이징 DLL 클럭신호의 반대 위상을 가지는 폴링 DLL 클럭신호도 사용하며, 이에 대응하여 역시 4 개의 데이터를 출력한다. 결국, 반도체 메모리 장치는 DLL 클럭신호(CLK_DLL)의 라이징 에지에 대응하여 4 개의 데이터를 출력하고 폴링 에지 에 대응하여 4 개의 데이터를 출력한다. 즉, 반도체 메모리 장치는 버스트 랭스 8 에 따라 8 개의 데이터를 출력한다.
이하, 도 2 의 각 블록도를 보다 상세하게 살펴보기로 한다.
도 4 는 도 2 의 레이턴시신호 생성부(210)를 설명하기 위한 블록도이다.
도 4 를 참조하면, 레이턴시신호 생성부(210)는 카운터 리셋신호 생성부(410)와, 초기화부(420)와, DLL클럭 카운팅부(430)와, 지연 모델부(440)와, 외부클럭 카운팅부(450), 래칭부(460), 및 비교부(470)를 구비할 수 있다.
카운터 리셋신호 생성부(410)는 리셋신호(RST)를 DLL 클럭신호(CLK_DLL)에 동기화시켜 DLL 클럭카운터 리셋신호(RST_DLL)를 생성한다.
초기화부(420)는 카스 레이턴시(CL)와 테스트신호(TM)에 대응하는 초기 카운팅 값을 DLL클럭 카운팅부(430)에 제공한다. 즉, 초기화부(420)는 카스 레이턴시(CL)에 대응하는 출력신호(S<0:2>)로 DLL클럭 카운팅부(430)의 초기 카운팅 값을 설정해 준다. 본 발명에 따른 초기화부(420)는 노말 모드에서 도 1 과 같이 카스 레이턴시(CL) 5 에 대응하여 초기 카운팅 값을 6 으로 설정해 줄 수 있으며, 테스트 모드에서 도 3 과 같이 카스 레이턴시(CL) 3 에 대응하여 초기 카운팅 값을 7 로 설정해줄 수 있다. 카스 레이턴시(CL)와 초기 카운팅 값은 설계에 따라 달라질 수 있다.
DLL클럭 카운팅부(430)는 DLL 클럭카운터 리셋신호(RST_DLL)에 응답하여 리셋되고, 초기화부(420)의 출력신호(S<0:2>)에 대응하는 초기 카운팅 값에서부터 DLL 클럭신호(CLK_DLL)를 카운팅한다. 즉, DLL클럭 카운팅부(430)는 카스 레이턴시(CL)에 따라 설정된 초기 카운팅 값에서부터 DLL 클럭신호(CLK_DLL)를 카운팅한 DLL클럭 카운팅 값(CNT_DLL<0:2>)을 생성한다.
지연 모델부(440)는 도메인 크로싱 회로에서 사용되는 외부 클럭신호(CLK_EXT)와 DLL 클럭신호(CLK_DLL) 사이의 지연 차이 값을 모델링(modeling)한 것으로, DLL 클럭카운터 리셋신호(RST_DLL)를 비동기(asynchronous) 지연 시간만큼 지연시켜 외부 클럭카운터 리셋신호(RST_EXT)를 생성한다. 이때, 외부 클럭카운터 리셋신호(RST_EXT)는 외부 클럭신호(CLK_EXT)에 동기화되어 출력될 수 있다.
외부클럭 카운팅부(450)는 외부 클럭카운터 리셋신호(RST_EXT)에 응답하여 리셋되고 외부 클럭신호(CLK_EXT)를 카운팅한다. 여기서, 외부클럭 카운팅부(450)의 초기 카운팅 값은 0 으로 셋팅될 수 있다.
래칭부(460)는 읽기명령(RD)에 응답하여 외부클럭 카운팅부(450)의 출력신호인 외부클럭 카운팅 값(CNT_EXT<0:2>)를 래칭(latching)하고, 이를 래칭된 외부클럭 카운팅 값(LAT_CNT<0:2>)으로서 출력한다.
비교부(470)는 DLL클럭 카운팅 값(CNT_DLL<0:2>)과 래칭된 외부클럭 카운팅 값(LAT_CNT<0:2>)을 비교하여 두 값이 동일해 지는 시점에 레이턴시 신호(LTC)를 활성화시킨다. 이때, 출력되는 레이턴시 신호(LTC)는 DLL 클럭신호(CLK_DLL)에 동기화된 신호이고 카스 레이턴시(CL) 정보를 포함하게 된다.
도 4 에서 살펴본 바와 같이, 본 발명에 따른 레이턴시신호 생성부(210)는 노말 모드와 테스트 모드에 따라 카스 레이턴시(CL)에 대응하는 초기 카운팅 값을 결정하고, 이에 따라 레이턴시 신호(LTC)가 동기화되는 시점이 달라질 수 있다.
도 5 는 도 2 의 출력순서 결정부(240)와 파이프래치 제어부(250)의 일부 도면을 설명하기 위한 블록도이다. 설명에 앞서 출력순서 결정부(240)와 파이프래치 제어부(250)의 핵심 동작을 살펴보기로 한다.
우선, 파이프래치 제어부(250)의 동작을 도 2 와 도 3 을 참조하여 살펴보면, 파이프래치 제어부(250)는 레이턴시 신호(LTC)와 테스트신호(TM)를 입력받고 DLL 클럭신호(CLK_DLL)에 동기화된 파이프 제어신호(RPOUT)를 생성할 수 있다. 이때, 레이턴시 신호(LTC)는 DLL 클럭신호(CLK_DLL)에 응답하여 동기화된 레이턴시 신호(LTC2)가 되고, 동기화된 레이턴시 신호(LTC2)는 다시 POUTINC 신호가 되며, POUTINC 신호는 프리 파이프 제어신호(PRE_RPOUT)를 활성화시킨다. 이렇게 생성된 프리 파이프 제어신호(PRE_RPOUT)는 파이프 제어신호(RPOUT)를 생성할 수 있다. 본 발명에서 파이프 제어신호(RPOUT)는 노말 모드(도 1 참조)시 프리 파이프 제어신호(PRE_RPOUT)를 DLL 클럭신호(CLK_DLL)에 동기화시켜 생성하고, 테스트 모드(도 3 참조)시 프리 파이프 제어신호(PRE_RPOUT)를 바이패스 시켜 생성한다.
한편, 출력순서 결정부(240) 역시 노말 모드와 테스트 모드에 따라 파이프래치 제어부(250)와 유사한 동작을 수행해야 한다. 즉, 본 발명에서 시퀀스 신호(SEQ<0:2>)는 노말 모드(도 1 참조)시 프리 시퀀스 신호(PRE_SEQ<0:2>)를 DLL 클럭신호(CLK_DLL)에 동기화시켜 생성하고, 테스트 모드(도 3 참조)시 프리 시퀀스 신호(PRE_SEQ<0:2>)를 바이패스 시켜 생성한다.
도 5 에는 동기화부(510)와, 다중화부(530)가 도시되어 있다.
도 5 를 참조하면, 동기화부(510)는 입력신호(IN)를 DLL 클럭신호(CLK_DLL) 에 동기화시켜 출력하기 위한 것이고, 다중화부(530)는 테스트신호(TM)에 응답하여 동기화부(510)의 출력신호 또는 입력신호(IN)를 출력신호(OUT)로서 출력하기 위한 것이다.
간단한 동작을 살펴보면, 노말 모드시 입력신호(IN)는 DLL 클럭신호(CLK_DLL)에 동기화되어 출력신호(OUT)가 되고, 테스트 모드시 입력신호(IN)는 DLL 클럭신호(CLK_DLL)에 동기화되지 않고 바이패스 되어 출력신호(OUT)가 될 수 있다. 여기서, 입력신호(IN)는 출력순서 결정부(240)의 프리 시퀀스 신호(PRE_SEQ<0:2>)에 대응될 수 있고, 파이프래치 제어부(250)의 프리 파이프 제어신호(PRE_RPOUT)에 대응될 수 있다.
도 5 에서 살펴본 바와 같이, 본 발명에 따른 출력순서 결정부(240)와 파이프래치 제어부(250)는 노말 모드에서 입력신호(IN)를 동기화한 출력신호(OUT)를 생성할 수 있으며, 테스트 모드에서 입력신호(IN)를 바이패스한 출력신호(OUT)를 생성할 수 있다. 여기서, 출력신호(OUT)는 출력순서 결정부(240)의 시퀀스 신호(SEQ<0:2>)에 대응될 수 있고, 파이프래치 제어부(250)의 파이프 제어신호(RPOUT)에 대응될 수 있다. 즉, 출력순서 결정부(240)와 파이프래치 제어부(250) 내에는 도 5 와 같은 구성을 구비할 수 있으며, 이를 통해 본 발명에 따른 반도체 메모리 장치는 노말 모드시 도 1 과 같은 동작 타이밍을 얻을 수 있고, 테스트 모드시 도 3 과 같은 동작 타이밍을 얻을 수 있다.
도 6 은 도 2 의 최종 출력인에이블신호 생성부(240)를 설명하기 위한 블록도이다.
도 6 을 참조하면, 최종 출력인에이블신호 생성부(240)는 제1 쉬프팅부(610)와, 제2 쉬프팅부(630), 및 다중화부(650)를 구비할 수 있다.
제1 쉬프팅부(610)는 출력인에이블 신호(OE)를 DLL 클럭신호(CLK_DLL)에 응답하여 0.5 tCK 쉬프팅하여 출력할 수 있고, 제2 쉬프팅부(630)는 제1 쉬프팅부(610)의 출력신호를 DLL 클럭신호(CLK_DLL)에 응답하여 1 tCK 쉬프팅하여 출력할 수 있으며, 다중화부(650)는 테스트신호(TM)에 응답하여 제1 쉬프팅부(610)의 출력신호 또는 제2 쉬프팅부(630)의 출력신호를 최종 출력인에이블 신호(FIN_OE)로서 출력할 수 있다.
결국, 본 발명에 따른 최종 출력인에이블신호 생성부(240)는 노말 모드에서 출력인에이블 신호(OE)를 DLL 클럭신호(CLK_DLL) 대비 1.5 tCK 쉬프팅하여 최종 출력인에이블 신호(FIN_OE)로서 출력할 수 있고, 테스트 모드에서 출력인에이블 신호(OE)를 DLL 클럭신호(CLK_DLL) 대비 0.5 tCK 쉬프팅하여 최종 출력인에이블 신호(FIN_OE)로서 출력할 수 있다. 이는 최종 출력인에이블 신호(FIN_OE)가 노말 모드와 테스트 모드에 따라 DLL 클럭신호(CLK_DLL)에 동기화되어 출력되는 시점이 달라질 수 있음을 의미한다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 노말 모드와 테스트 모드에 따라 DLL 클럭신호의 초기 카운팅 값을 다르게 설정할 수 있고, 파이프 제어신호(RPOUT)와 관련되는 신호와, 시퀀스 신호(SEQ<0:2>)와 관련되는 신호, 및 최종 출력인에이블 신호(FIN_OE)와 관련된 신호들을 노말 모드와 테스트 모드에 따라 DLL 클럭신호(CLK_DLL)에 동기화되는 시점을 달리해 줌으로써, 반도체 메모리 장치는 노말 모드에서 지원하는 카스 레이턴시 보다 작은 카스 레이턴시로 테스트 모드를 수행하는 것이 가능하다.
이렇게, 작은 카스 레이턴시를 지원하는 테스트 모드는 테스트 동작시 소모되는 시간을 줄여 줄 수 있음을 의미한다. 나아가, 테스트 동작시 소모되는 시간은 반도체 메모리 장치의 생산 원가를 절감할 수 있기 때문에, 제품화하고자 하는 반도체 메모리 장치의 경쟁력을 높여줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1 은 기존의 읽기 동작을 설명하기 위한 일부 신호들의 타이밍도.
도 2 는 본 발명에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 3 은 도 2 의 읽기 동작을 설명하기 위한 타이밍도.
도 4 는 도 2 의 레이턴시신호 생성부(210)를 설명하기 위한 블록도.
도 5 는 도 2 의 출력순서 결정부(240)와 파이프래치 제어부(250)의 일부 도면을 설명하기 위한 블록도.
도 6 은 도 2 의 최종 출력인에이블신호 생성부(240)를 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 레이턴시신호 생성부 220 : 출력인에이블신호 생성부
230 : 출력순서 결정부 240 : 최종 출력인에이블신호 생성부
250 : 파이프래치 제어부 260 : 파이프 래칭부

Claims (17)

  1. 노말 모드와 테스트 모드에 따라 설정되는 초기 카운팅 값에서부터 DLL 클럭신호를 카운팅하고 외부 클럭신호를 카운팅하여 읽기명령과 동작 주파수에 대응하는 레이턴시 신호를 생성하기 위한 레이턴시신호 생성수단;
    상기 레이턴시 신호를 상기 DLL 클럭신호에 동기화시켜 출력인에이블 신호를 생성하기 위한 출력인에이블신호 생성수단;
    상기 출력인에이블 신호의 활성화 구간에서 다수의 내부 데이터의 출력 순서를 결정하기 위한 시퀀스 신호를 상기 노말 모드와 상기 테스트 모드에 대응하는 시점에 상기 DLL 클럭신호에 동기화시켜 출력하기 위한 출력순서 결정수단;
    상기 노말 모드와 상기 테스트 모드에 대응하는 시점에 상기 출력인에이블 신호를 상기 DLL 클럭신호에 동기화시켜 최종 출력인에이블 신호를 생성하기 위한 최종 출력인에이블신호 생성수단;
    상기 시퀀스 신호와 상기 최종 출력인에이블 신호와 파이프 제어신호에 따라 상기 다수의 내부 데이터를 상기 DLL 클럭신호에 동기화시켜 출력하기 위한 파이프 래칭수단; 및
    상기 노말 모드와 상기 테스트 모드에 대응하는 시점에 상기 레이턴시 신호를 상기 DLL 클럭신호에 동기화시켜 상기 파이프 래칭수단을 제어하기 위한 상기 파이프 제어신호를 생성하는 파이프래치 제어수단
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 레이턴시신호 생성수단은 상기 동작 주파수에 대응하여 카스 레이턴시 정보를 제공받는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 출력인에이블 신호는 상기 레이턴시 신호에 응답하여 활성화되고, 버스트 랭스 정보에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 파이프 래칭수단은 상기 파이프 제어신호에 응답하여 활성화되고, 상기 출력인에이블 신호의 활성화구간에서 상기 시퀀스 신호에 의하여 정해지는 순서대로 상기 다수의 내부 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 레이턴시신호 생성수단은,
    리셋신호를 상기 DLL 클럭신호에 동기화시켜 출력하기 위한 카운터 리셋신호 생성부;
    상기 카운터 리셋신호 생성부의 출력신호에 응답하여 리셋되고, 상기 테스트 모드와 상기 노말 모드에서 상기 동작 주파수에 따라 설정되는 상기 초기 카운팅 값에서부터 상기 DLL 클럭신호를 카운팅하기 위한 DLL클럭 카운팅부;
    상기 외부 클럭신호와 상기 DLL 클럭신호 사이의 지연 차이를 모델링하여 상기 리셋신호 생성부의 출력신호를 지연시키기 위한 지연모델부;
    상기 지연모델부의 출력신호에 응답하여 리셋되고, 상기 외부 클럭신호를 카운팅하기 위한 외부클럭 카운팅부;
    상기 읽기명령에 응답하여 상기 외부클럭 카운팅부의 출력 값을 래칭하기 위한 래칭부; 및
    상기 DLL클럭 카운팅부의 출력 값과 상기 래칭부의 출력 값을 비교하여 상기 레이턴시 신호를 출력하기 위한 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 테스트 모드와 상기 노말 모드에 응답하여 상기 초기 카운팅 값을 상기 DLL클럭 카운팅부에 제공하기 위한 초기화부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 출력순서 결정수단은,
    상기 시퀀스 신호의 소오스가 되는 프리 시퀀스 신호를 상기 DLL 클럭신호에 동기화시키기 위한 동기화부와,
    상기 테스트 모드에 따라 상기 동기화부의 출력신호 또는 상기 프리 시퀀스 신호를 출력하기 위한 다중화부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 파이프래치 제어수단은,
    상기 파이프 제어신호의 소오스가 되는 파이프 프리 제어신호를 상기 DLL 클럭신호에 동기화시키기 위한 동기화부와,
    상기 테스트 모드에 따라 상기 동기화부의 출력신호 또는 상기 파이프 프리 제어신호를 출력하기 위한 다중화부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 최종 출력인에이블신호 생성수단은,
    상기 출력인에이블 신호를 상기 테스트 모드에 대응하는 만큼 쉬프팅시키기 위한 제1 쉬프팅부;
    상기 출력인에이블 신호를 상기 노말 모드에 대응하는 만큼 쉬프팅시키기 위한 제2 쉬프팅부; 및
    상기 테스트 모드에 따라 상기 제1 쉬프팅부의 출력신호 또는 상기 제2 쉬프팅부의 출력신호를 상기 최종 출력인에이블 신호로서 출력하기 위한 다중화부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 노말 모드와 테스트 모드에 따라 설정되는 초기 카운팅 값에서부터 DLL 클럭신호를 카운팅하고 외부 클럭신호를 카운팅하여 읽기명령과 동작 주파수에 대응하는 레이턴시 신호를 생성하는 단계;
    상기 레이턴시 신호를 상기 DLL 클럭신호에 동기화시켜 생성한 출력인에이블 신호의 활성화 구간에서 다수의 내부 데이터의 출력 순서를 결정하기 위한 시퀀스 신호를 상기 노말 모드에서 상기 DLL 클럭신호에 동기화시켜 생성하고, 상기 테스트 모드에서 바이패스시켜 생성하는 단계;
    상기 노말 모드와 상기 테스트 모드에 대응하는 만큼 상기 출력인에이블 신호를 쉬프팅하여 최종 출력인에이블 신호를 생성하는 단계;
    상기 시퀀스 신호와 상기 최종 출력인에이블 신호와 파이프 제어신호에 따라 상기 DLL 클럭신호에 동기화시켜 상기 다수의 내부 데이터를 출력하는 단계; 및
    상기 레이턴시 신호에 대응하는 상기 파이프 제어신호를 상기 노말 모드에서 상기 DLL 클럭신호에 동기화시켜 생성하고, 상기 테스트 모드에서 바이패스시켜 생성하는 단계
    를 포함하는 반도체 메모리 장치의 구동 방법.
  11. 제10항에 있어서,
    상기 레이턴시 신호를 생성하는 단계는 상기 동작 주파수에 대응하여 카스 레이턴시 정보를 제공받는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  12. 제10항에 있어서,
    상기 출력인에이블 신호는 상기 레이턴시 신호에 응답하여 활성화되고, 버스트 랭스 정보에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  13. 제10항에 있어서,
    상기 다수의 내부 데이터를 출력하는 단계는 상기 파이프 제어신호에 응답하 여 활성화되고, 상기 출력인에이블 신호의 활성화구간에서 상기 시퀀스 신호에 의하여 정해지는 순서대로 상기 다수의 내부 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  14. 제10항에 있어서,
    상기 레이턴시 신호를 생성하는 단계는,
    리셋신호를 상기 DLL 클럭신호에 동기화시켜 제1 리셋신호를 출력하는 단계;
    상기 제1 리셋신호에 응답하여 리셋되고, 상기 테스트 모드와 상기 노말 모드에서 상기 동작 주파수에 따라 설정되는 상기 초기 카운팅 값에서부터 상기 DLL 클럭신호를 카운팅하는 단계;
    상기 외부 클럭신호와 상기 DLL 클럭신호 사이의 지연 차이를 모델링한 만큼 상기 제1 리셋신호를 지연시켜 제2 리셋신호로서 출력하는 단계;
    상기 제2 리셋신호에 응답하여 리셋되고, 상기 외부 클럭신호를 카운팅하는 단계; 및
    상기 읽기명령에 응답하여 상기 외부 클럭신호의 카운팅 값을 래칭한 값과 DLL 클럭신호의 카운팅 값을 비교하여 상기 레이턴시 신호를 출력하는 단계를 포함하는 반도체 메모리 장치의 구동 방법.
  15. 제10항에 있어서,
    상기 시퀀스 신호를 생성하는 단계는,
    상기 시퀀스 신호의 소오스가 되는 프리 시퀀스 신호를 상기 DLL 클럭신호에 동기화시키는 단계와,
    상기 프리 시퀀스 신호 또는 동기화된 프리 시퀀스 신호를 상기 노말 모드와 상기 테스트 모드에 따라 선택적으로 출력하는 단계를 포함하는 반도체 메모리 장치의 구동 방법.
  16. 제10항에 있어서,
    상기 파이프 제어신호를 생성하는 단계는,
    상기 파이프 제어신호의 소오스가 되는 파이프 프리 제어신호를 상기 DLL 클럭신호에 동기화시키는 단계와,
    상기 파이프 프리 제어신호 또는 동기화된 파이프 프리 제어신호를 상기 노말 모드와 상기 테스트 모드에 따라 선택적으로 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  17. 제10항에 있어서,
    상기 최종 출력인에이블 신호를 생성하는 단계는,
    상기 출력인에이블 신호를 상기 테스트 모드에 대응하는 만큼 쉬프팅하는 단계;
    상기 출력인에이블 신호를 상기 노말 모드에 대응하는 만큼 쉬프팅하는 단계;
    상기 출력인에이블 신호를 쉬프팅한 신호 중 어느 하나를 상기 노말 모드와 상기 테스트 모드에 따라 선택적으로 상기 최종 출력인에이블 신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020058519A (ko) * 2000-12-30 2002-07-12 박종섭 데이터 출력회로
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020058519A (ko) * 2000-12-30 2002-07-12 박종섭 데이터 출력회로
KR20080076087A (ko) * 2007-02-14 2008-08-20 주식회사 하이닉스반도체 파이프 래치 장치 및 파이프 래치 방법

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