KR20080063877A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

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KR20080063877A
KR20080063877A KR1020070000395A KR20070000395A KR20080063877A KR 20080063877 A KR20080063877 A KR 20080063877A KR 1020070000395 A KR1020070000395 A KR 1020070000395A KR 20070000395 A KR20070000395 A KR 20070000395A KR 20080063877 A KR20080063877 A KR 20080063877A
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Abstract

본 발명은 외부클럭을 지연시켜 DLL(Delay Locked Loop) 클럭을 생성하기 위한 지연고정루프와, 상기 DLL 클럭과 기준 출력인에이블 신호의 오버랩 마진시간을 확보하기 위하여 상기 DLL 클럭을 지연시키기 위한 제1 지연부와, 상기 DLL 클럭을 지연시키기 위한 제2 지연부 - 상기 제1 지연부의 지연시간보다 작은 지연시간을 가짐 - 와, 지연고정루프 온/오프 신호에 응답하여 상기 제1 지연부 또는 제2 지연부의 출력신호를 선택적으로 출력하기 위한 지연 다중화부, 및 상기 지연 다중화부의 출력신호에 응답하여 상기 기준 출력인에이블 신호를 메인 출력인에이블 신호로서 출력하기 위한 출력인에이블 신호 출력부를 구비하는 반도체 메모리 소자를 제공한다.
Figure P1020070000395
출력인에이블신호, 지연고정루프, 오버랩마진

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적인 출력인에이블 신호 생성부를 설명하기 위한 블록도.
도 2는 도 1의 제1 출력인에이블 신호 생성부를 설명하기 위한 회로도.
도 3은 도 2에 입출력되는 신호들의 파형을 설명하기 위한 타이밍도.
도 4는 본 발명의 실시예에 따른 제1 출력인에이블 신호 생성부를 설명하기 위한 회로도.
도 5는 도 4의 제1 출력인에이블 신호 생성부에 입출력 되는 신호 및 내부 신호들을 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 제1 지연부 200 : 제2 지연부
300 : 다중화부 400 : 출력인에이블 신호 출력부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 DLL 클럭에 동기되는 출력 인에이블 신호를 생성하는 반도체 메모리 소자에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 외부클럭(CLK_EXT)에 동기하여 데이터의 전송을 수행한다. 이때, 반도체 메모리 소자는 외부클럭(CLK_EXT)을 지연고정시킨 DLL 클럭(CLK_DLL)을 이용하여 외부 장치들과 데이터의 전송을 수행한다. 이러한 역할을 수행하는 클럭 동기 회로에는 위상고정루프(Phase Locked Loop : PLL)와 지연고정루프(Delay Locked Loop : DLL)가 있으며, 지연고정루프(DLL)는 위상고정루프(PLL)에 비해 잡음이 적고 작은 면적으로 구현할 수 있는 장점이 있어서, 반도체 메모리 소자에서 지연고정루프(DLL)를 사용하는 것이 일반적이다.
한편, 반도체 메모리 소자는 버스트랭스(burst length)에 따른 펄스폭을 갖고 DLL 클럭(CLK_DLL)에 동기하는 출력인에이블 신호를 여러 개 생성하여 카스레이턴시(CAS latency)에 따라 해당하는 출력인에이블 신호를 선택적으로 사용하도록 설계된다.
도 1은 일반적인 출력인에이블 신호 생성부를 설명하기 위한 블록도이다.
도 1을 참조하면, 출력인에이블 신호 생성부는 외부클럭(CLK_EXT)과 버스트랭스 신호(Burst Length : BL), 읽기 동작시 활성화되는 내부 리드 커맨드 신호(IRDP), 리셋신호(/RST_OE) - 쓰기 동작시 출력인에이블 신호 생성부를 리셋(reset)하고 읽기 동작시 출력인에이블 신호 생성부를 셋(set)하기 위한 신호 - 를 입력받아 제1 기준 출력인에이블 신호(OE0)를 생성하는 제1 기준 출력인에이블 신호 생성부(10)와, 외부클럭(DLL_EXT)의 폴링 에지(falling edge)에 대응하는 폴링 DLL 클럭(FCLK_DLL), 카스레이턴시 신호(Cas Latency : CL), 리셋신호(/RST_OE), 지연고정루프 온/오프 신호(DIS_DLL) - 사용자에 의해 지연고정루프(DLL)의 동작 여부를 결정할 수 있는 신호 - , 제1 기준 출력인에이블 신호(OE0)를 입력받아 제2 기준 출력 인에이블 신호(OE05)를 생성하는 제2 기준 출력인에이블 신호 생성부(20)와, 외부클럭(CLK_EXT)의 라이징 에지(rising edge)에 대응하는 라이징 DLL 클럭(RCLK_DLL), 제1 및 제2 기준 출력인에이블 신호(OE0, OE05), 리셋신호(/RST_OE), 지연고정루프 온/오프 신호(DIS_DLL)를 입력받아 제1 출력인에이블 신호(OE1)를 생성하는 제1 출력인에이블 신호 생성부(30), 및 라이징 및 폴링 DLL 클럭(RCLK_DLL, FCLK_DLL), 리셋신호(/RST_OE), 제1 출력인에이블 신호(OE1)를 입력받아 다수의 출력인에이블 신호(OE15, OE2, OE25, ... , OE4)를 생성하는 다수의 출력인에이블 신호 생성부(40)를 구비한다.
도 2는 도 1의 제1 출력인에이블 신호 생성부(30)를 설명하기 위한 회로도이다.
도 2를 참조하면, 제1 출력인에이블 신호 생성부(30)는 지연고정루프(DLL)가 동작하는 경우, 즉, 지연고정루프 온/오프 신호(DIS_DLL)가 논리'로우'(low)인 경우에 라이징 DLL 클럭(RCLK_DLL)의 반전신호와 그 반전신호를 지연시킨 신호를 논리연산한 신호(RCLK_DLL_DB)에 응답하여 제1 기준 출력인에이블 신호(OE0)를 제1 출력인에이블 신호(OE1)로서 출력한다. 그리고, 지연고정루프(DLL)가 동작하지 않는 경우, 즉, 지연고정루프 온/오프 신호(DIS_DLL)가 논리'하이'(high)인 경우에 라이징 DLL 클럭(RCLK_DLL)의 반전신호와 그 반전신호를 지연시킨 신호를 논리연산한 신호(RCLK_DLL_DB)에 응답하여 제2 기준 출력인에이블 신호(OE05)를 제1 출력인에이블 신호(OE1)로서 출력한다. 여기서, 지연고정루프(DLL)가 동작하는 경우의 라이징 DLL 클럭(RCLK_DLL)과 지연고정루프(DLL)가 동작하지 않는 경우의 라이징 DLL 클럭(RCLK_DLL)은 서로 다른 클럭 타이밍을 가지고 있으며, 도 3을 통해 설명하기로 한다.
도 3은 도 2에 입출력되는 신호들의 파형을 설명하기 위한 타이밍도이다.
도 3을 참조하면, 읽기 동작시 외부에서 읽기 명령(RD)이 입력되면 내부 리드 커맨드 신호(IRDP)가 활성화되고, 버스트 랭스에 대응하는 버스트 랭스 신호(BL)가 생성된다. 제1 기준 출력인에이블 신호(OE0)는 내부 리드 커맨드 신호(IRDP)와 버스트 랭스 신호(BL)에 따라 해당하는 펄스폭을 갖게 된다. 그래서, 지연고정루프(DLL)가 동작하는 경우 제1 기준 출력인에이블 신호(OE0)가 생성되면 그 제1 기준 출력인에이블 신호(OE0)를 이용하여, 라이징 DLL 클럭(RCLK_DLL)과 폴링 DLL 클럭(FCLK_DLL)이 번갈아 가며 다수의 출력인에이블 신호(도 1 참조)를 생성한다. 그리고, 지연고정루프(DLL)가 동작하지 않는 경우 제2 기준 출력인에이블 신호(OE05)를 이용하여 지연고정루프(DLL)가 동작하는 경우와 동일한 방법으로 라이징 DLL 클럭(RCLK_DLL)과 폴링 DLL 클럭(FCLK_DLL)이 번갈아 가며 다수의 출력인에이블 신호를 생성한다.
이하, 문제점을 살펴보면, 지연고정루프(DLL)가 동작하는 경우 두번째 외부클럭(CLK_EXT)에서 읽기 명령(RD)이 입력되고 라이징 DLL 클럭(RCLK_DLL)은 'DLL_ON_RCLK_DLL'과 같이 외부클럭(CLK_EXT)에 대비하여 앞서게 된다. 때문에, 'DLL_ON_RCLK_DLL'의 두번째 클럭과 제1 기준 출력인에이블 신호(OE0)와의 타이밍 마진(margin)을 맞추어 주기 위하여 'T1'만큼의 지연이 필요하게 된다.
한편, 지연고정루프(DLL)가 동작하지 않는 경우, 외부클럭(CLK_EXT)은 내부 지연요소만 거치기 때문에 라이징 DLL 클럭(RCLK_DLL)은 'DLL_OFF_RCLK_DLL'과 같이 외부클럭(CLK_EXT)에 대비하여 밀려나오게 된다. 그리고 'DLL_OFF_RCLK_DLL'의 두번째 클럭은 제2 기준 출력인에이블 신호(OE05)와 상관없이 'T1'만큼의 지연을 가지게 된다.
상술한 바와 같이 종래기술에 따른 제1 출력인에이블 신호 생성부(30)는 지연고정루프(DLL)의 동작 여부와 상관없이 동일한 'T1'만큼의 지연시간을 가지기 때문에, 지연고정루프(DLL)가 동작하지 않는 경우 제2 기준 출력인에이블 신호(OE05)를 제대로 받아들이지 못할 여지가 있으며, 그렇다고 지연시간을 지연고정루프(DLL)가 동작하지 않는 경우에 맞추게 되면, 지연고정루프(DLL)가 동작하는 경우에 라이징 DLL 클럭(RCLK_DLL)과 제1 기준 출력인에이블 신호(OE0)와의 타이밍 마진을 맞추는데 문제가 발생하게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 지연고정루프(DLL)의 동작 여부에 따라 DLL 클럭(CLK_DLL)의 지연시간을 선택하여 DLL 클럭(CLK_DLL)과 기준 출력인에이블 신호와의 타이밍 마진을 맞출 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 외부클럭을 지연시켜 DLL(Delay Locked Loop) 클럭을 생성하기 위한 지연고정루프; 상기 DLL 클럭과 기준 출력인에이블 신호의 오버랩 마진시간을 확보하기 위하여 상기 DLL 클럭을 지연시키기 위한 제1 지연부; 상기 DLL 클럭을 지연시키기 위한 제2 지연부 - 상기 제1 지연부의 지연시간보다 작은 지연시간을 가짐 - ; 지연고정루프 온/오프 신호에 응답하여 상기 제1 지연부 또는 제2 지연부의 출력신호를 선택적으로 출력하기 위한 지연 다중화부; 및 상기 지연 다중화부의 출력신호에 응답하여 상기 기준 출력인에이블 신호를 메인 출력인에이블 신호로서 출력하기 위한 출력인에이블 신호 출력부를 구비하는 반도체 메모리 소자가 제공된다.
본 발명은 지연고정루프(DLL)가 동작하는 경우 DLL 클럭(CLK_DLL)을 지연시켜 기준 출력인에이블 신호와의 오버랩 마진시간을 확보하고, 지연고정루프(DLL)가 동작하지 않는 경우 지연고정루프(DLL)가 동작하는 경우보다 작게 DLL 클럭(CLK_DLL)을 지연시켜 기준 출력인에이블 신호와의 오버랩 마진시간을 확보해 준다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 제1 출력인에이블 신호 생성부를 설명하기 위한 회로도이다.
도 4를 참조하면, 제1 출력인에이블 신호 생성부는 지연고정루프 온/오프 신호(DIS_DLL)에 응답하여 라이징 DLL 클럭(RCLK_DLL)을 입력받는 제1 지연부(100)와, 지연고정루프 온/오프 신호(DIS_DLL)에 응답하여 라이징 DLL 클럭(RCLK_DLL)을 입력받는 제2 지연부(200)와, 제1 및 제2 지연부(100, 200)의 출력신호 중 어느 하나를 선택적으로 출력하기 위한 지연 다중화부(300), 및 지연고정루프 온/오프 신호(DIS_DLL)와 지연 다중화부(300)의 출력신호(RCLK_DLL_DB)에 응답하여 기준 출력인에이블 신호 - 지연고정루프 온/오프 신호(DIS_DLL)에 응답하여 제1 및 제2 기준 출력인에이블 신호(OE0, OE05) 중 선택된 기준 출력 인에이블 신호 - 를 제1 출력인에이블 신호(OE1)로서 출력하기 위한 출력인에이블 신호 출력부(400)를 구비한다. 여기서, 제2 기준 출력인에이블 신호(OE05)는 폴링 DLL 클럭(FCLK_DLL)의 라이징 에지에 동기되는 신호로 지연고정루프(DLL)가 동작하지 않는 경우 제2 기준 출력인에이블 신호(OE05)를 생성하여 다수의 출력인에이블 신호(OE1, OE15, ... , OE4, 도 1 참조)를 생성한다.
제1 지연부(100)는 지연고정루프 온/오프 신호(DIS_DLL)에 응답하여 라이징 DLL 클럭(RCLK_DLL)을 입력받는 제1 입력부(110)와, 제1 입력부(110)의 출력신호(A)를 지연시키기 위한 제1 지연라인(120), 및 제1 입력부(110)의 출력신호(A)와 제1 지연라인(120)의 출력신호(B)를 입력받아 논리연산하기 위한 제1 논리연산부(130)를 구비할 수 있다.
제2 지연부(200)는 지연고정루프 온/오프 신호(DIS_DLL)에 응답하여 라이징 DLL 클럭(RCLK_DLL)을 입력받는 제2 입력부(210)와, 제2 입력부(210)의 출력신호(D)를 지연시키기 위한 제2 지연라인(220), 및 제2 입력부(210)의 출력신호(D)와 제2 지연라인(220)의 출력신호(E)를 입력받아 논리연산하기 위한 제2 논리연산부(230)를 구비할 수 있다. 여기서, 제2 지연라인(220)의 지연시간은 제1 지연라인(120)의 지연시간보다 작으며, 제1 및 제2 지연라인(120, 220)은 다수의 지연소자와 퓨즈를 구비하여 사용자가 원하는 지연시간을 프로그래밍(programing)할 수 있다.
지연 다중화부(300)는 지연고정루프 온/오프 신호(DIS_DLL)에 응답하여 제1 지연부(100)의 출력신호를 통과시키는 제1 트랜스퍼게이트(TG1)와, 지연고정루프 온/오프 신호(DIS_DLL)에 응답하여 제2 지연부(200)의 출력신호를 통과시키는 제2 트랜스퍼게이트(TG2)를 구비할 수 있다.
출력인에이블 신호 출력부(400)는 지연 다중화부(300)의 출력신호(RCLK_DLL_DB)에 응답하여 선택된 기준 출력인에이블 신호를 통과시키는 제3 트랜스퍼게이트(TG3)와, 리셋신호(RST_OE)에 응답하여 제3 트랜스퍼게이트(TG3)의 출력신호를 래치(latch)하고 제1 출력인에이블 신호(OE1)로서 출력하는 래칭부(410)를 구비할 수 있다.
도 5는 도 4의 제1 출력인에이블 신호 생성부에 입출력 되는 신호 및 내부 신호들을 설명하기 위한 타이밍도이다.
도 5을 참조하면, 읽기 동작시 외부에서 읽기 명령(RD)이 입력되면 내부 리드 커맨드 신호(IRDP)가 활성화되고, 버스트 랭스에 대응하여 버스트 랭스 신호(BL)가 생성된다. 제1 기준 출력인에이블 신호(OE0)는 내부 리드 커맨드 신호(IRDP)와 버스트 랭스 신호(BL)에 따라 해당하는 펄스폭을 갖게 된다. 지연고정루프(DLL)가 동작하는 경우 제1 기준 출력인에이블 신호(OE0)가 생성되면 그 제1 기준출력인에이블 신호(OE0)를 이용하여, 라이징 DLL 클럭(RCLK_DLL)과 폴링 DLL 클럭(FCLK_DLL)이 번갈아 가며 다수의 출력인에이블 신호를 생성하고, 지연고정루프(DLL)가 동작하지 않으면 제2 기준 출력인에이블 신호(OE05)를 이용하여, 지연고정루프(DLL)가 동작하는 경우와 동일한 방법으로 라이징 DLL 클럭(RCLK_DLL)과 폴링 DLL 클럭(FCLK_DLL)이 번갈아 가며 다수의 출력인에이블 신호를 생성한다.
그래서 지연고정루프(DLL)가 동작하는 경우 두번째 외부클럭(CLK_EXT)에서 읽기 명령(RD)이 입력되고 지연고정루프(DLL)가 동작하여 라이징 DLL 클럭(RCLK_DLL)은 'DLL_ON_RCLK_DLL'과 같이 외부클럭(CLK_EXT)에 대비하여 앞서 생성된다. 때문에, 'DLL_ON_RCLK_DLL'의 두번째 클럭과 제1 기준 출력인에이블 신호(OE0)와의 타이밍을 맞추어 주기 위하여 'T1'만큼의 지연이 필요하게 된다. 그래서, 'A'신호와 'A'신호를 'T3'만큼 지연시킨 'B'신호를 논리연산한 'C'신호를 생성하여 제1 기준 출력인에이블 신호(OE0)와의 오버랩 마진시간을 확보해 준다.
그리고 지연고정루프(DLL)가 동작하지 않는 경우, 외부클럭(CLK_EXT)은 내부 지연요소만 거치기 때문에 라이징 DLL 클럭(RCLK_DLL)은 'DLL_OFF_RCLK_DLL'과 같 이 외부클럭(CLK_EXT)에 대비하여 밀려나오게 된다. 그리고 'DLL_OFF'의 두번째 클럭은 제2 기준 출력인에이블 신호(OE05)와의 타이밍을 확보하기 위하여 'T1'보다 작은 'T2'만큼의 지연이 필요하게 된다. 그래서, 'D'신호와 'D'신호를 'T4'만큼 지연시킨 'E'신호를 논리연산한 'F'신호를 생성하여 제2 기준 출력인에이블 신호(OE05)와의 오버랩 마진시간을 확보해 준다.
전술한 바와 같이 본 발명의 실시예에 따른 제1 출력인에이블 신호 생성부는 지연고정루프(DLL)의 동작 여부에 따라 라이징 DLL 클럭(RCLK_DLL)의 지연시간을 선택함으로써, 지연고정루프(DLL)가 동작하지 않는 경우에 발생하던 문제점을 해소할 수 있으며, 두 경우 모두 오버랩 마진시간을 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 DLL 클럭과 기준 출력 인에이블 신호와의 오버랩 마진시간을 안정적으로 확보하여 에러(error) 발생의 여지를 줄일 수 있으며, 불필요한 지연구간을 줄여 줌으로써 지연하는데 따른 전류소모를 줄일 수 있는 효과를 얻을 수 있다.

Claims (9)

  1. 외부클럭을 지연시켜 DLL(Delay Locked Loop) 클럭을 생성하기 위한 지연고정루프;
    상기 DLL 클럭과 기준 출력인에이블 신호의 오버랩 마진시간을 확보하기 위하여 상기 DLL 클럭을 지연시키기 위한 제1 지연부;
    상기 DLL 클럭을 지연시키기 위한 제2 지연부 - 상기 제1 지연부의 지연시간보다 작은 지연시간을 가짐 - ;
    지연고정루프 온/오프 신호에 응답하여 상기 제1 지연부 또는 제2 지연부의 출력신호를 선택적으로 출력하기 위한 지연 다중화부; 및
    상기 지연 다중화부의 출력신호에 응답하여 상기 기준 출력인에이블 신호를 메인 출력인에이블 신호로서 출력하기 위한 출력인에이블 신호 출력부
    를 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 기준 출력인에이블 신호는 제1 및 제2 기준 출력인에이블 신호로 나뉘며, 상기 지연고정루프 온/오프 신호에 응답하여 상기 제1 및 제2 기준 출력인에이블 신호 중 어느 하나를 선택하여 출력하는 선택수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제2 기준 출력인에이블 신호는 상기 DLL 클럭의 제1 에지에 동기되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 지연부는,
    상기 지연고정루프 온/오프 신호에 응답하여 DLL 클럭을 입력받는 제1 입력부;
    상기 제1 입력부의 출력신호를 지연시키기 위한 제1 지연라인; 및
    상기 제1 입력수단의 출력신호와 상기 제1 지연라인의 출력신호를 입력받는 제1 논리연산부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 제1 지연라인은 다수의 지연소자와 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 지연부는,
    상기 지연고정루프 온/오프 신호에 응답하여 DLL 클럭을 입력받는 제2 입력부;
    상기 제2 입력부의 출력신호를 지연시키기 위한 제2 지연라인; 및
    상기 제2 입력수단의 출력신호와 상기 제2 지연라인의 출력신호를 입력받는 제2 논리연산부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제2 지연라인은 다수의 지연소자와 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 지연 다중화부는,
    상기 지연고정루프 온/오프 신호에 응답하여 상기 제1 지연부의 출력신호를 통과시키는 제1 전달부와,
    상기 지연고정루프 온/오프 신호에 응답하여 상기 제2 지연부의 출력신호를 통과시키는 제2 전달부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 출력인에이블 신호 출력부는,
    상기 지연 다중화부의 출력신호에 응답하여 상기 기준 출력인에이블 신호를 통과시키는 제3 전달부와,
    상기 제3 전달부의 출력신호를 래치하여 상기 메인 출력인에이블 신호로서 출력하기 위한 래칭부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
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