JP4854258B2 - 同期式メモリ装置のデータ出力時点調節方法 - Google Patents
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Description
すなわち、本発明の同期式メモリ装置のデータ出力時点調節方法は、同期式メモリ装置のCASレイテンシ及び外部リードコマンドを受信するステップと、前記CASレイテンシが奇数の場合、前記外部リードコマンドに応答して内部リードコマンドを発生し、前記CASレイテンシが偶数の場合、前記内部リードコマンドを遅延させて発生するステップと、を含むことを特徴としている。
すなわち、本発明の別の同期式メモリ装置のデータ出力時点調節方法は、前記同期式メモリ装置のCASレイテンシ及び外部リードコマンドを受信し、前記CASレイテンシが奇数の場合、前記外部リードコマンドに応答して第1内部リードコマンドを発生し、前記CASレイテンシが偶数の場合、前記第1内部リードコマンドを遅延させて第2内部リードコマンドを発生するステップと、前記第1内部リードコマンドに対応してデータ出力時点を制御する第1制御信号を出力し、前記第2内部リードコマンドに対応してデータ出力時点を制御する第2制御信号を出力するステップを含み、前記第1制御信号と前記第2制御信号とが、同じ制御信号であることを特徴としている。
41、42 2分周器
51 分周器
52、61 遅延部
62、63 スイッチ素子
Claims (8)
- 同期式メモリ装置のデータ出力時点調節方法であって、
前記同期式メモリ装置のCASレイテンシ及び外部リードコマンドを受信するステップと、
前記CASレイテンシが奇数の場合、前記外部リードコマンドに応答して内部リードコマンドを発生し、前記CASレイテンシが偶数の場合、前記内部リードコマンドを遅延させて発生するステップと、を含む
ことを特徴とする同期式メモリ装置のデータ出力時点調節方法。 - Nを1以上の整数として、前記CASレイテンシが2N+2である場合に発生する前記内部リードコマンドの発生時点が、前記CASレイテンシが2N+1である場合に発生する前記内部リードコマンドの発生時点よりも、前記同期式メモリ装置に印加される外部クロックの1周期だけ遅延していることを特徴とする請求項1記載の同期式メモリ装置のデータ出力時点調節方法。
- 前記内部リードコマンドに応答して前記同期式メモリ装置のデータ出力ドライバをイネーブルさせる時点を調節するための複数の制御信号を、前記同期式メモリ装置の内部で生成することを特徴とする請求項2記載の同期式メモリ装置のデータ出力時点調節方法。
- 複数の前記制御信号の各々が、2tCK周期ずつ遅延して発生することを特徴とする請求項3 記載の同期式メモリ装置のデータ出力時点調節方法。
- 前記CASレイテンシによって複数の前記制御信号中の1つの制御信号が選択されることを特徴とする請求項4記載の同期式メモリ装置のデータ出力時点調節方法。
- 同期式メモリ装置のデータ出力時点調節方法であって、
前記同期式メモリ装置のCASレイテンシ及び外部リードコマンドを受信し、前記CASレイテンシが奇数の場合、前記外部リードコマンドに応答して第1内部リードコマンドを発生し、前記CASレイテンシが偶数の場合、前記第1内部リードコマンドを遅延させて第2内部リードコマンドを発生するステップと、
前記第1内部リードコマンドに対応してデータ出力時点を制御する第1制御信号を出力し、前記第2内部リードコマンドに対応してデータ出力時点を制御する第2制御信号を出力するステップを含み、
前記第1制御信号と前記第2制御信号とが、同じ制御信号である
ことを特徴とする同期式メモリ装置のデータ出力時点調節方法。 - 前記CASレイテンシが2N+2である場合に外部リードコマンドを受信して前記メモリ装置内で使われる第1 内部リードコマンドを発生させる時点が、前記CASレイテンシが2N+1である場合に前記外部リードコマンドを受信して第2内部リードコマンドを発生させる時点よりも、前記同期式メモリ装置に印加される外部クロックの1 周期だけ遅延していることを特徴とする請求項6記載の同期式メモリ装置のデータ出力時点調節方法。
- 前記第1内部リードコマンド生成後から前記第1制御信号が発生するまでの時間が、前記第2内部リードコマンド生成後から前記第2制御信号が発生するまでの時間と同じであることを特徴とする請求項6記載の同期式メモリ装置のデータ出力時点調節方法。
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