JP4354284B2 - メモリ制御装置およびメモリ制御システム - Google Patents

Description

本発明は、半導体記憶装置に各種のコマンドが入力される期間中に消費される充放電電流を減少させることが可能であり、また電源ノイズの発生を減少させることが可能なメモリ制御装置およびメモリ制御システムに関するものである。

近年の半導体装置においては、携帯機器の小型化により１つのパッケージ内に複数チップを搭載するマルチチップパッケージ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）やシステムインパッケージ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）が急増している。
それらパッケージにおいては、１つのパッケージに複数のチップを内蔵する為、それら複数のチップから熱や電源ノイズが発生する。

パッケージ内の熱に関しては、各チップでの消費電流を削減する必要がある。特にシンクロナス・ダイナミックランダムアクセスメモリ（以下ＳＤＲＡＭと記載する）などは大容量化に伴い、その消費電流が大きくなってきており、その電流削減が重要である。そしてＳＤＲＡＭをアクセス制御する従来のメモリ制御装置は、ＳＤＲＡＭの低消費電力化のための制御機能は有しておらず、ＳＤＲＡＭがアクティブ状態のときは常にクロックイネーブル信号ＣＫＥはアクティブ状態に維持され、クロック信号が常に入力されていた。クロック信号の入力により、ＳＤＲＡＭの内部回路は動作を継続しており電力が消費され、またＳＤＲＡＭとメモリ制御装置との配線が有する配線容量の充放電により電力が消費されるという問題があった。この問題を解決する手段の一つとして開示されている、特許文献１に示す画像処理装置（メモリ制御装置）のブロック図を図２１に、タイミング図を図２２に示す。図２１に示すように、ＳＤＲＡＭコントロール回路９０２ｂは描画開始信号や出力開始信号の供給を受けて、描画または出力が終了するまでの間クロックイネーブル信号ＣＫＥをインアクティブ状態からアクティブ状態に変化させる。クロックイネーブル信号ＣＫＥはゲート信号生成回路９０２ｄにも供給されており、クロック信号をオン、オフするためのゲート信号を生成し、クロックドライバ９０３に供給する。クロックドライバ９０３は、クロックイネーブル信号ＣＫＥがインアクティブ状態からアクティブ状態に変化している期間、すなわち画像データの入出力動作が行われる期間のみ、ゲート信号を受けてクロック信号を動作停止状態から動作開始状態に変化させる。またクロックドライバ９０３は、クロックイネーブル信号ＣＫＥがアクティブ状態からインアクティブ状態に変化すると、クロック信号ＣＬＫを動作開始状態から動作停止状態に変化させる。そして図２２に示すように画像データを書き込む要求信号ＷｒｉｔｅＳｔａｒｔによりクロックイネーブル信号ＣＫＥをインアクティブ状態からアクティブ状態に変化させるとともに、クロック信号を動作停止の状態から動作開始の状態に変化させている。バンクアクティブ、書き込み、プリチャージ等のコマンド信号Ｃｏｍｍａｎｄと、書き込み画像データ信号Ｄａｔａを与えることによって、ＳＤＲＡＭ９０１に画像データを書き込むことが出来る。特許文献１の画像処理装置では、ＳＤＲＡＭへの画像データの入出力動作の期間に、クロックイネーブル信号ＣＫＥがアクティブ状態となることに応じてＳＤＲＡＭにクロック信号ＣＬＫが供給される。画像データの入出力がない状態でクロック信号ＣＬＫを停止することにより、ＳＤＲＡＭの内部回路の動作を止めて内部回路での電力消費の低減を図り、またＳＤＲＡＭとメモリ制御装置との配線が有する配線容量の充放電による電力消費の低減を図っている。

また通常、ＳＤＲＡＭでは仕様によりリフレッシュ動作時と通常動作時とにおける同時活性センスアンプ数が異なる仕様とされている。例えば６４ＭＳＤＲＡＭではオートリフレッシュ時やセルフリフレッシュ時の同時活性センスアンプ数は１６（ｋ）であり、通常動作時の同時活性センスアンプ数は４（ｋ）である。これはデータ破壊を防止するため所定の期間内にリフレッシュを完了させる必要があるために、リフレッシュ時に同時活性するセンスアンプ数が多く設定されているためである。
特開２０００−２９７７９号公報（段落０００８、図２、図３）

しかしながら前記特許文献１では、ＳＤＲＡＭへの画像データの入出力動作の期間にクロックイネーブル信号をアクティブ状態とすることに応じて、クロック信号がＳＤＲＡＭに入力される。よって入出力動作においてクロック信号による同期動作が必要でない、画像データの入出力の期間中に不要なクロック信号が供給されるため、内部回路が動作することによる動作電流と、クロック信号配線が有する配線容量への充放電電流が消費されるという問題があるとともに、電源ノイズが発生するという問題がある。

また従来のＳＤＲＡＭでは、オートリフレッシュやセルフリフレッシュのリフレッシュ動作時の同時活性センスアンプ数は、通常動作時の同時活性センスアンプ数よりも多く設定されている。そして同時活性センスアンプ数が多い程、ＳＤＲＡＭで消費される電流のピーク値が大きくなり電源ノイズのピーク値も大きくなるため、ＳＤＲＡＭでのデータ破壊が発生するおそれや、１つのパッケージに複数のチップを内蔵する場合には各チップでの誤動作が生じるおそれが高くなるために問題である。しかし、ＳＤＲＡＭのリフレッシュ動作時の同時活性センスアンプ数は、通常はＳＤＲＡＭ内部で発生されるリフレッシュアドレスによって規定値に設定されている。よってメモリ制御装置から同時活性センスアンプ数を変更することができず問題である。また同時活性センスアンプ数を減少させた場合、データ破壊を防ぐためにはリフレッシュ頻度を増加させる必要があり、リフレッシュのオーバーヘッド時間が増加するため、アクセス動作が遅くなるおそれがあり問題である。

本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、半導体記憶装置に各種のコマンドが入力される期間中に消費される充放電電流を減少させること、電源ノイズの発生を減少させることの少なくとも一方を行うことが可能なメモリ制御装置およびメモリ制御システムを提供することを目的とする。

また請求項１に係るメモリ制御装置は、独立してデータ入出力が可能な複数のアクセス領域を備える同期型半導体記憶装置のデータ入出力アクセス動作を、アクセスコマンドとアクセスアドレスとに応じて制御するメモリ制御装置において、同期型半導体記憶装置のリフレッシュ動作に必要なリフレッシュコマンドと、リフレッシュアドレスと、該リフレッシュコマンドが生成されるごとに報知を行う切替信号と、を生成するリフレッシュ制御回路と、切替信号に応じて、リフレッシュコマンドとリフレッシュアドレスとを同期型半導体記憶装置へ出力するアクセス制御回路と、アクセスアドレスとリフレッシュアドレスとが入力され、両アドレスの指定するアクセス領域を比較するアクセス領域判定回路とを備え、データ入出力アクセス動作とリフレッシュ動作とで並列動作を行うように同期型半導体記憶装置を制御し、アクセス領域判定回路は、アクセスコマンドのデータ入出力アクセス動作期間とリフレッシュコマンドのリフレッシュ動作期間とが重複する際にアクセス領域が一致する場合において、リフレッシュ動作期間が先でデータ入出力アクセス動作期間が後の場合には、データ入出力アクセス動作の禁止指令を行う第２アクセス制御信号をアクセス制御回路に報知し、アクセス制御回路は、第２アクセス制御信号によりデータ入出力アクセス動作の禁止が報知されている場合には、アクセスコマンドとアクセスアドレスとを同期型半導体記憶装置へ出力せずに、アクセス失敗信号を外部へ出力し、アクセス失敗信号が外部へ出力されてから所定時間経過後にアクセスコマンドおよびアクセスアドレスが外部からアクセス制御回路に再度入力され、アクセス領域判定回路は、アクセスコマンドのデータ入出力アクセス動作期間とリフレッシュコマンドのリフレッシュ動作期間とが重複する際にアクセス領域が一致する場合に、入出力アクセス期間が先でリフレッシュ動作期間が後の場合には、リフレッシュコマンドの同期型半導体記憶装置への出力の禁止指令を行う第１アクセス制御信号をリフレッシュ制御回路に報知することを特徴とする。

リフレッシュ制御回路は、リフレッシュコマンドとリフレッシュアドレスと切替信号とを生成する。切替信号はリフレッシュコマンドが生成されるごとに生成され、リフレッシュコマンドが生成されたことを報知する。アクセス制御回路はアクセスコマンドとアクセスアドレスとを同期型半導体記憶装置へ出力し、切替信号に応じて、リフレッシュコマンドとリフレッシュアドレスとを同期型半導体記憶装置へ出力する。アクセスコマンドとは、例えばアクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド等が挙げられる。またリフレッシュコマンドとは、例えばアクティブコマンド、プリチャージコマンド等が挙げられる。データ入出力アクセス動作は複数のアクセスコマンドが所定の順序で同期型半導体記憶装置へ出力されることにより行われ、リフレッシュ動作は複数の種類からなるリフレッシュコマンドが所定の順序で同期型半導体記憶装置へ出力されることにより行われる。メモリ制御装置は、データ入出力アクセス動作とリフレッシュ動作とが並列動作するように同期型半導体記憶装置を制御する。

これにより同期型半導体記憶装置のリフレッシュ動作に必要なリフレッシュコマンドとリフレッシュアドレスとをメモリ制御装置から供給するため、リフレッシュ時の同時活性センスアンプ数をメモリ制御装置から自在に指定することができる。よって同時活性センスアンプ数を減少させるように指定すればノイズのピーク値を減少させることができる。またノイズのピーク値を減少させるために同時活性センスアンプ数を減少させリフレッシュ頻度が増加する場合であっても、データ入出力アクセス動作とリフレッシュ動作とを並列動作するように同期型半導体記憶装置を制御するため、リフレッシュのオーバーヘッド時間は増加せず、アクセス動作が遅くなるおそれを防止することができる。

また請求項１に係るメモリ制御装置は、アクセス領域判定回路は、前記アクセスコマンドのデータ入出力アクセス動作期間と前記リフレッシュコマンドのリフレッシュ動作期間とが重複する際に前記アクセス領域が一致する場合に、前記入出力アクセス期間が先で前記リフレッシュ動作期間が後の場合には、前記リフレッシュコマンドの前記同期型半導体記憶装置への出力の禁止指令を行う第１アクセス制御信号を前記リフレッシュ制御回路に報知することを特徴とする。

アクセス領域判定回路にはアクセスアドレスとリフレッシュアドレスとが入力され、両アドレスの指定するアクセス領域が比較される。そしてデータ入出力アクセス動作期間とリフレッシュコマンドのリフレッシュ動作期間とが重複する際にアクセス領域が一致する場合には、第１又は第２アクセス制御信号をリフレッシュ制御回路またはアクセス制御回路に報知する。第１アクセス制御信号は、アクセスコマンドの同期型半導体記憶装置への出力の禁止指令を行う。第２アクセス制御信号は、リフレッシュコマンドの同期型半導体記憶装置への出力の禁止指令を行う。

これにより同期型半導体記憶装置のデータ入出力アクセス動作期間とリフレッシュ動作期間とが重複する場合であっても、メモリ制御装置によって同期型半導体記憶装置において同じアクセス領域への重複アクセスを避けながら並列動作するように制御することができる。

また請求項１に係るメモリ制御装置は、前記アクセス領域判定回路は、前記アクセスコマンドのデータ入出力アクセス動作期間と前記リフレッシュコマンドのリフレッシュ動作期間とが重複する際に前記アクセス領域が一致する場合において、前記リフレッシュ動作期間が先で前記データ入出力アクセス動作期間が後の場合には、前記データ入出力アクセス動作の禁止指令を行う第２アクセス制御信号を前記アクセス制御回路に報知することを特徴とする。

第１アクセス制御信号は、リフレッシュ動作の禁止をリフレッシュ制御回路に報知する。第２アクセス制御信号は、データ入出力アクセス動作の禁止をアクセス制御回路に報知する。これによりアクセスコマンドとアクセスアドレスとが同期型半導体記憶装置へ出力されることを禁止すること、またリフレッシュコマンドとリフレッシュアドレスとが同期型半導体記憶装置へ出力されることを禁止することができる。よって同期型半導体記憶装置において、同じアクセス領域への重複アクセスを避けながら並列動作するように制御することができるため、リフレッシュ頻度が増加する場合であってもリフレッシュのオーバーヘッド時間は増加せず、アクセス動作が遅くなるおそれを防止することができる。

また請求項３に係るメモリ制御装置は、請求項１または請求項２に記載のメモリ制御装置において、リフレッシュ制御回路は、第１アクセス制御信号によりリフレッシュ動作の禁止が報知されている場合には、リフレッシュコマンドとリフレッシュアドレスとを生成しないことを特徴とする。

リフレッシュ動作の禁止が報知されている場合には、リフレッシュ制御回路ではリフレッシュコマンドとリフレッシュアドレスとが生成されないため、リフレッシュコマンドとリフレッシュアドレスとが同期型半導体記憶装置へ出力されることも行われない。これによりリフレッシュコマンドとリフレッシュアドレスとが同期型半導体記憶装置へ出力されることを禁止することができるため、同じアクセス領域への重複アクセスを避けながら並列動作するように制御することができる。

また請求項１に係るメモリ制御装置は、アクセス制御回路は、第２アクセス制御信号によりデータ入出力アクセス動作の禁止が報知されている場合には、アクセスコマンドとアクセスアドレスとを同期型半導体記憶装置へ出力せずに、アクセス失敗信号を外部へ出力することを特徴とする。

アクセス失敗信号は、例えばＣＰＵ等の外部制御装置へ出力されることで、同期型半導体記憶装置へのデータ入出力アクセス動作が失敗した旨が外部制御装置へ報知される。そして外部制御装置は、例えば一定時間が経過してから再度データ入出力アクセス動作を行い、このとき第２アクセス制御信号によりデータ入出力アクセス動作の禁止が報知されていなければ、データ入出力アクセス動作を行うことが可能とされる。これにより、同じアクセス領域への重複アクセスが発生した場合であっても、拒否されたアクセス動作を再度行うことができるように半導体記憶装置を制御することができる。

また請求項２に係るメモリ制御装置は、独立してデータ入出力が可能な複数のアクセス領域を備える同期型半導体記憶装置のデータ入出力アクセス動作を、アクセスコマンドとアクセスアドレスとに応じて制御するメモリ制御装置において、同期型半導体記憶装置のリフレッシュ動作に必要なリフレッシュコマンドとリフレッシュアドレスと該リフレッシュコマンドが生成されるごとに報知を行う切替信号とを生成するリフレッシュ制御回路と、切替信号に応じて、リフレッシュコマンドとリフレッシュアドレスとを同期型半導体記憶装置へ出力するアクセス制御回路と、アクセスアドレスとリフレッシュアドレスとが入力され、両アドレスの指定するアクセス領域を比較するアクセス領域判定回路とを備え、データ入出力アクセス動作とリフレッシュ動作とで並列動作を行うように同期型半導体記憶装置を制御し、リフレッシュ制御回路は、リフレッシュアドレスの指定するアクセス領域を決定し、リフレッシュ動作は、アクティブコマンドとプリチャージコマンドとから構成され、アクティブコマンドがリフレッシュ制御回路からリフレッシュアドレスの指定するアクセス領域に対して出力された後の所定時間経過後に、プリチャージコマンドがリフレッシュ制御回路からリフレッシュアドレスの指定するアクセス領域に対して出力され、アクセス領域判定回路は、アクセスコマンドのデータ入出力アクセス動作期間とリフレッシュコマンドのリフレッシュ動作期間とが重複する際にアクセス領域が一致する場合に、入出力アクセス期間が先でリフレッシュ動作期間が後の場合には、リフレッシュコマンドの同期型半導体記憶装置への出力の禁止指令を行う第１アクセス制御信号をリフレッシュ制御回路に報知することを特徴とする。

リフレッシュ動作は、アクティブコマンドとプリチャージコマンドとから構成される。アクティブコマンドがリフレッシュ制御回路から出力された後の所定時間経過後に、プリチャージコマンドがリフレッシュ制御回路から出力される。メモリ制御装置内部で発生させたリフレッシュコマンドおよびリフレッシュアドレスを同期型半導体記憶装置へ供給することで、同期型半導体記憶装置であってもいわゆるラスオンリーリフレッシュ動作を行うことができる。これにより、同期型半導体記憶装置でのリフレッシュ時の同時活性センスアンプ数を、メモリ制御装置から自在に指定することができる。よって同時活性センスアンプ数を減少させるように指定すればノイズのピーク値を減少させることができる。

本発明のメモリ制御装置およびメモリ制御システムによれば、コントロール信号ごとに制御クロックの入力を必要としない期間に、制御クロックの出力を行わない制御をメモリ制御装置で行うことにより、同期型半導体記憶装置への制御クロック入力に起因する電力消費の低減および電源ノイズの発生の低減を図ることが出来る。またメモリ制御装置内部で発生させたリフレッシュコマンドおよびリフレッシュアドレスを同期型半導体記憶装置へ供給することにより、同時活性センスアンプ数を減少させてノイズのピーク値を減少させることができる。またリフレッシュ頻度が増加する場合にも、入出力アクセス動作とリフレッシュ動作とを並列動作するように同期型半導体記憶装置を制御できるため、アクセス動作が遅くなるおそれを防止することができる。

以下、本発明のメモリ制御装置および制御システムについて具体化した実施形態を図１乃至図２０に基づき図面を参照しつつ詳細に説明する。本発明の第１概念の原理図を図１に示す。メモリ制御装置１Ｇはクロック出力回路２Ｇとクロック制御回路３Ｇとを備える。クロック制御回路３Ｇはメモリ制御装置１Ｇに入力される外部コマンドＣＭＤを受けて、外部コマンドＣＭＤに応じたクロック報知信号ＣＬＫ＿ＣＴＬをクロック出力回路２Ｇへ出力する。またクロック制御回路３Ｇはコントロール信号ＳＤ＿ＣＴＲＬを同期型半導体記憶装置（不図示）へ出力する。クロック出力回路２Ｇにはクロック報知信号ＣＬＫ＿ＣＴＬが入力され、クロック報知信号ＣＬＫ＿ＣＴＬに応じて制御クロックＳＤ＿ＣＬＫを同期型半導体記憶装置へ出力する。これにより、同期型半導体記憶装置に対して制御指令を行う個々のコントロール信号ＳＤ＿ＣＴＲＬごとに、制御の完了に必要となるクロックサイクルにおいてのみ制御クロックＳＤ＿ＣＬＫを出力し、その後の期間では制御クロックＳＤ＿ＣＬＫを止める。そして、コントロール信号ＳＤ＿ＣＴＲＬごとに制御クロックＳＤ＿ＣＬＫの入力を必要としない期間に、制御クロックＳＤ＿ＣＬＫの出力を行わない制御をメモリ制御装置１Ｇで行うことにより、同期型半導体記憶装置へのクロック入力に起因する電力消費および電源ノイズの発生の低減を図ることが出来る。

本発明の第１原理図に係る第１実施形態を図２乃至図４を用いて説明する。図２に第１実施形態に係るメモリ制御装置１の回路構成図を示す。メモリ制御装置１はクロック出力回路２とクロック制御回路３とセレクタ４とを備える。クロック出力回路２はナンドゲート９およびインバータ１０を備える。またクロック制御回路３はライト拡張回路５、リード拡張回路６、ノアゲート７、インバータ８、１ショットパルス発生回路１３を備える。ここで外部コマンドＣＭＤは、アクティブコマンドＡＣＴＶ、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴ、プリチャージコマンドＰＲＥ、パワーダウンコマンドＰＤ等の総称である。外部コマンドＣＭＤがメモリ制御装置１のセレクタ４へ入力されると、対応したコントロール信号ＳＤ＿ＣＴＲＬ（チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、クロックイネーブル信号ＣＫＥ等）がセレクタ４から同期型半導体記憶装置１２へ出力される。なお外部コマンドＣＭＤは、ＣＰＵ等から直接供給される場合の他、ＣＰＵ等から発せられた所定ビット列からなるリード、ライト等のアクセス要求のコマンドに応じて、不図示のデコーダによりデコードされた信号として供給されてもよい。

またライト拡張回路５にはライトコマンドＷＲＩＴおよび外部クロックＣＬＫが入力され、その出力信号ＷＲＩＴ２がノアゲート７に入力される。またリード拡張回路６にはリードコマンドＲＥＡＤおよび外部クロックＣＬＫが入力され、その出力信号ＲＥＡＤ２がノアゲート７に入力される。また１ショットパルス発生回路１３にはパワーダウンコマンドＰＤおよび外部クロックＣＬＫが入力され、その出力信号であるパワーダウンイグジット信号ＰＤＥＸまたはパワーダウンエントリ信号ＰＤＥＮがノアゲート７に入力される。同様にしてアクティブコマンドＡＣＴＶおよびプリチャージコマンドＰＲＥがノアゲート７に入力される。ノアゲート７の出力はインバータ８を介してクロック報知信号ＣＬＫ＿ＣＴＬとして出力され、クロック出力回路２のナンドゲート９に入力される。またナンドゲート９には外部クロックＣＬＫが入力される。ナンドゲート９の出力はインバータ１０を介して制御クロックＳＤ＿ＣＬＫとして出力され、同期型半導体記憶装置１２に入力される。

図３にメモリ制御装置１のリード動作時の動作波形図を示す。ここでＣＡＳレイテンシ（リード動作に必要なコントロール信号ＳＤ＿ＣＴＲＬの入力からリードデータＤｏｕｔの出力までのクロックサイクル数）は２クロック、バースト長は２クロックである。クロック制御回路３に入力されるパワーダウンコマンドＰＤがハイレベルからローレベルへ遷移（パワーダウン状態からイグジットする命令）されると、コントロール信号ＳＤ＿ＣＴＲＬとして、クロックイネーブル信号ＣＫＥがハイレベルとされる（矢印Ｘ０）。またパワーダウンコマンドＰＤの立ち下がりに応じて、１ショットパルス発生回路１３から１クロックサイクルのハイレベルのパワーダウンイグジット信号ＰＤＥＸが出力され、ノアゲート７に入力される（矢印Ｘ１）。ハイレベルのパワーダウンイグジット信号ＰＤＥＸがノアゲート７に入力されるとノアゲート７の出力はローレベルとされ、その出力はインバータ８でハイレベルへ反転されてクロック報知信号ＣＬＫ＿ＣＴＬとしてクロック出力回路２のナンドゲート９へ入力される（矢印Ｘ２）。ナンドゲート９には外部クロックＣＬＫが入力されており、クロック報知信号ＣＬＫ＿ＣＴＬがハイレベルの場合にのみ外部クロックＣＬＫと同期した制御クロックＳＤ＿ＣＬＫを同期型半導体記憶装置１２へ出力する（矢印Ｘ２）。

次にセレクタ４にハイレベルのアクティブコマンドＡＣＴＶが入力されると、チップセレクト信号／ＣＳおよびローアドレスストローブ信号／ＲＡＳがローレベルとされ（領域Ａ１）、同期型半導体記憶装置１２へ出力される。またハイレベルのアクティブコマンドＡＣＴＶがノアゲート７に入力されると、クロック報知信号ＣＬＫ＿ＣＴＬはハイレベルとされてクロック出力回路２のナンドゲート９へ入力され（矢印Ｘ３）、外部クロックＣＬＫと同期した制御クロックＳＤ＿ＣＬＫが同期型半導体記憶装置１２へ出力される（矢印Ｘ３）。よってクロック入力が必要な期間（パワーダウン状態からイグジットし、アクティブ動作に必要なコントロール信号ＳＤ＿ＣＴＲＬが同期型半導体記憶装置１２へ入力される２クロック分の期間）にのみ制御クロックＳＤ＿ＣＬＫが同期型半導体記憶装置１２へ出力される（領域ＣＫ１）。

次にセレクタ４にハイレベルのリードコマンドＲＥＡＤが入力されると、チップセレクト信号／ＣＳおよびカラムアドレスストローブ信号／ＣＡＳがローレベルとされ、コントロール信号ＳＤ＿ＣＴＲＬとして同期型半導体記憶装置１２へ出力される（領域Ａ２）。またリードコマンドＲＥＡＤはリード拡張回路６へも入力される。リード拡張回路６はハイレベルのリードコマンドＲＥＡＤが入力されると、ハイレベルの出力信号ＲＥＡＤ２を外部クロックＣＬＫの４クロックサイクル数の期間出力する（矢印Ｘ５）。ここでリード拡張回路６は、同期型半導体記憶装置１２のリード動作時に必要なクロックサイクル数を検出する回路であり、必要クロックサイクル数はＣＡＳレイテンシＣＬ、バースト長ＢＬ等によって各種メモリごとに定められている。本実施形態ではＣＡＳレイテンシが２、バースト長が２であるため、合計４クロックサイクルが必要である。リード拡張回路６の出力信号ＲＥＡＤ２はノアゲート７に入力される。ノアゲート７からは外部クロックＣＬＫの４クロックサイクルの期間、インバータ８でハイレベルへ反転されたクロック報知信号ＣＬＫ＿ＣＴＬがクロック出力回路２のナンドゲート９へ入力される（矢印Ｘ６）。ナンドゲート９には外部クロックＣＬＫが入力されており、外部クロックＣＬＫの４クロックサイクル分、外部クロックＣＬＫと同期した制御クロックＳＤ＿ＣＬＫを同期型半導体記憶装置１２へ出力する（矢印Ｘ７）。

同期型半導体記憶装置１２では、入力される制御クロックＳＤ＿ＣＬＫの１クロック目の立ち上がりエッジをトリガにして、ローレベルのチップセレクト信号／ＣＳおよびカラムアドレスストローブ信号／ＣＡＳが読み込まれる。そしてＣＡＳレイテンシが２、バースト長が２であるため、入力される制御クロックＳＤ＿ＣＬＫの２クロック目の立ち上がりに応じてデータのリードが開始され（矢印Ｘ８）、２クロックサイクル間にリードデータＤｏｕｔの読み出しが行われた後に、制御クロックＳＤ＿ＣＬＫの４クロック目の立ち上がりに応じてリードデータＤｏｕｔの端子がハイインピーダンスとされてデータ読み出しが終了する（矢印Ｘ９）。よってローレベルのチップセレクト信号／ＣＳおよびカラムアドレスストローブ信号／ＣＡＳが同期型半導体記憶装置１２へ入力され、リードデータＤｏｕｔの読み出しが行われる期間、すなわちリード動作においてクロック入力が必要な４クロックサイクルの期間にのみ制御クロックＳＤ＿ＣＬＫが同期型半導体記憶装置１２へ出力される（領域ＣＫ２）。

そしてセレクタ４にハイレベルのプリチャージコマンドＰＲＥが入力されると、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥがローレベルとされて同期型半導体記憶装置１２へ出力される（領域Ａ３）。またハイレベルのプリチャージコマンドＰＲＥはノアゲート７に入力され、ハイレベルのクロック報知信号ＣＬＫ＿ＣＴＬがインバータ８を介してクロック出力回路２のナンドゲート９へ入力され（矢印Ｘ１１）、１クロックサイクル分の制御クロックＳＤ＿ＣＬＫを同期型半導体記憶装置１２へ出力する（矢印Ｘ１２）。よって、ローレベルのチップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、ライトイネーブル信号／ＷＥが同期型半導体記憶装置１２へ入力される１クロック分の期間、すなわちプリチャージ動作においてクロック入力が必要な期間にのみ、制御クロックＳＤ＿ＣＬＫが同期型半導体記憶装置１２へ出力される（領域ＣＫ３）。

そしてプリチャージ動作が完了し一連のデータ読み出し動作が終了した後は、パワーダウン状態にされる。パワーダウン状態へエントリする命令として、パワーダウンコマンドＰＤがローレベルからハイレベルへ遷移されると、コントロール信号ＳＤ＿ＣＴＲＬとしてセレクタ４から出力されているクロックイネーブル信号ＣＫＥがローレベルとされる（矢印Ｘ１３）。そしてクロックイネーブル信号ＣＫＥは、パワーダウン状態にエントリされている期間中においてローレベルに保持される（領域Ａ５）。またパワーダウンコマンドＰＤの立ち上がりエッジに応じて、１ショットパルス発生回路１３から１クロックサイクルのハイレベルのパワーダウンエントリ信号ＰＤＥＮが出力され、ノアゲート７に入力される（矢印Ｘ１４）。ハイレベルのパワーダウンエントリ信号ＰＤＥＮがノアゲート７に入力されると、ハイレベルのクロック報知信号ＣＬＫ＿ＣＴＬがクロック出力回路２のナンドゲート９へ入力されることにより（矢印Ｘ１５）、外部クロックＣＬＫと同期した制御クロックＳＤ＿ＣＬＫが同期型半導体記憶装置１２へ出力される（矢印Ｘ１５）。

よって、クロックイネーブル信号ＣＫＥがアクティブ状態である期間ｔＣＫＥのうち、メモリ制御装置１へのアクティブコマンドＡＣＴＶの入力が終了してからリードコマンドＲＥＡＤが入力されるまでの期間ＴＴ１、リードデータＤｏｕｔが同期型半導体記憶装置１２から出力されてからプリチャージコマンドＰＲＥが入力されるまでの期間ＴＴ２、プリチャージコマンドＰＲＥの入力が完了してからプリチャージ動作が終了するまでの期間ＴＴ３において、同期型半導体記憶装置１２への制御クロックＳＤ＿ＣＬＫの出力は行われない。

また図４にメモリ制御装置１のライト動作時の動作波形図を示す。バースト長は２クロックである。セレクタ４にハイレベルのライトコマンドＷＲＩＴが入力されると、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥがローレベルとされ、コントロール信号ＳＤ＿ＣＴＲＬとして同期型半導体記憶装置１２へ出力される（領域Ａ４）。またハイレベルのライトコマンドＷＲＩＴがライト拡張回路５へ入力されると、外部クロックＣＬＫの２クロック分のハイレベルの出力信号ＷＲＩＴ２が出力され（矢印Ｘ２２）、ノアゲート７に入力される。ここでライト拡張回路５は、ライト動作時に必要なクロックサイクルを検出する回路であり、必要クロックサイクルはバースト長などによって各種メモリごとに定められている。本実施形態ではバースト長ＢＬが２であるため、データ入力に２クロックサイクルが必要である。

ノアゲート７からはインバータ８を介して、２クロック分のハイレベルのクロック報知信号ＣＬＫ＿ＣＴＬがクロック出力回路２のナンドゲート９へ入力され（矢印Ｘ２３）、制御クロックＳＤ＿ＣＬＫを２クロック分同期型半導体記憶装置１２へ出力する（矢印Ｘ２４）。すなわちライト動作に必要な２クロックの制御クロックＳＤ＿ＣＬＫと、コントロール信号ＳＤ＿ＣＴＲＬとが同期して同期型半導体記憶装置１２へ出力される。そして同期型半導体記憶装置１２では、バースト長が２であるため、ライトコマンドＷＲＩＴが入力されてから制御クロックＳＤ＿ＣＬＫの２クロックサイクル分の期間においてデータＤｉｎの書き込みが行われる。よって、ローレベルのチップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが同期型半導体記憶装置１２へ入力されデータＤｉｎの書き込みが行われる２クロックサイクル分の期間、すなわちライト動作においてクロック入力が必要な期間にのみ、制御クロックＳＤ＿ＣＬＫが同期型半導体記憶装置１２へ出力される（領域ＣＫ４）。そしてクロックイネーブル信号ＣＫＥがアクティブ状態である期間ｔＣＫＥのうち、メモリ制御装置１にアクティブコマンドＡＣＴＶが入力されてからライトコマンドＷＲＩＴが入力されるまでの期間ＴＴ４、同期型半導体記憶装置１２にデータＤｉｎが書き込まれてからプリチャージコマンドＰＲＥがメモリ制御装置１に入力されるまでの期間ＴＴ５、プリチャージコマンドＰＲＥが入力されてからプリチャージ動作が終了するまでの期間ＴＴ３において、同期型半導体記憶装置１２への制御クロックＳＤ＿ＣＬＫの出力は行われない。またその他の動作は図３のリード動作時の動作波形図と同様のため、ここでは説明を省略する。

リード拡張回路６の具体例を図５および図６に示す。リード拡張回路６は、同期型半導体記憶装置１２（図２）のリード動作時に必要なクロックサイクル数を検出する回路であり、必要クロックサイクル数はＣＡＳレイテンシＣＬ、バースト長ＢＬ等によって各種メモリごとに定められている。本実施形態ではＣＡＳレイテンシが２、バースト長が２であるため、４クロックサイクルの検出が必要である。図５の回路図においてリード拡張回路６は、リードコマンドＲＥＡＤ、パワーオンリセット信号ＰＯＲ、外部クロックＣＬＫ、リード期間信号ＣＬ２ＢＬ２、ＣＬ２ＢＬ４、ＣＬ３ＢＬ２、ＣＬ３ＢＬ４が入力され、出力信号ＲＥＡＤ２が出力される。そしてリードコマンドＲＥＡＤが入力されるナンドゲート５０、パワーオンリセット信号ＰＯＲが入力されるノアゲート５１を備える。ナンドゲート５０およびノアゲート５１の出力は、ナンドゲート５２ａおよび５２ｂにそれぞれ入力される。またナンドゲート５２ａおよび５２ｂによってフリップフロップ部５２が構成される。フリップフロップ部５２の出力は出力信号ＲＥＡＤ２としてリード拡張回路６から出力されるとともに、ナンドゲート５３へも入力される。またナンドゲート５３には外部クロックＣＬＫが入力され、ナンドゲート５３の出力はインバータ５４で反転されて２進カウンタ６０の初段ＪＫフリップフロップ５５のクロック端子ＣＰへ入力される。２進カウンタ６０はＪＫフリップフロップ５５乃至５８の出力端子Ｑ１乃至Ｑ３がシリアルに接続されて構成され、各フリップフロップのＪ、Ｋ端子には常時ハイレベル信号が入力され、また各フリップフロップのレディ端子Ｒｄにはノアゲート７１の出力であるリードリセット信号ＲＥＡＤＲＳＴが入力される。

ＪＫフリップフロップ５５の出力端子Ｑ１はナンドゲート６６および６７へ、ＪＫフリップフロップ５６の出力端子Ｑ２はナンドゲート６７および６８へ、ＪＫフリップフロップ５７の出力端子Ｑ３はナンドゲート６６、６７および６８へ、ＪＫフリップフロップ５８の出力端子Ｑ４はナンドゲート６９へ、それぞれ接続される。またＪＫフリップフロップ５５の出力端子Ｑ１はインバータ６１で反転されてナンドゲート６８および６９へ、ＪＫフリップフロップ５６の出力端子Ｑ２はインバータ６２で反転されてナンドゲート６６および６９へ、ＪＫフリップフロップ５７の出力端子Ｑ３はインバータ６３で反転されてナンドゲート６９へ、ＪＫフリップフロップ５８の出力端子Ｑ４はインバータ６４で反転されてナンドゲート６６、６７および６８へ、それぞれ接続される。またナンドゲート６６にはリード期間信号ＣＬ２ＢＬ２が、ナンドゲート６７にはリード期間信号ＣＬ２ＢＬ４が、ナンドゲート６８にはリード期間信号ＣＬ３ＢＬ２が、ナンドゲート６９にはリード期間信号ＣＬ３ＢＬ４が、それぞれ不図示のＣＰＵ等から入力される。ナンドゲート６６乃至６９の出力端子はナンドゲート６５に接続され、ナンドゲート６５の出力信号はインバータ７０で反転された上でパルス信号発生部８８へ入力される。パルス信号発生部８８はインバータが３つ直列接続されてなるインバータ部７３とノアゲート７１とを備え、インバータ７０の出力信号は分岐された上で、一方は直接ノアゲート７１へ入力され、他方はインバータ部７３を介してノアゲート７１へ入力される。ノアゲート７１の出力信号はリードリセット信号ＲＥＡＤＲＳＴとして２進カウンタ６０のＪＫフリップフロップ５５乃至５８へ入力されると共に、ノアゲート５１およびインバータ７２へ入力される。インバータ７２の出力端子はナンドゲート５０へ接続される。

図６のタイミングチャートを説明する。パワーオンリセット信号ＰＯＲは、不図示のＣＰＵ等からノアゲート５１へ入力される信号であり、電源投入時にハイレベルであり、電源が一定電圧に達するとローレベルへ遷移する信号である。またリード期間信号ＣＬ２ＢＬ２、ＣＬ２ＢＬ４、ＣＬ３ＢＬ２、ＣＬ３ＢＬ４は、各種メモリごとに定められているＣＡＳレイテンシおよびバースト長に応じてハイレベルとされる信号である。本実施形態ではＣＡＳレイテンシが２、バースト長が２であるため、ハイレベルのリード期間信号ＣＬ２ＢＬ２がナンドゲート６６へ入力され、リード期間信号ＣＬ２ＢＬ４、ＣＬ３ＢＬ２、ＣＬ３ＢＬ４はローレベルに維持される。

パワーオンリセット信号ＰＯＲがローレベルへ遷移した後、不図示のＣＰＵ等からハイレベルのリードコマンドＲＥＡＤがナンドゲート５０へ入力されると、ナンドゲート５０からはローレベルの信号がフリップフロップ部５２へ入力され、フリップフロップ部５２から出力される出力信号ＲＥＡＤ２は、ローレベルからハイレベルへ遷移する（矢印Ｔ１）。またハイレベルの出力信号ＲＥＡＤ２はナンドゲート５３へも入力される。ナンドゲート５３はハイレベルの出力信号ＲＥＡＤ２が入力されている期間は、外部クロックＣＬＫのハイレベル信号に同期してローレベルの信号を出力し、そのローレベルの出力はインバータ５４でハイレベルに反転されてＪＫフリップフロップ５５のクロック端子ＣＰへ入力される。すなわち外部クロックＣＬＫを２進カウンタ６０へ伝える動作をする。出力信号ＲＥＡＤ２がハイレベルとされてから１クロック目の外部クロックＣＬＫの立下りのタイミングで、２進カウンタ６０の初段ＪＫフリップフロップ５５の出力Ｑ１がハイレベルとされる（矢印Ｔ２）。以後外部クロックＣＬＫの立下りのタイミングに応じて２進カウンタ６０ではカウントアップ動作が行われ、５クロック目の外部クロックＣＬＫの立下りのタイミングで出力Ｑ１およびＱ３がハイレベル、出力Ｑ２およびＱ４がローレベルとされる（矢印Ｔ３）。このときナンドゲート６６には、ハイレベルの出力Ｑ１およびＱ３、インバータ６２および６４でハイレベルに反転された出力Ｑ２およびＱ４、ハイレベルのリード期間信号ＣＬ２ＢＬ２、と全てハイレベルの信号が入力されるため、ナンドゲート６６の出力はハイレベルからローレベルへ遷移する。

ナンドゲート６６のローレベルへ遷移した出力がナンドゲート６５へ入力されると、ナンドゲート６５からはローレベルからハイレベルへ遷移した信号がインバータ７０へ入力される。そしてインバータ７０からはハイレベルからローレベルへ遷移した信号が出力される。インバータ７０の出力がローレベルとされるとその信号はノアゲート７１およびインバータ部７３へ入力される。インバータ部７３の出力は、インバータ７０の出力がハイレベルからローレベルとされるタイミングから所定時間遅れてローレベルからハイレベルとされるため、その遅延時間の間はノアゲート７１への入力は全てローレベルの信号が入力されるため、ノアゲート７１からはハイレベルのパルス信号であるリードリセット信号ＲＥＡＤＲＳＴが出力される（領域Ｇ１）。パルス波形のリードリセット信号ＲＥＡＤＲＳＴがＪＫフリップフロップ５５乃至５８のレディ端子Ｒｄに入力されると、出力Ｑ１乃至Ｑ４は全てローレベルへリセットされる（矢印Ｔ４）。また同時に、パルス波形のリードリセット信号ＲＥＡＤＲＳＴがノアゲート５１へ入力されるとともに、インバータ７２を介してナンドゲート５０へ入力されると、ノアゲート５１からローレベルの信号、ナンドゲート５０からハイレベルの信号がそれぞれフリップフロップ部５２へ入力され、フリップフロップ部５２の出力（出力信号ＲＥＡＤ２）はローレベルへリセットされる（矢印Ｔ５）。よってリードコマンドＲＥＡＤが入力されてから４クロックサイクルの期間ｔＲＥＡＤの間、出力信号ＲＥＡＤ２はハイレベルが維持される。

これにより、リード拡張回路６によって同期型半導体記憶装置１２のリード動作時に必要な４クロックサイクル数が検出され、検知されたクロックサイクルの期間中に出力信号ＲＥＡＤ２がハイレベルとされる。なお制御されるメモリのＣＡＳレイテンシが２、バースト長が４のときは、ハイレベルのリード期間信号ＣＬ２ＢＬ４をナンドゲート６７に入力すれば、リードコマンドＲＥＡＤが入力されてから６クロックサイクルの期間ｔＲＥＡＤが検出される。同様に、ＣＡＳレイテンシが３、バースト長が２のときは、ハイレベルのリード期間信号ＣＬ３ＢＬ２をナンドゲート６８に入力すれば、５クロックサイクルの期間ｔＲＥＡＤが検出され、ＣＡＳレイテンシが３、バースト長が４のときは、ハイレベルのリード期間信号ＣＬ３ＢＬ４をナンドゲート６９に入力すれば、７クロックサイクルの期間ｔＲＥＡＤが検出される。

ライト拡張回路５の具体例を図７および図８に示す。ライト拡張回路５は、同期型半導体記憶装置１２のライト動作時に必要なクロック数のクロックサイクル数を検出する回路であり、必要クロック数はバースト長などによって各種メモリごとに定められている。本実施形態ではバースト長ＢＬが２であるため、２クロックサイクルの検出が必要である。
図７の回路図に示すようにライト拡張回路５は、図５のリード拡張回路６のリード検出部８０および２進カウンタ６０に代えて、ライト検出部８１およびダウンカウンタ８６を備える構造を有する。またリードコマンドＲＥＡＤに代えてライトコマンドＷＲＩＴがナンドゲート５０へ入力され、出力信号ＲＥＡＤ２に代えて出力信号ＷＲＩＴ２がフリップフロップ部５２から出力される。またバースト長信号ＢＬ２、ＢＬ４、ＢＬ８がライト検出部８１へ入力される。

ライト検出部８１はスイッチＷＳＷ１乃至ＷＳＷ３を備え、ＪＫフリップフロップ５６乃至５８の否定出力ＱＢ２乃至ＱＢ４がそれぞれ入力される。またバースト長信号ＢＬ２、ＢＬ４、ＢＬ８はそれぞれスイッチＷＳＷ１乃至ＷＳＷ３のＮＭＯＳトランジスタのゲートに入力されるとともに、インバータ８２乃至８４で反転された上でスイッチＷＳＷ１乃至ＷＳＷ３のＰＭＯＳトランジスタのゲートに入力される。バースト長信号ＢＬ２、ＢＬ４、ＢＬ８は不図示のＣＰＵ等からライト拡張回路５へ入力される信号であり、各種メモリごとに定められているバースト長に応じてハイレベルとされる信号である。ダウンカウンタ８６はＪＫフリップフロップ５５乃至５８を備え、各フリップフロップの否定出力端子ＱＢ１乃至ＱＢ３が次段のＪＫフリップフロップのクロック端子ＣＰに接続される構造を有する。その他の構造は図５のリード拡張回路６と同様のため、ここでは説明を省略する。

本実施形態ではバースト長が２であるため、不図示のＣＰＵ等からハイレベルのバースト長信号ＢＬ２がスイッチＷＳＷ１へ入力され、ローレベルのバースト長信号ＢＬ４およびＢＬ８がスイッチＷＳＷ２およびＷＳＷ３へ入力されることで、スイッチＷＳＷ１は導通状態、スイッチＷＳＷ２およびＷＳＷ３は非導通状態が維持される。そしてパワーオンリセット信号ＰＯＲがローレベルへ遷移した後、不図示のＣＰＵ等からハイレベルのライトコマンドＷＲＩＴがナンドゲート５０へ入力されると、フリップフロップ部５２から出力される出力信号ＷＲＩＴ２は、ローレベルからハイレベルへ遷移する（矢印Ｔ１０）。またリード拡張回路６の動作と同様にして、ハイレベルの出力信号ＷＲＩＴ２が入力されることに応じてダウンカウンタ８６は外部クロックＣＬＫと同期してカウントダウン動作を開始し、否定出力ＱＢ１乃至ＱＢ４が出力される（領域Ｇ２）。スイッチＷＳＷ１は導通状態とされているため、否定出力ＱＢ２はスイッチＷＳＷ１を介してパルス信号発生部８８へ入力されている。そして否定出力ＱＢ２のハイレベルからローレベルへの立ち下がりに応じて、パルス信号発生部８８からはハイレベルのパルス信号であるライトリセット信号ＷＲＲＳＴが出力される（矢印Ｔ１１）。パルス波形のライトリセット信号ＷＲＲＳＴがＪＫフリップフロップ５５乃至５８のレディ端子Ｒｄに入力されると、否定出力ＱＢ１乃至ＱＢ４は全てハイレベルへリセットされる（矢印Ｔ１２）。またリード拡張回路６の動作と同様にして、パルス波形のライトリセット信号ＷＲＲＳＴに応じてフリップフロップ部５２の出力（出力信号ＷＲＩＴ２）はローレベルへリセットされる（矢印Ｔ１３）。よってライトコマンドＷＲＩＴが入力されてから２クロックサイクルの期間ｔＷＲＩＴの間、出力信号ＷＲＩＴ２はハイレベルが維持される。

よってライト拡張回路５によって同期型半導体記憶装置１２のライト動作時に必要な２クロックサイクル数が検出され、検知されたクロックサイクルの期間中に出力信号ＷＲＩＴ２がハイレベルとされる。なお制御されるメモリのバースト長が４のときは、ハイレベルのバースト長信号ＢＬ４をスイッチＷＳＷ２に入力すれば、ライトコマンドＷＲＩＴが入力されてから４クロックサイクルの期間ｔＷＲＩＴが検出される。同様にバースト長が８のときは、ハイレベルのバースト長信号ＢＬ８をスイッチＷＳＷ３に入力すれば、８クロックサイクルの期間ｔＷＲＩＴが検出される。

従来のメモリ制御装置では、同期型半導体記憶装置へのデータの入出力に合わせて、クロックイネーブル信号ＣＫＥの状態を制御するとともに、同期型半導体記憶装置に供給するクロック信号の動作停止状態、動作開始状態の制御をも同時に行っていた。よってクロックイネーブル信号ＣＫＥがハイレベルでありアクティブ状態である期間ｔＣＫＥ（図３、図４）の全期間において、メモリ制御装置１から同期型半導体記憶装置１２へ制御クロックＳＤ＿ＣＬＫが供給されるため、この期間中は充放電電流が常時消費され、また電源ノイズが常時発生していた。またメモリ制御装置１と同期型半導体記憶装置１２とは配線で接続され、その接続経路が有する配線容量の充放電による電力消費が発生していた。しかし第１実施形態のメモリ制御装置１においてリード動作時（図３）では、クロックイネーブル信号ＣＫＥがアクティブ状態である期間ｔＣＫＥのうち、期間ＴＴ１、ＴＴ２、ＴＴ３において、メモリ制御装置１から同期型半導体記憶装置１２への制御クロックＳＤ＿ＣＬＫの供給を停止することができる。またライト動作時（図４）においては、期間ＴＴ４、期間ＴＴ５、期間ＴＴ３において、メモリ制御装置１から同期型半導体記憶装置１２への制御クロックＳＤ＿ＣＬＫの供給を停止することができる。同期型半導体記憶装置１２が制御クロックＳＤ＿ＣＬＫの入力を必要としない期間に制御クロックＳＤ＿ＣＬＫの入力を行わない制御をメモリ制御装置１で行うことにより、同期型半導体記憶装置１２へのクロック入力に起因する電力消費および電源ノイズの発生の低減を図ることが出来る。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第１実施形態ではリード動作時およびライト動作時において、同期型半導体記憶装置１２が制御クロックＳＤ＿ＣＬＫの入力を必要としない期間に制御クロックＳＤ＿ＣＬＫの入力を行わない制御をメモリ制御装置１で行うとしたが、この形態に限らない。例えばオートリフレッシュ動作時において、オートリフレッシュコマンドを読み込むために必要な期間のみ制御クロックＳＤ＿ＣＬＫが入力される制御をメモリ制御装置１で行うことも可能である。またセルフリフレッシュ動作時において、セルフリフレッシュエントリのコマンド、およびセルフリフレッシュイグジットのコマンドを読み込むために必要な期間のみ制御クロックＳＤ＿ＣＬＫの入力を行うことも可能である。またパワーダウン状態の動作時において、パワーダウンエントリのコマンド、およびパワーダウンイグジットのコマンドを読み込むために必要な期間のみ制御クロックＳＤ＿ＣＬＫの入力を行うことも可能である。

本発明の第２概念の原理図を図９に示す。メモリ制御装置１ａはアクセス領域判定回路１００，リフレッシュ制御回路１０１，アクセス制御回路１０２を備える。
アクセス制御回路１０２には不図示の外部ＣＰＵ等から外部コマンドＣＭＤおよび外部アドレスＡＤＤが入力される。リフレッシュ制御回路１０１はリフレッシュコマンドＲＣＭＤ、リフレッシュアドレスＲＡＤＤおよび切替信号ＳＷを生成し、生成されたリフレッシュコマンドＲＣＭＤおよびリフレッシュアドレスＲＡＤＤは、アクセス領域判定回路１００およびアクセス制御回路１０２へ入力される。また切替信号ＳＷは、アクセス制御回路１０２へ入力される。また外部から入力された外部コマンドＣＭＤおよび外部アドレスＡＤＤは、アクセス領域判定回路１００およびアクセス制御回路１０２へ入力される。アクセス制御回路１０２からは制御コマンド信号ＳＤ＿ＣＭＤおよび制御アドレスＳＤ＿ＡＤＤがそれぞれ同期型半導体記憶装置１２へ出力される。アクセス領域判定回路１００から出力されるアクセス制御信号ＡＣＣＣＮＴはアクセス制御回路１０２へ、またリフレッシュ制御信号ＲＯＲＣＮＴはリフレッシュ制御回路１０１へそれぞれ入力される。なおアクセス制御信号ＡＣＣＣＮＴ、リフレッシュ制御信号ＲＯＲＣＮＴは第１又は第２アクセス制御信号の一例である。

外部コマンドＣＭＤは、不図示のＣＰＵ等から同期型半導体記憶装置１２へリード要求、ライト要求等を行う際に、外部制御部からメモリ制御装置１ａへ入力されるコマンドである。そして外部コマンドＣＭＤは、アクティブコマンドＡＣＴＶ、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴ、プリチャージコマンドＰＲＥ等の組み合わせによって構成される。例えばリード要求は、アクティブコマンドＡＣＴＶ、リードコマンドＲＥＡＤ、プリチャージコマンドＰＲＥの３種のコマンドが所定のクロック間隔で順番にアクセス制御回路１０２へ入力されることにより行われる。なお要求されたアクセス動作を行うために入力された一連のコマンドの動作が終了するまでにかかる期間を、データ入出力アクセス動作期間と定義する。例えばリード要求では、アクティブコマンド信号ＡＣＴＶが同期型半導体記憶装置１２へ入力されてから、プリチャージコマンドＰＲＥが同期型半導体記憶装置１２へ入力されてプリチャージ動作が終了するまでの期間がデータ入出力アクセス動作期間に相当する。また、アクセス制御回路１０２へ入力されたアクティブコマンドＡＣＴＶ等のコマンドは、アクセス制御回路１０２でそれぞれ対応した制御コマンド信号ＳＤ＿ＣＭＤ（チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ）に変換された上で同期型半導体記憶装置１２へ出力される。

メモリ制御装置１ａによるリフレッシュ動作を説明する。メモリ制御装置１ａはリフレッシュ制御回路１０１を備え、リフレッシュ制御回路１０１からアクセス制御回路１０２へはリフレッシュコマンドＲＣＭＤとリフレッシュアドレスＲＡＤＤとが出力される。アクセス制御回路１０２は、リフレッシュコマンドＲＣＭＤとリフレッシュアドレスＲＡＤＤとを、それぞれ制御コマンド信号ＳＤ＿ＣＭＤおよび制御アドレスＳＤ＿ＡＤＤへ変換して同期型半導体記憶装置１２へ出力する。リフレッシュコマンドＲＣＭＤは、ＲＯＲアクティブコマンドＲＯＲＡＣＴおよびＲＯＲプリチャージコマンドＲＯＲＰＲＥから構成され、当該コマンドによって同期型半導体記憶装置１２に対してラスオンリーリフレッシュ（ＲＡＳ Ｏｎｌｙ Ｒｅｆｒｅｓｈ）を行わせる。ここで要求されたリフレッシュ動作を行うために入力された一連のリフレッシュコマンドの動作が終了するまでにかかる期間を、リフレッシュ動作期間と定義する。例えば、ＲＯＲアクティブコマンドＲＯＲＡＣＴが同期型半導体記憶装置１２へ入力されてから、ＲＯＲプリチャージコマンドＲＯＲＰＲＥが同期型半導体記憶装置１２へ入力されてプリチャージ動作が終了するまでの期間がリフレッシュ動作期間に相当する。このようにメモリ制御装置１ａ内部でリフレッシュコマンドおよびリフレッシュアドレスを発生して同期型半導体記憶装置１２へ供給を行えば、同期型半導体記憶装置１２でのリフレッシュ時の同時活性センスアンプ数を、メモリ制御装置１ａから自在に指定することができるため、同時活性センスアンプ数を減少させるように指定すればノイズのピーク値を減少させることができる。

またアクセス制御回路１０２は、外部コマンドＣＭＤのデータ入出力アクセス動作期間とリフレッシュコマンドＲＣＭＤのリフレッシュ動作期間とが重複して入力される場合に、両コマンドによってアクセスされるアクセス領域が異なる場合には、外部コマンドＣＭＤを構成するアクティブコマンドＡＣＴＶ、リードコマンドＲＥＡＤ、プリチャージコマンドＰＲＥ等の各コマンドと、リフレッシュコマンドＲＣＭＤを構成するＲＯＲアクティブコマンドＲＯＲＡＣＴ、ＲＯＲプリチャージコマンドＲＯＲＰＲＥの各コマンドとのそれぞれを、所定タイミングで制御コマンド信号ＳＤ＿ＣＭＤへ変換して出力する、並列変換処理動作を行うことができる。一方、外部コマンドＣＭＤのデータ入出力アクセス動作期間とリフレッシュコマンドＲＣＭＤのリフレッシュ動作期間とが重複する場合に、両コマンドによってアクセスされるアクセス領域が同一である場合には、並列変換処理が禁止される。すなわち先に入力されたコマンドの動作期間が終了するまでは、後に入力されたコマンドが同期型半導体記憶装置１２へ出力されることがないように制御が行われる。

並列変換処理の作用を説明する。外部コマンドＣＭＤのデータ入出力アクセス動作期間が先、リフレッシュコマンドＲＣＭＤのリフレッシュ動作期間が後で、両者の動作期間が重複する場合にアクセス領域が同一の場合には、外部コマンドＣＭＤのデータ入出力アクセス動作期間が終了するまではリフレッシュコマンドＲＣＭＤ、リフレッシュアドレスＲＡＤＤ、切替信号ＳＷの出力が禁止される。リフレッシュ動作が禁止かどうかは、リフレッシュ制御信号ＲＯＲＣＮＴによってリフレッシュ制御回路１０１へ報知される。またリフレッシュコマンドＲＣＭＤのリフレッシュ動作期間が先、外部コマンドＣＭＤのデータ入出力アクセス動作期間が後で、両者の動作期間が重複する場合にアクセス領域が同一の場合には、リフレッシュコマンドＲＣＭＤのリフレッシュ動作期間が終了するまでは外部コマンドＣＭＤ、外部アドレスＡＤＤの同期型半導体記憶装置１２への出力が禁止される。禁止の旨は、アクセス制御信号ＡＣＣＣＮＴによってアクセス制御回路１０２へ報知される。

これによりリフレッシュ時に同時活性するセンスアンプ数を減少させリフレッシュ頻度を増加させる場合でも、外部コマンドＣＭＤによる動作とリフレッシュ動作とを並列動作できるため、リフレッシュのオーバーヘッド時間は増加せず、アクセス動作が遅くなるおそれを防止することができる。

本発明の第２概念に係る第１実施形態を図１０乃至図２０を用いて説明する。図１０に第１実施形態に係るメモリ制御装置１ａの回路構成図を示す。メモリ制御装置１ａはアクセス領域判定回路１００，リフレッシュ制御回路１０１，アクセス制御回路１０２を備える。リフレッシュ制御回路１０１はリフレッシュ間隔タイマ３０、リフレッシュコマンド発生回路３１、ＲＯＲアドレスカウンタ３２を備え、アクセス制御回路１０２はコマンド制御回路３４、アドレス切替回路３３を備える。コマンド制御回路３４には外部コマンドＣＭＤ、アクセス制御信号ＡＣＣＣＮＴ、切替信号ＲＯＲＳＷ、リフレッシュコマンドＲＣＭＤがそれぞれ入力される。リフレッシュコマンドＲＣＭＤは、ＲＯＲアクティブコマンドＲＯＲＡＣＴおよびＲＯＲプリチャージコマンドＲＯＲＰＲＥから構成される。コマンド制御回路３４は、入力された外部コマンドＣＭＤを制御コマンド信号ＳＤ＿ＣＭＤへと変換した上で同期型半導体記憶装置１２へ出力する。またコマンド制御回路３４は、外部コマンドＣＭＤが入力された場合であってもアクセスが許可されておらず制御コマンド信号ＳＤ＿ＣＭＤを出力できない時は、アクセス失敗信号ＡＣＴＮＧを不図示のＣＰＵへ出力する。またアドレス切替回路３３にはＲＯＲアドレスＲＯＲＡＤＤ、外部アドレスＡＤＤ、切替信号ＲＯＲＳＷが入力され、アドレス切替回路３３からは制御アドレスＳＤ＿ＡＤＤが同期型半導体記憶装置１２へ出力される。

リフレッシュ制御回路１０１のリフレッシュ間隔タイマ３０には、不図示の回路から出力されたパワーオンリセット信号ＰＯＲが入力される。またリフレッシュ間隔タイマ３０からはリフレッシュイネーブル信号ＲＥＦＥＮが出力される。リフレッシュコマンド発生回路３１にはリフレッシュイネーブル信号ＲＥＦＥＮ、パワーオンリセット信号ＰＯＲ、およびリフレッシュ制御信号ＲＯＲＣＮＴが入力される。リフレッシュコマンド発生回路３１から出力されたＲＯＲイネーブル信号ＲＯＲＥＮはアクセス領域判定回路１００へ、出力された切替信号ＲＯＲＳＷはアドレス切替回路３３およびコマンド制御回路３４へ、出力されたリフレッシュコマンドＲＣＭＤはコマンド制御回路３４へ、出力された信号ＲＯＲＡＤＣＮＴはＲＯＲアドレスカウンタ３２へそれぞれ入力される。ＲＯＲアドレスカウンタ３２にはＲＯＲアドレスカウント信号ＲＯＲＡＤＣＮＴおよびパワーオンリセット信号ＰＯＲが入力される。またＲＯＲアドレスカウンタ３２はＲＯＲアドレスＲＯＲＡＤＤをアドレス切替回路３３およびアクセス領域判定回路１００へ出力する。アクセス領域判定回路１００にはＲＯＲアドレスＲＯＲＡＤＤ、外部アドレスＡＤＤ、ＲＯＲイネーブル信号ＲＯＲＥＮ、外部コマンドＣＭＤが入力され、アクセス領域判定回路１００からはリフレッシュ制御信号ＲＯＲＣＮＴ、アクセス制御信号ＡＣＣＣＮＴが出力される。なおＲＯＲアドレスＲＯＲＡＤＤにはＲＯＲバンクアドレスＲＯＲＢＡが、外部アドレスＡＤＤには外部バンクアドレスＢＡがそれぞれ含まれている。

リフレッシュ間隔タイマ３０の構成および作用について説明する。リフレッシュ間隔タイマ３０はリフレッシュイネーブル信号ＲＥＦＥＮを所定周期でリフレッシュコマンド発生回路３１へ出力する回路である。リフレッシュ間隔タイマ３０はオシレータおよびカウンタを備え、パワーオンリセット信号ＰＯＲが入力される。パワーオンリセット信号ＰＯＲは電源投入時にハイレベルであり、電源電圧が所定の値まで上昇するとローレベルとなる信号である。電源投入後、ローレベルのパワーオンリセット信号ＰＯＲがリフレッシュ間隔タイマ３０に入力されると、オシレータが発振を開始し、カウンタで分周されることにより所定周期でリフレッシュイネーブル信号ＲＥＦＥＮが出力される。所定周期は例えば１６（μｓ）毎のような周期である。またリフレッシュコマンド発生回路３１は、リフレッシュイネーブル信号ＲＥＦＥＮに基づいてリフレッシュコマンドＲＣＭＤを出力する。同期型半導体記憶装置１２では、制御コマンド信号ＳＤ＿ＣＭＤに変換されたリフレッシュコマンドＲＣＭＤの入力に応じてリフレッシュ動作が行われる。

リフレッシュコマンド発生回路３１の構成および作用について説明する。リフレッシュコマンド発生回路３１の回路図を図１１、動作波形図を図１２に示す。図１１において、リフレッシュコマンド発生回路３１は、入力部３７、信号出力部３８、信号出力部４１、パルス信号発生部３９、カウンタ部４０、ＲＯＲＥＮＤ信号発生部４２を備える構成を有する。コマンド発生回路３１には、リフレッシュイネーブル信号ＲＥＦＥＮ、リフレッシュ制御信号ＲＯＲＣＮＴ、外部クロックＣＬＫが入力され、ＲＯＲイネーブル信号ＲＯＲＥＮ、ＲＯＲアドレスカウント信号ＲＯＲＡＤＣＮＴ、ＲＯＲアクティブコマンドＲＯＲＡＣＴ、ＲＯＲプリチャージコマンドＲＯＲＰＲＥ、切替信号ＲＯＲＳＷがそれぞれ出力される。

カウンタ部４０は４つのＪＫフリップフロップが直列に接続されて構成され、Ｊ、Ｋ端子には常時ハイレベルの信号が入力され、４ビットの２進カウンタとして動作する。図１２において電源投入後所定時間が経過しパワーオンリセット信号ＰＯＲがローレベルとされた後に、リフレッシュ間隔タイマ３０からハイレベルのリフレッシュイネーブル信号ＲＥＦＥＮが入力部３７へ入力されると、外部クロックＣＬＫの立ち上がりエッジに応じて入力部３７のインバータ４３の出力はハイレベルからローレベルへ遷移する。ここでアクセス領域判定回路１００からハイレベルのリフレッシュ制御信号ＲＯＲＣＮＴが入力されている場合には、信号出力部３８のナンドゲート４４の出力はローレベルへ遷移し、奇数段のインバータを介することでＲＯＲイネーブル信号ＲＯＲＥＮはハイレベルとされる。（図１２、矢印Ｙ１）。またインバータ４３の出力がハイレベルからローレベルへ遷移することに応じて、パルス信号発生部３９からはハイレベルのパルス信号であるＲＯＲアドレスカウント信号ＲＯＲＡＤＣＮＴが出力される（図１２、矢印Ｙ２）。

カウンタ部４０のインバータ４５でローレベルへ反転されたＲＯＲイネーブル信号ＲＯＲＥＮが各ＪＫフリップフロップのレディ端子Ｒｄに入力されると、カウンタ部４０は外部クロックＣＬＫの立ち下がりエッジのタイミングでカウンタ動作を開始する。そして各ＪＫフリップフロップの出力Ｑ１乃至Ｑ４が“Ｈ（ハイレベル）、Ｌ（ローレベル）、Ｌ、Ｌ”とされたときに、ナンドゲート４６の出力はハイレベルからローレベルへ遷移し、ナンドゲート４７からはハイレベルの切替信号ＲＯＲＳＷが出力される（図１２、矢印Ｙ３）。またナンドゲート４６の出力はインバータ４８でハイレベルへ反転され、ＲＯＲアクティブコマンドＲＯＲＡＣＴとして出力される（矢印Ｙ４）。同様にして、カウンタ部４０が動作を開始してから７クロック目の立ち上がりエッジのタイミングで、各ＪＫフリップフロップの出力Ｑ１乃至Ｑ３が“Ｈ、Ｈ、Ｈ”とされたときに、ナンドゲート４９の出力はハイレベルからローレベルへ遷移し、ナンドゲート４７からはハイレベルの切替信号ＲＯＲＳＷが出力される（矢印Ｙ５）。またナンドゲート４９の出力はインバータ１５でハイレベルへ反転され、ＲＯＲプリチャージコマンドＲＯＲＰＲＥとして出力される（矢印Ｙ６）。

カウンタ部４０が動作を開始してから１０クロック目の立ち上がりエッジのタイミングで、各ＪＫフリップフロップの出力Ｑ１乃至Ｑ４が“Ｌ、Ｈ、Ｌ、Ｈ”とされたときに、ＲＯＲＥＮＤ信号発生部４２のナンドゲート１６の出力はハイレベルからローレベルへ遷移するため、インバータ１７の出力である信号ＲＯＲＥＮＤはローレベルからハイレベルへ遷移する（矢印Ｙ７）。信号ＲＯＲＥＮＤのハイレベルへの遷移に応じて入力部３７の出力もローレベルからハイレベルへ遷移するため、ＲＯＲイネーブル信号ＲＯＲＥＮはローレベルとされる（矢印Ｙ８）。ＲＯＲイネーブル信号ＲＯＲＥＮがローレベルとされると、カウンタ部４０の各フリップフロップのレディ端子Ｒｄにはハイレベルの信号が入力され出力Ｑ１乃至Ｑ４はローレベルへリセットされ（矢印Ｙ９）、カウンタ部４０のリセットに応じて信号ＲＯＲＥＮＤもローレベルとされる（矢印Ｙ１０）。

ＲＯＲアドレスカウンタ３２の構成を図１３を用いて説明する。ＲＯＲアドレスカウンタ３２はＪＫフリップフロップＦＦ０乃至ＦＦ（ｎ＋１）が直列に接続されて構成され、Ｊ、Ｋ端子には常時ハイレベルの信号が入力され、２進カウンタとして動作する。パワーオンリセット信号ＰＯＲが各ＪＫフリップフロップのレディ端子Ｒｄに入力される。フリップフロップＦＦ（ｎ＋１）の出力はＲＯＲバンクアドレスＲＯＲＢＡである。フリップフロップＦＦ０乃至ＦＦｎの出力はＲＯＲアドレスＲＯＲＡＤＤのビット列ＲＯＲＡＤＤ０乃至ＲＯＲＡＤＤｎを構成する。フリップフロップＦＦ０のクロック端子ＣＰには、リフレッシュコマンド発生回路３１から出力された信号ＲＯＲＡＤＣＮＴが入力される。これにより、１パルス分の信号ＲＯＲＡＤＣＮＴがＲＯＲアドレスカウンタ３２へ入力されるたびに、ＲＯＲアドレスＲＯＲＡＤＤが更新される。

コマンド制御回路３４の構成および作用を図１４、図１５を用いて説明する。コマンド制御回路３４はデコード部１９乃至２３を備え、デコード部１９乃至２３の出力端はコマンド制御部１９ａ乃至２３ａを介して第２デコード部２４へ接続される。コマンド制御部１９ａはスイッチ部１９ｂを備え、マスタースレーブフリップフロップ部１９ｃの出力および接地電圧Ｖｓｓがスイッチ部１９ｂに入力される。コマンド制御部２０ａ乃至２３ａもコマンド制御部１９ａと同様の構成を有する。ただしコマンド制御部２０ａには接地電圧Ｖｓｓに代えてＲＯＲアクティブコマンドＲＯＲＡＣＴ、コマンド制御部２３ａには接地電圧Ｖｓｓに代えてＲＯＲプリチャージコマンドＲＯＲＰＲＥがそれぞれ入力される。アクセス制御部２５には、アクセス領域判定回路１００から発信されるアクセス制御信号ＡＣＣＣＮＴ、外部クロックＣＬＫ、デコード部２０の出力であるアクティブコマンドＡＣＴＶが入力される。アクセス制御信号ＡＣＣＣＮＴと外部クロックＣＬＫとがナンドゲート２６に入力され、ナンドゲート２６の出力はインバータで反転されて出力された上でコマンド制御部１９ａ乃至２３ａの各マスタースレーブフリップフロップ部の入力制御部に入力される。コマンド制御部１９ａ乃至２３ａの各スイッチ部には切替信号ＲＯＲＳＷが入力される。デコード部１９乃至２３には、信号ＣＭＤ０，信号ＣＭＤ１、信号ＣＭＤ２からなる３ビットのビット列で構成される外部コマンドＣＭＤが入力される。

コマンド制御回路３４は、リフレッシュコマンド発生回路３１から入力される切替信号ＲＯＲＳＷに応じて、外部コマンドＣＭＤとリフレッシュコマンドＲＣＭＤとを択一に選択して同期型半導体記憶装置１２へ出力する回路である。すなわち切替信号ＲＯＲＳＷがローレベル時には、外部コマンドＣＭＤを制御コマンド信号ＳＤ＿ＣＭＤにデコードして同期型半導体記憶装置１２へ出力する。一方切替信号ＲＯＲＳＷがハイレベル時には、リフレッシュコマンド発生回路３１から入力されるリフレッシュコマンドＲＣＭＤ（ＲＯＲアクティブコマンドＲＯＲＡＣＴおよびＲＯＲプリチャージコマンドＲＯＲＰＲＥ）を制御コマンド信号ＳＤ＿ＣＭＤにデコードして同期型半導体記憶装置１２へ出力する。コマンド制御部１９ａの動作をみると、切替信号ＲＯＲＳＷがローレベル時には、スイッチ１９ｄが導通、スイッチ１９ｅが非導通とされ、マスタースレーブフリップフロップ部１９ｃの出力が第２デコード部２４へ出力される。また切替信号ＲＯＲＳＷがハイレベル時には、スイッチ１９ｄが非導通、スイッチ１９ｅが導通とされ、接地電圧Ｖｓｓが第２デコード部２４へ出力される。そしてコマンド制御部２０ａ乃至２３ａでも同様の動作が行われる。

コマンド制御回路３４は、アクセス領域判定回路１００から発信されるアクセス制御信号ＡＣＣＣＮＴがハイレベル時（アクセス可）には、入力される外部コマンドＣＭＤを制御コマンド信号ＳＤ＿ＣＭＤへデコードした上で同期型半導体記憶装置１２へ出力する。またアクセス制御信号ＡＣＣＣＮＴがローレベル時（アクセス不可）には、ハイレベルの期間中に入力された外部コマンドＣＭＤを、同期型半導体記憶装置１２へ伝達しないようにブロックする役割を有する。

ここで外部コマンドＣＭＤによってアクセスされる同期型半導体記憶装置のアクセス領域と、リフレッシュ動作によってアクセスされる同期型半導体記憶装置のアクセス領域とが一致し、先にリフレッシュ動作が行われていた場合には、外部コマンド信号によるアクセスが不可であることを示すローレベルのアクセス制御信号ＡＣＣＣＮＴが、アクセス制御部２５のナンドゲート２６に入力される。するとアクセス制御部２５の出力はつねにローレベルとされるため、コマンド制御部１９ａ乃至２３ａのマスタースレーブフリップフロップ部のマスター側のフリップフロップは入力が共にハイレベルとされるため、デコード部１９乃至２３の出力は、コマンド制御部１９ａ乃至２３ａを介して第２デコード部２４へ伝達されることがなくなる。またローレベルのアクセス制御信号ＡＣＣＣＮＴはインバータでハイレベルに反転されてナンドゲート２７へ入力されるため、アクセス不可期間中に外部のＣＰＵ等から同期型半導体記憶装置１２へアクセス動作しようとすると、ハイレベルのアクティブ信号ＡＣＴ１がナンドゲート２７へ入力され、インバータで反転されたハイレベルのアクセス失敗信号ＡＣＴＮＧがアクセス制御部２５から出力される。アクセス失敗信号ＡＣＴＮＧは不図示のＣＰＵ等へ入力され、同期型半導体記憶装置１２へのアクセス動作が失敗した旨が報知される。そしてＣＰＵは一定時間経過後のリフレッシュ動作が終了した時に再度アクセス動作を行う。

一方、外部コマンドＣＭＤによってアクセスされる半導体記憶装置のアクセス領域と、リフレッシュ動作によってアクセスされる半導体記憶装置のアクセス領域とが不一致の場合には、アクセス可能であることを示すハイレベルのアクセス制御信号ＡＣＣＣＮＴがアクセス制御部２５のナンドゲート２６に入力される。するとアクセス制御部２５からコマンド制御部１９ａ乃至２３ａへ、外部クロックＣＬＫと同様の波形を有する信号が入力されるため、アクセス制御部２５の出力がハイレベル時にマスタースレーブフリップフロップ部のマスター側にデコード部１９乃至２３の出力が取り込まれ、アクセス制御部２５の出力がローレベル時に取り込まれた信号がマスタースレーブフリップフロップ部のスレーブ側に伝達され、第２デコード部２４へ出力されることで、デコード部１９乃至２３の出力は第２デコード部２４へ伝達される。

よって切替信号ＲＯＲＳＷがローレベルで、アクセス制御信号ＡＣＣＣＮＴがハイレベル時（アクセス可）には、図１５に示すＣＭＤ０，ＣＭＤ１、ＣＭＤ２の所定のビット列からなる外部コマンドＣＭＤが入力されると、デコード部１９乃至２３のうち外部コマンドＣＭＤのコマンド内容に応じたデコード部からハイレベルの信号が出力され、第２デコード部２４へ伝達される。第２デコード部２４は図１５に示すように、ハイレベルのアイドルコマンドＩＤＬＥ、アクティブコマンドＡＣＴＶ、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴ、プリチャージコマンドＰＲＥが入力されると、それぞれ対応したチップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥにデコードして出力する。

アドレス切替回路３３の構成および作用を説明する。アドレス切替回路３３は切替信号ＲＯＲＳＷに応じてＲＯＲアドレスＲＯＲＡＤＤと外部アドレスＡＤＤとの一方を制御アドレスＳＤ＿ＡＤＤとして選択的に同期型半導体記憶装置１２へ出力する回路である。切替信号ＲＯＲＳＷがローレベル時には外部アドレスＡＤＤを制御アドレスＳＤ＿ＡＤＤとして出力し、切替信号ＲＯＲＳＷがハイレベル時にはＲＯＲアドレスＲＯＲＡＤＤを制御アドレスＳＤ＿ＡＤＤとして出力する動作が行われる。

アクセス領域判定回路１００の構成について図１６を用いて説明する。アクセス領域判定回路１００は、アクティブコマンドデコード部２０、プリチャージコマンドデコード部２３、フリップフロップ部９１および９２、プリチャージ終了信号部９３、一致判定部９４、出力部９５を有する。一致判定部９４には外部バンクアドレスＢＡ、ＲＯＲバンクアドレスＲＯＲＢＡが入力され、一致判定部９４の出力は出力部９５へ入力される。フリップフロップ部９１には外部クロックＣＬＫ、パワーオンリセット信号ＰＯＲ、インバータ９９で反転されたプリチャージ終了信号ＰＲＥＥＮＤ、アクティブコマンドデコード部２０の出力であるアクティブ信号ＡＣＴ１が入力され、フリップフロップ部９１の出力はアクティブイネーブル信号ＡＣＴＥＮとして出力部９５へ入力される。出力部９５からはアクセス制御信号ＡＣＣＣＮＴおよびリフレッシュ制御信号ＲＯＲＣＮＴが出力される。フリップフロップ部９２には外部クロックＣＬＫ、パワーオンリセット信号ＰＯＲ、インバータ９９で反転されたプリチャージ終了信号ＰＲＥＥＮＤ、およびプリチャージコマンドデコード部２３の出力であるプリチャージ信号ＰＲＥ１が入力され、フリップフロップ部９２の出力はプリチャージイネーブル信号ＰＲＥＥＮとしてインバータを介してプリチャージ終了信号部９３へ入力される。プリチャージ終了信号部９３にはプリチャージイネーブル信号ＰＲＥＥＮおよび外部クロックＣＬＫが入力され、プリチャージ終了信号ＰＲＥＥＮＤが出力される。

アクセス領域判定回路１００の動作を、メモリ制御装置１ａ全体の動作と共に次の４つの場合に分けて、図１６および図１７を用いて説明する。（Ａ）外部コマンドＣＭＤのデータ入出力アクセス動作期間が先、リフレッシュコマンドＲＣＭＤのリフレッシュ動作期間が後で、両者が重複して入力される場合にアクセス領域が同一の場合。（Ｂ）外部コマンドＣＭＤのデータ入出力アクセス動作期間が先、リフレッシュコマンドＲＣＭＤのリフレッシュ動作期間が後で、両者が重複して入力される場合にアクセス領域が異なる場合。（Ｃ）リフレッシュコマンドＲＣＭＤのリフレッシュ動作期間が先、外部コマンドＣＭＤのデータ入出力アクセス動作期間が後で、両者が重複して入力される場合にアクセス領域が同一の場合。（Ｄ）リフレッシュコマンドＲＣＭＤのリフレッシュ動作期間が先、外部コマンドＣＭＤのデータ入出力アクセス動作期間が後で、両者が重複して入力される場合にアクセス領域が異なる場合。

上記動作（Ａ）の場合のアクセス領域判定回路１００の動作を図１６、図１７を用いて説明する。外部コマンドＣＭＤとして図１５に示す信号ＣＭＤ０乃至ＣＭＤ２の組み合わせによるアクティブコマンドＡＣＴＶが、アクセス領域判定回路１００のアクティブコマンドデコード部２０へ入力されると、ハイレベルのアクティブ信号ＡＣＴ１が出力される（矢印ＹＹ１）。ハイレベルのアクティブ信号ＡＣＴ１がフリップフロップ部９１へ入力されると、フリップフロップ部９１の出力信号であるアクティブイネーブル信号ＡＣＴＥＮは、外部クロックＣＬＫの立ち上がりエッジでハイレベルへ反転する（矢印ＹＹ２）。アクティブイネーブル信号ＡＣＴＥＮはハイレベルの期間中は、外部コマンドＣＭＤに応じたアクセス動作が同期型半導体記憶装置１２で行われている期間中であることを示す。ここで外部コマンドＣＭＤに応じたアクセス動作期間中（アクティブイネーブル信号ＡＣＴＥＮがハイレベルの期間中）に、リフレッシュコマンド発生回路３１からリフレッシュコマンドＲＣＭＤが出力されリフレッシュ要求が行われる場合を説明する。

リフレッシュ間隔タイマ３０からリフレッシュコマンド発生回路３１へハイレベルのパルス信号であるリフレッシュイネーブル信号ＲＥＦＥＮが入力されると、リフレッシュコマンド発生回路３１からＲＯＲアドレスカウンタ３２へハイレベルのパルス信号であるＲＯＲアドレスカウント信号ＲＯＲＡＤＣＮＴが出力され、ＲＯＲアドレスカウンタ３２ではＲＯＲアドレスＲＯＲＡＤＤのカウントアップが行われる（矢印ＹＹ３）。カウントアップ後のＲＯＲアドレスＲＯＲＡＤＤと外部アドレスＡＤＤとがアクセス領域判定回路１００に入力され、ＲＯＲアドレスＲＯＲＡＤＤに含まれるＲＯＲバンクアドレスＲＯＲＢＡと、外部アドレスＡＤＤに含まれる外部バンクアドレスＢＡとの一致判定が一致判定部９４（図１６）で行われる。ここで両バンクアドレスは一致するため、イクスクルーシブオアゲート１０５の出力はローレベルとなり、インバータでハイレベルへ反転された信号が一致判定部９４から出力部９５へ入力される。出力部９５のナンドゲート９６には一致判定部９４のハイレベルの出力信号とハイレベルのアクティブイネーブル信号ＡＣＴＥＮが入力されるため、ナンドゲート９６の出力であるリフレッシュ制御信号ＲＯＲＣＮＴはローレベルとなる（図１７，矢印ＹＹ４）。ローレベルのリフレッシュ制御信号ＲＯＲＣＮＴ（リフレッシュ動作の禁止を意味）はリフレッシュコマンド発生回路３１の信号出力部３８のナンドゲート４４（図１１）に入力されるため、信号出力部３８の出力であるＲＯＲイネーブル信号ＲＯＲＥＮもローレベル（リフレッシュ動作の禁止を意味）が維持される。

外部制御部からリード要求中であるため、さらにリード、プリチャージ動作の外部コマンドＣＭＤが入力される。外部コマンドＣＭＤとしてプリチャージコマンドＰＲＥがアクセス領域判定回路１００のプリチャージコマンドデコード部２３（図１６）へ入力されると、ハイレベルのプリチャージ信号ＰＲＥ１が出力される（矢印ＹＹ５）。ハイレベルのプリチャージ信号ＰＲＥ１がフリップフロップ部９２へ入力されると、フリップフロップ部９２の出力であるプリチャージイネーブル信号ＰＲＥＥＮがハイレベルとされる（矢印ＹＹ６）。ハイレベルのプリチャージイネーブル信号ＰＲＥＥＮはインバータでローレベルへ反転され、プリチャージ終了信号部９３のフリップフロップ９８のレディ端子Ｒｄに入力され、フリップフロップ９８の動作が開始される。そしてプリチャージイネーブル信号ＰＲＥＥＮがハイレベルとされてから２クロック経過後の立ち下がりエッジでフリップフロップ９８の出力Ｑがローレベルとされると（矢印ＹＹ７）、プリチャージ終了信号部９３からハイレベルのパルス信号であるプリチャージ終了信号ＰＲＥＥＮＤが出力され（矢印ＹＹ８）、インバータ９９でローレベルへ反転されたプリチャージ終了信号ＰＲＥＥＮＤがさらに反転されてフリップフロップ部９１および９２のノアゲートへ入力されるため、フリップフロップ部９１の出力であるアクティブイネーブル信号ＡＣＴＥＮがローレベルとされる（矢印ＹＹ９）。これによりリード動作は終了する。尚、この２クロックの期間はプリチャージ動作が終了するまでに必要な期間であり、プリチャージ時間ｔＲＰと定義される。

アクティブイネーブル信号ＡＣＴＥＮがローレベルとされると、出力部９５のナンドゲート９６からはハイレベルのリフレッシュ制御信号ＲＯＲＣＮＴが出力される（矢印ＹＹ１０）。またハイレベルのリフレッシュ制御信号ＲＯＲＣＮＴがリフレッシュコマンド発生回路３１の信号出力部３８（図１１）に入力されると、ＲＯＲイネーブル信号ＲＯＲＥＮはハイレベルとされる（矢印ＹＹ１１）。すなわちリード動作のための外部コマンドＣＭＤのデータ入出力アクセス動作期間が終了し、リフレッシュ動作が可能となったことを意味する。そしてハイレベルのＲＯＲイネーブル信号ＲＯＲＥＮは、カウンタ部４０のインバータ４５でローレベルへ反転された上で各ＪＫフリップフロップのレディ端子Ｒｄに入力されるため、カウンタ部４０は外部クロックＣＬＫの立ち下がりエッジのタイミングでカウンタ動作を開始する。そしてカウンタ部４０の動作に応じて、リフレッシュコマンドＲＣＭＤ（ＲＯＲアクティブコマンドＲＯＲＡＣＴおよびＲＯＲプリチャージコマンドＲＯＲＰＲＥ）がリフレッシュコマンド発生回路３１から出力される。

これによりメモリ制御装置１ａは、外部コマンドＣＭＤのデータ入出力アクセス動作期間が先、リフレッシュコマンドＲＣＭＤのリフレッシュ動作期間が後で、両者が重複して入力される場合にアクセス領域が同一の場合には、外部コマンドＣＭＤのデータ入出力アクセス動作期間が終了するまでは、待ち動作（リフレッシュコマンド発生回路３１からリフレッシュコマンドＲＣＭＤが出力されない）が行われ、外部コマンドＣＭＤのデータ入出力アクセス動作期間が終了するとリフレッシュコマンドＲＣＭＤの出力動作が開始されるように動作する。

前記動作（Ｂ）の場合のアクセス領域判定回路１００の動作を図１６、図１８を用いて説明する。外部コマンドＣＭＤとしてアクティブコマンドＡＣＴＶがアクセス領域判定回路１００のアクティブコマンドデコード部２０へ入力されると、アクティブイネーブル信号ＡＣＴＥＮがハイレベルとされる（矢印ＹＹ２１）。そしてアクティブイネーブル信号ＡＣＴＥＮがハイレベルの期間中（外部コマンドＣＭＤに応じたアクセス動作が同期型半導体記憶装置１２で行われている期間中）にリフレッシュ間隔タイマ３０からリフレッシュ動作要求が行われると、リフレッシュコマンド発生回路３１からＲＯＲアドレスカウンタ３２へＲＯＲアドレスカウント信号ＲＯＲＡＤＣＮＴが入力され、ＲＯＲアドレスカウンタ３２ではＲＯＲアドレスＲＯＲＡＤＤのカウントアップが行われる。カウントアップ後のＲＯＲアドレスＲＯＲＡＤＤと外部アドレスＡＤＤとがアクセス領域判定回路１００に入力され、ＲＯＲアドレスＲＯＲＡＤＤに含まれるＲＯＲバンクアドレスＲＯＲＢＡと、外部アドレスＡＤＤに含まれる外部バンクアドレスＢＡとの一致判定が一致判定部９４（図１６）で行われる。動作（Ｂ）の場合は両バンクアドレスは一致しないため、出力部９５の出力であるリフレッシュ制御信号ＲＯＲＣＮＴはハイレベル（リフレッシュ動作の許可を意味）が維持される（矢印ＹＹ２２）。ハイレベルのリフレッシュ制御信号ＲＯＲＣＮＴはリフレッシュコマンド発生回路３１の信号出力部３８のナンドゲート４４（図１１）に入力されるため、信号出力部３８の出力であるＲＯＲイネーブル信号ＲＯＲＥＮはハイレベルとされる。すなわちＲＯＲイネーブル信号ＲＯＲＥＮはリフレッシュ動作の許可を意味するハイレベルの信号とされる。

ハイレベルのＲＯＲイネーブル信号ＲＯＲＥＮは、カウンタ部４０のインバータ４５でローレベルへ反転され、各ＪＫフリップフロップのレディ端子Ｒｄに入力される。するとカウンタ部４０は外部クロックＣＬＫの立ち下がりエッジのタイミングでカウンタ動作を開始し、ハイレベルのパルス信号であるＲＯＲアクティブコマンドＲＯＲＡＣＴおよび切替信号ＲＯＲＳＷが同一クロック内で出力される（図１２、矢印Ｙ３、矢印Ｙ４）。するとコマンド制御回路３４（図１４）のコマンド制御部２０ａには、ハイレベルの切替信号ＲＯＲＳＷとＲＯＲアクティブコマンドＲＯＲＡＣＴとが同一クロックで入力される。そしてハイレベルの切替信号ＲＯＲＳＷによってＲＯＲアクティブコマンドＲＯＲＡＣＴの信号線が第２デコード部２４へ接続されるようにスイッチ部が切り替えられることで、ＲＯＲアクティブコマンドＲＯＲＡＣＴが第２デコード部２４に入力される。第２デコード部２４はＲＯＲアクティブコマンドＲＯＲＡＣＴをアクティブ要求の制御コマンド信号ＳＤ＿ＣＭＤに変換して出力する（矢印ＹＹ２３）。

またアドレス切替回路３３に１クロックサイクルのハイレベルの切替信号ＲＯＲＳＷが入力されると、アドレス切替回路３３は、切替信号ＲＯＲＳＷがハイレベル期間中はＲＯＲアドレスカウンタ３２から入力されるＲＯＲアドレスＲＯＲＡＤＤを制御アドレスＳＤ＿ＡＤＤとして同期型半導体記憶装置１２へ出力する。

リフレッシュコマンドＲＣＭＤが入力された後に、外部コマンドとしてリードコマンドＲＥＡＤが入力される場合の、コマンド制御回路３４（図１４）における切替動作を説明する。リードコマンドＲＥＡＤがデコード部２１へ入力されると、ハイレベルのリード信号ＲＥＡＤ１が出力される。よってコマンド制御回路３４のコマンド制御部２１ａには、ローレベルの切替信号ＲＯＲＳＷと、デコード部２１から入力されるハイレベルのリード信号ＲＥＡＤ１とが入力される。そしてローレベルの切替信号ＲＯＲＳＷによって、デコード部２１の出力信号であるリード信号ＲＥＡＤ１が第２デコード部２４へ入力されるようにスイッチ部が切り替えられ、リード信号ＲＥＡＤ１が第２デコード部２４に入力される。第２デコード部２４はリード信号ＲＥＡＤ１をリード要求の制御コマンド信号ＳＤ＿ＣＭＤに変換して同期型半導体記憶装置１２へ出力する（矢印ＹＹ２４）。

そしてリード要求の終了のために外部コマンドＣＭＤとしてプリチャージコマンドＰＲＥがメモリ制御装置１ａに入力され、制御コマンド信号ＳＤ＿ＣＭＤに変換され同期型半導体記憶装置１２へ出力されることで（矢印ＹＹ２５）、外部コマンドＣＭＤのデータ入出力アクセス動作期間が終了する。リフレッシュコマンド発生回路３１からは、カウンタ部４０が動作を開始してから７クロック目の立ち上がりエッジのタイミングで、ハイレベルの切替信号ＲＯＲＳＷおよびハイレベルのＲＯＲプリチャージコマンドＲＯＲＰＲＥが出力される（図１２，矢印Ｙ５、矢印Ｙ６）。このＲＯＲアクティブコマンドＲＯＲＡＣＴが出力されてからＲＯＲプリチャージコマンドＲＯＲＰＲＥが出力されるまでの７クロックサイクルの時間をサイクル時間ｔＲＡＳと呼ぶ。

ハイレベルの切替信号ＲＯＲＳＷとＲＯＲプリチャージコマンドＲＯＲＰＲＥとが、同一クロックでコマンド制御回路３４（図１４）のコマンド制御部２３ａへ入力され、ＲＯＲプリチャージコマンドＲＯＲＰＲＥが第２デコード部２４に入力される。第２デコード部２４はＲＯＲプリチャージコマンドＲＯＲＰＲＥをプリチャージ要求の制御コマンド信号ＳＤ＿ＣＭＤに変換して出力する。よってＲＯＲアクティブコマンドＲＯＲＡＣＴが出力されてからサイクル時間ｔＲＡＳ後に、制御コマンド信号ＳＤ＿ＣＭＤにデコードされたＲＯＲプリチャージコマンドＲＯＲＰＲＥが出力される。（図１８、領域ＡＡ１）。またアドレス切替回路３３に１クロックサイクルのハイレベルの切替信号ＲＯＲＳＷが入力されることで、切替信号ＲＯＲＳＷがハイレベル期間中はＲＯＲアドレスＲＯＲＡＤＤが制御アドレスＳＤ＿ＡＤＤとして同期型半導体記憶装置１２へ出力される。なおここでリフレッシュコマンドＲＣＭＤのリフレッシュ動作期間は、時間ｔＲＡＳとプリチャージ時間ｔＲＰの合計期間である。

これによりメモリ制御装置１ａは、外部コマンドＣＭＤのデータ入出力アクセス動作期間が先、リフレッシュコマンドＲＣＭＤのリフレッシュ動作期間が後で、両者が重複して入力される場合にアクセス領域が異なる場合には、両コマンドの動作期間が重複する場合であっても、リフレッシュコマンド発生回路３１からはリフレッシュコマンドＲＣＭＤが出力され、コマンド制御回路３４からは制御コマンド信号ＳＤ＿ＣＭＤが出力され、両動作が並行して行われる。

前記動作（Ｃ）である、リフレッシュコマンドＲＣＭＤのリフレッシュ動作期間が先、外部コマンドＣＭＤのデータ入出力アクセス動作期間が後、アクセス領域が同一の場合のアクセス領域判定回路１００の動作を図１６、図１９を用いて説明する。リフレッシュ間隔タイマ３０からリフレッシュコマンド発生回路３１へリフレッシュイネーブル信号ＲＥＦＥＮが入力されると、リフレッシュコマンド発生回路３１からＲＯＲアドレスカウンタ３２へハイレベルのパルス信号であるＲＯＲアドレスカウント信号ＲＯＲＡＤＣＮＴが出力され、ＲＯＲアドレスカウンタ３２ではＲＯＲアドレスＲＯＲＡＤＤのカウントアップが行われる（矢印ＹＹ３１）。図１１においてハイレベルのＲＯＲイネーブル信号ＲＯＲＥＮがカウンタ部４０に入力されると、カウンタ部４０は外部クロックＣＬＫの立ち下がりエッジのタイミングでカウンタ動作を開始し、ハイレベルのパルス信号であるＲＯＲアクティブコマンドＲＯＲＡＣＴと切替信号ＲＯＲＳＷとの組み合わせ、またはＲＯＲプリチャージコマンドＲＯＲＰＲＥと切替信号ＲＯＲＳＷとの組み合わせが同一クロックで出力される。アドレス切替回路３３に１クロックサイクルのハイレベルの切替信号ＲＯＲＳＷが入力されると、アドレス切替回路３３は、切替信号ＲＯＲＳＷがハイレベル期間中はＲＯＲアドレスカウンタ３２から入力されるＲＯＲアドレスＲＯＲＡＤＤを制御アドレスＳＤ＿ＡＤＤとして同期型半導体記憶装置１２へ出力する。（矢印ＹＹ３２）。またＲＯＲアクティブコマンドＲＯＲＡＣＴはハイレベルの切替信号ＲＯＲＳＷと同一クロックでコマンド制御回路３４へ入力され、制御コマンド信号ＳＤ＿ＣＭＤとして同期型半導体記憶装置１２へ出力される（矢印ＹＹ３３）。

そしてこのＲＯＲアクティブコマンドＲＯＲＡＣＴが出力されてから７クロックサイクルの時間ｔＲＡＳ経過後に、ＲＯＲプリチャージコマンドＲＯＲＰＲＥが制御コマンド信号ＳＤ＿ＣＭＤに変換されて同期型半導体記憶装置１２へ出力され、２クロックサイクルのプリチャージ時間ｔＲＰの経過後にプリチャージ動作が終了される。すなわちリフレッシュコマンドＲＣＭＤのリフレッシュ動作期間は、時間ｔＲＡＳとプリチャージ時間ｔＲＰの合計期間である。ここで、リフレッシュコマンドＲＣＭＤのリフレッシュ動作期間中に外部コマンドＣＭＤがメモリ制御装置１ａに入力される場合を説明する。外部コマンドＣＭＤとしてアクティブコマンドＡＣＴＶがリフレッシュコマンドＲＣＭＤのリフレッシュ動作期間中に入力されると（図１９、領域ＥＥ１）、カウントアップ後のＲＯＲアドレスＲＯＲＡＤＤと外部アドレスＡＤＤとがアクセス領域判定回路１００に入力され、ＲＯＲアドレスＲＯＲＡＤＤに含まれるＲＯＲバンクアドレスＲＯＲＢＡと、外部アドレスＡＤＤに含まれる外部バンクアドレスＢＡとの一致判定が一致判定部９４（図１６）で行われる。ここで両バンクアドレスは一致するため一致判定部９４の出力はハイレベルとなり、またＲＯＲイネーブル信号ＲＯＲＥＮもハイレベルのためナンドゲート９７の出力（アクセス制御信号ＡＣＣＣＮＴ）はローレベル（アクセス不可を意味）となる（矢印ＹＹ３４）。ローレベルのアクセス制御信号ＡＣＣＣＮＴがコマンド制御回路３４のアクセス制御部２５（図１４）に入力されると、前述した様にアクティブコマンドＡＣＴＶはコマンド制御回路３４から同期型半導体記憶装置１２へ伝達されることなく、ハイレベルのアクセス失敗信号ＡＣＴＮＧがコマンド制御回路３４から不図示のＣＰＵ等へ出力され、同期型半導体記憶装置１２へのアクセス動作が失敗した旨が報知される。そしてＣＰＵは一定時間経過後のアクセス制御信号ＡＣＣＣＮＴがハイレベルへ遷移後に再度アクセス動作を行う。

前述の動作（Ｄ）である、リフレッシュコマンドＲＣＭＤのリフレッシュ動作期間が先、外部コマンドＣＭＤのデータ入出力アクセス動作期間が後で、両者が重複して入力される場合にアクセス領域が異なる場合を図１６、図２０を用いて説明する。ＲＯＲアドレスカウンタ３２でのＲＯＲアドレスＲＯＲＡＤＤのカウントアップ動作（矢印ＹＹ３１）、アドレス切替回路３３でのＲＯＲアドレスＲＯＲＡＤＤを制御アドレスＳＤ＿ＡＤＤとして同期型半導体記憶装置１２へ出力する動作（矢印ＹＹ３２）、コマンド制御回路３４でのＲＯＲアクティブコマンドＲＯＲＡＣＴを制御コマンド信号ＳＤ＿ＣＭＤとして同期型半導体記憶装置１２へ出力する動作（矢印ＹＹ３３）までは図１９における動作（Ｃ）と同様である。そして動作（Ｃ）と同様に、外部コマンドＣＭＤとしてアクティブコマンドＡＣＴＶが入力されると（領域ＥＥ１）、カウントアップ後のＲＯＲアドレスＲＯＲＡＤＤに含まれるＲＯＲバンクアドレスＲＯＲＢＡと、外部アドレスＡＤＤに含まれる外部バンクアドレスＢＡとの一致判定が一致判定部９４（図１６）で行われる。
ここで両バンクアドレスは不一致のため一致判定部９４の出力はローレベルとなるため、ナンドゲート９７の出力であるアクセス制御信号ＡＣＣＣＮＴはハイレベル（アクセス許可を意味）が維持される（矢印ＹＹ３６）。ハイレベルのアクセス制御信号ＡＣＣＣＮＴがコマンド制御回路３４のアクセス制御部２５（図１４）に入力されると、前述した様にアクティブコマンドＡＣＴＶはコマンド制御回路３４から同期型半導体記憶装置１２へ制御コマンド信号ＳＤ＿ＣＭＤに変換された上で伝達される（矢印ＹＹ３７）。その後リフレッシュコマンドＲＣＭＤであるＲＯＲプリチャージコマンドＲＯＲＰＲＥ（領域ＥＥ２）、外部コマンドＣＭＤとして入力されるリードコマンドＲＥＡＤ（領域ＥＥ３）、外部コマンドＣＭＤとして入力されるプリチャージコマンドＰＲＥ（領域ＥＥ４）による制御コマンド信号ＳＤ＿ＣＭＤがそれぞれ同期型半導体記憶装置１２へ出力される。すなわちリフレッシュコマンドＲＣＭＤのリフレッシュ動作期間中であるサイクル時間ｔＲＡＳ中に、外部コマンドＣＭＤを入力することができる。これにより外部コマンドＣＭＤによる動作とリフレッシュ動作とを並列動作できるため、リフレッシュのオーバーヘッド時間は増加せず、アクセス動作が遅くなる虞がない。

これにより、外部コマンドＣＭＤのデータ入出力アクセス動作期間とリフレッシュコマンドＲＣＭＤのリフレッシュ動作期間とが重複して入力される場合に、両コマンドによってアクセスされるアクセス領域が異なる場合には、各コマンドのそれぞれを並列して制御コマンド信号ＳＤ＿ＣＭＤへ変換して出力する。また外部コマンドＣＭＤのデータ入出力アクセス動作期間とリフレッシュコマンドＲＣＭＤのリフレッシュ動作期間とが重複する場合に、両コマンドによってアクセスされるアクセス領域が同一である場合には、並列変換処理が禁止され、先に入力されたコマンドの動作期間が終了するまでは、後に入力されたコマンドが同期型半導体記憶装置１２へ出力されることがない。すなわち並列変換処理動作を行うことができる。よってリフレッシュ時に同時活性するセンスアンプ数を減少させリフレッシュ頻度を増加させる場合でも、外部コマンドＣＭＤによる動作とリフレッシュ動作とを並列動作できるため、リフレッシュのオーバーヘッド時間はほとんど増加せず、アクセス動作が遅くなる虞がない。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。

ここで、本発明の技術思想により、従来技術における課題を解決するための手段を以下に列記する。
（付記１） 同期型半導体記憶装置に対して制御クロックおよび入力されるコマンド信号に応じたコントロール信号を供給するメモリ制御装置において、
前記コントロール信号に応じて前記同期型半導体記憶装置においてコマンド実行のために必要となる制御クロックのサイクル期間を報知するクロック制御回路と、
前記クロック制御回路から出力される報知信号に応じて前記制御クロックを出力するクロック出力回路と、
を備える事を特徴とするメモリ制御装置。
（付記２） 前記クロック出力回路は、外部クロックが入力され、前記報知信号に応じて該外部クロックを制御クロックとして出力することを特徴とする付記１に記載のメモリ制御装置。
（付記３） 前記クロック制御回路は、外部クロックが入力され、該外部クロックに基づき前記コントロール信号に応じた所定のクロックサイクル期間の前記報知信号を出力することを特徴とする付記１に記載のメモリ制御装置。
（付記４） 前記コマンド信号は、
アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、リフレッシュコマンドおよびパワーダウンコマンドのうちの少なくともいずれか一つであることを特徴とする付記１に記載のメモリ制御装置。
（付記５） 同期型半導体記憶装置に対して制御クロックおよび入力されるコマンド信号に応じたコントロール信号を供給するメモリ制御方法において、
前記コントロール信号に応じて前記同期型半導体記憶装置においてコマンド実行のために必要となる制御クロックのサイクル期間を報知するクロック制御ステップと、
前記クロック制御ステップにより報知されることに応じて前記制御クロックを出力するクロック出力ステップと、
を備える事を特徴とするメモリ制御方法。
（付記６） 独立してデータ入出力が可能な複数のアクセス領域を備える同期型半導体記憶装置のデータ入出力アクセス動作を、アクセスコマンドとアクセスアドレスとに応じて制御するメモリ制御装置において、
前記同期型半導体記憶装置のリフレッシュ動作に必要なリフレッシュコマンドとリフレッシュアドレスと該リフレッシュコマンドが生成されるごとに報知を行う切替信号とを生成するリフレッシュ制御回路と、
前記切替信号に応じて、前記リフレッシュコマンドと前記リフレッシュアドレスとを前記同期型半導体記憶装置へ出力するアクセス制御回路と
を備え、データ入出力アクセス動作とリフレッシュ動作とで並列動作を行うように前記同期型半導体記憶装置を制御することを特徴とするメモリ制御装置。
（付記７） 前記アクセスアドレスと前記リフレッシュアドレスとが入力され、両アドレスの指定する前記アクセス領域を比較し、前記アクセスコマンドのデータ入出力アクセス動作期間と前記リフレッシュコマンドのリフレッシュ動作期間とが重複する際に前記アクセス領域が一致する場合には、前記アクセスコマンドと前記リフレッシュコマンドとの何れか一方の前記同期型半導体記憶装置への出力の禁止指令を行う第１又は第２アクセス制御信号を、前記リフレッシュ制御回路または前記アクセス制御回路に報知するアクセス領域判定回路を備えることを特徴とする付記６に記載のメモリ制御装置。
（付記８） 前記第１アクセス制御信号は、前記アクセス領域が一致する場合において前記データ入出力アクセス動作期間が先で前記リフレッシュ動作期間が後の場合には、前記リフレッシュ動作の禁止を前記リフレッシュ制御回路に報知し、
前記第２アクセス制御信号は、前記アクセス領域が一致する場合において前記リフレッシュ動作期間が先で前記データ入出力アクセス動作期間が後の場合には、前記データ入出力アクセス動作の禁止を前記アクセス制御回路に報知することを特徴とする付記６に記載のメモリ制御装置。
（付記９） 前記アクセス領域は、バンクアドレスによって区画されるバンク領域である
ことを特徴とする付記６に記載のメモリ制御装置。
（付記１０） 前記リフレッシュ制御回路は、前記第１アクセス制御信号によりリフレッシュ動作の禁止が報知されている場合には、前記リフレッシュコマンドと前記リフレッシュアドレスとを生成しないことを特徴とする付記７に記載のメモリ制御装置。
（付記１１） 前記アクセス制御回路は、前記第２アクセス制御信号によりデータ入出力アクセス動作の禁止が報知されている場合には、前記アクセスコマンドと前記アクセスアドレスとを前記同期型半導体記憶装置へ出力せずに、アクセス失敗信号を外部へ出力することを特徴とする付記７に記載のメモリ制御装置。
（付記１２） 前記リフレッシュ動作は、アクティブコマンドとプリチャージコマンドとから構成され、
前記アクティブコマンドが前記リフレッシュ制御回路から出力された後の所定時間経過後に前記プリチャージコマンドが前記リフレッシュ制御回路から出力されることを特徴とする付記６に記載のメモリ制御装置。
（付記１３） 独立してデータ入出力が可能な複数のアクセス領域を備える同期型半導体記憶装置のデータ入出力アクセス動作を、アクセスコマンドとアクセスアドレスとに応じて制御するメモリ制御方法において、
前記同期型半導体記憶装置のリフレッシュ動作に必要なリフレッシュコマンドとリフレッシュアドレスと該リフレッシュコマンドが生成されるごとに報知を行う切替信号とを生成するリフレッシュ制御ステップと、
前記切替信号に応じて、前記リフレッシュコマンドと前記リフレッシュアドレスとを前記同期型半導体記憶装置へ出力するアクセス制御ステップと
を備え、データ入出力アクセス動作とリフレッシュ動作とで並列動作を行うように前記同期型半導体記憶装置を制御することを特徴とするメモリ制御方法。

本発明の第１概念の原理図である。 第１実施形態に係るメモリ制御装置１の回路構成図である。 メモリ制御装置１のリード動作時の動作波形図である。 メモリ制御装置１のライト動作時の動作波形図である。 リード拡張回路６の回路構成図である。 リード拡張回路６の動作波形図である。 ライト拡張回路５の回路構成図である。 ライト拡張回路５の動作波形図である。 本発明の第２概念の原理図である。 第１実施形態に係るメモリ制御装置１ａの回路構成図である。 コマンド発生回路３１の回路図である。 コマンド発生回路３１の動作波形図である。 ＲＯＲアドレスカウンタ３２の回路構成図である。 コマンド制御回路３４の回路構成図である。 外部コマンドＣＭＤを示す表である。 アクセス領域判定回路１００の回路構成図である。 動作（Ａ）の場合におけるメモリ制御装置１ａの動作波形図である。 動作（Ｂ）の場合におけるメモリ制御装置１ａの動作波形図である。 動作（Ｃ）の場合におけるメモリ制御装置１ａの動作波形図である。 動作（Ｄ）の場合におけるメモリ制御装置１ａの動作波形図である。 従来のメモリ制御装置のブロック図である。 従来のメモリ制御装置のタイミング図である。

符号の説明

１、１ａ メモリ制御装置
２ クロック出力回路
３ クロック制御回路
４ セレクタ
５ ライト拡張回路
６ リード拡張回路
１２ 同期型半導体記憶装置
ＣＭＤ 外部コマンド
ＣＬＫ 外部クロック
ＳＤ＿ＣＴＲＬ コントロール信号
ＳＤ＿ＣＬＫ 制御クロック
ＣＫＥ クロックイネーブル信号
ＣＬＫ＿ＣＴＬ クロック報知信号
ＡＣＴＶ アクティブコマンド
ＷＲＩＴ ライトコマンド
ＲＥＡＤ リードコマンド
ＰＲＥ プリチャージコマンド
１００ アクセス領域判定回路
１０１ リフレッシュ制御回路
１０２ アクセス制御回路
３１ リフレッシュコマンド発生回路
３２ ＲＯＲアドレスカウンタ
３３ アドレス切替回路
３４ コマンド制御回路
ＡＤＤ 外部アドレス
ＲＣＭＤ リフレッシュコマンド
ＲＡＤＤ リフレッシュアドレス
ＳＷ 切替信号
ＡＣＣＣＮＴ アクセス制御信号
ＲＯＲＣＮＴ リフレッシュ制御信号
ＲＥＦＥＮ リフレッシュイネーブル信号
ＲＯＲＢＡ ＲＯＲバンクアドレス
ＢＡ 外部バンクアドレス
ｔＲＡＳ サイクル時間

Claims (7)

1. 独立してデータ入出力が可能な複数のアクセス領域を備える同期型半導体記憶装置のデータ入出力アクセス動作を、アクセスコマンドとアクセスアドレスとに応じて制御するメモリ制御装置において、
   前記同期型半導体記憶装置のリフレッシュ動作に必要なリフレッシュコマンドと、リフレッシュアドレスと、該リフレッシュコマンドが生成されるごとに報知を行う切替信号と、を生成するリフレッシュ制御回路と、
   前記切替信号に応じて、前記リフレッシュコマンドと前記リフレッシュアドレスとを前記同期型半導体記憶装置へ出力するアクセス制御回路と、
   前記アクセスアドレスと前記リフレッシュアドレスとが入力され、両アドレスの指定する前記アクセス領域を比較するアクセス領域判定回路と
   を備え、データ入出力アクセス動作とリフレッシュ動作とで並列動作を行うように前記同期型半導体記憶装置を制御し、
   前記アクセス領域判定回路は、前記アクセスコマンドのデータ入出力アクセス動作期間と前記リフレッシュコマンドのリフレッシュ動作期間とが重複する際に前記アクセス領域が一致する場合において、前記リフレッシュ動作期間が先で前記データ入出力アクセス動作期間が後の場合には、前記データ入出力アクセス動作の禁止指令を行う第２アクセス制御信号を前記アクセス制御回路に報知し、
   前記アクセス制御回路は、前記第２アクセス制御信号によりデータ入出力アクセス動作の禁止が報知されている場合には、前記アクセスコマンドと前記アクセスアドレスとを前記同期型半導体記憶装置へ出力せずに、アクセス失敗信号を外部へ出力し、
   前記アクセス失敗信号が外部へ出力されてから所定時間経過後に前記アクセスコマンドおよび前記アクセスアドレスが外部から前記アクセス制御回路に再度入力され、
   前記アクセス領域判定回路は、前記アクセスコマンドのデータ入出力アクセス動作期間と前記リフレッシュコマンドのリフレッシュ動作期間とが重複する際に前記アクセス領域が一致する場合に、前記入出力アクセス期間が先で前記リフレッシュ動作期間が後の場合には、前記リフレッシュコマンドの前記同期型半導体記憶装置への出力の禁止指令を行う第１アクセス制御信号を前記リフレッシュ制御回路に報知する
   ことを特徴とするメモリ制御装置。
2. 独立してデータ入出力が可能な複数のアクセス領域を備える同期型半導体記憶装置のデータ入出力アクセス動作を、アクセスコマンドとアクセスアドレスとに応じて制御するメモリ制御装置において、
   前記同期型半導体記憶装置のリフレッシュ動作に必要なリフレッシュコマンドとリフレッシュアドレスと該リフレッシュコマンドが生成されるごとに報知を行う切替信号とを生成するリフレッシュ制御回路と、
   前記切替信号に応じて、前記リフレッシュコマンドと前記リフレッシュアドレスとを前記同期型半導体記憶装置へ出力するアクセス制御回路と、
   前記アクセスアドレスと前記リフレッシュアドレスとが入力され、両アドレスの指定する前記アクセス領域を比較するアクセス領域判定回路と
   を備え、データ入出力アクセス動作とリフレッシュ動作とで並列動作を行うように前記同期型半導体記憶装置を制御し、
   前記リフレッシュ制御回路は、前記リフレッシュアドレスの指定する前記アクセス領域を決定し、
   前記リフレッシュ動作は、アクティブコマンドとプリチャージコマンドとから構成され、
   前記アクティブコマンドが前記リフレッシュ制御回路から前記リフレッシュアドレスの指定する前記アクセス領域に対して出力された後の所定時間経過後に、前記プリチャージコマンドが前記リフレッシュ制御回路から前記リフレッシュアドレスの指定する前記アクセス領域に対して出力され、
   前記アクセス領域判定回路は、前記アクセスコマンドのデータ入出力アクセス動作期間と前記リフレッシュコマンドのリフレッシュ動作期間とが重複する際に前記アクセス領域が一致する場合に、前記入出力アクセス期間が先で前記リフレッシュ動作期間が後の場合には、前記リフレッシュコマンドの前記同期型半導体記憶装置への出力の禁止指令を行う第１アクセス制御信号を前記リフレッシュ制御回路に報知する
   ことを特徴とするメモリ制御装置。
3. 前記リフレッシュ制御回路は、前記第１アクセス制御信号によりリフレッシュ動作の禁止が報知されている場合には、前記リフレッシュコマンドと前記リフレッシュアドレスとを生成しないことを特徴とする請求項１または請求項２に記載のメモリ制御装置。
4. 独立してデータ入出力が可能な複数のアクセス領域を備える同期型半導体記憶装置のデータ入出力アクセス動作を、アクセスコマンドとアクセスアドレスとに応じて制御するメモリ制御装置において、
   前記同期型半導体記憶装置のリフレッシュ動作に必要なリフレッシュコマンドと、リフレッシュアドレスと、該リフレッシュコマンドが生成されるごとに報知を行う切替信号と、を生成するリフレッシュ制御回路と、
   前記切替信号に応じて、前記リフレッシュコマンドと前記リフレッシュアドレスとを前記同期型半導体記憶装置へ出力するアクセス制御回路と、
   前記アクセスアドレスと前記リフレッシュアドレスとが入力され、両アドレスの指定する前記アクセス領域を比較するアクセス領域判定回路と
   を備え、データ入出力アクセス動作とリフレッシュ動作とで並列動作を行うように前記同期型半導体記憶装置を制御し、
   前記アクセス領域判定回路は、前記アクセスコマンドのデータ入出力アクセス動作期間と前記リフレッシュコマンドのリフレッシュ動作期間とが重複する際に前記アクセス領域が一致する場合において、前記リフレッシュ動作期間が先で前記データ入出力アクセス動作期間が後の場合には、前記データ入出力アクセス動作の禁止指令を行う第２アクセス制御信号を前記アクセス制御回路に報知し、
   前記アクセス制御回路は、前記第２アクセス制御信号によりデータ入出力アクセス動作の禁止が報知されている場合には、前記アクセスコマンドと前記アクセスアドレスとを前記同期型半導体記憶装置へ出力せずに、アクセス失敗信号を外部へ出力し、
   前記アクセス失敗信号が外部へ出力されてから所定時間経過後に前記アクセスコマンドおよび前記アクセスアドレスが外部から前記アクセス制御回路に再度入力され、
   前記リフレッシュ制御回路は、前記アクセス領域判定回路において前記アクセスコマンドのデータ入出力アクセス動作期間と前記リフレッシュコマンドのリフレッシュ動作期間とが重複する際に前記アクセス領域が一致し、前記入出力アクセス動作期間が先で前記リフレッシュ動作期間が後であることが判定される場合には、前記リフレッシュコマンドと前記リフレッシュアドレスを生成しない
   ことを特徴とするメモリ制御装置。
5. 独立してデータ入出力が可能な複数のアクセス領域を備える同期型半導体記憶装置のデータ入出力アクセス動作を、アクセスコマンドとアクセスアドレスとに応じて制御するメモリ制御装置において、
   前記同期型半導体記憶装置のリフレッシュ動作に必要なリフレッシュコマンドとリフレッシュアドレスと該リフレッシュコマンドが生成されるごとに報知を行う切替信号とを生成するリフレッシュ制御回路と、
   前記切替信号に応じて、前記リフレッシュコマンドと前記リフレッシュアドレスとを前記同期型半導体記憶装置へ出力するアクセス制御回路と、
   前記アクセスアドレスと前記リフレッシュアドレスとが入力され、両アドレスの指定する前記アクセス領域を比較するアクセス領域判定回路と
   を備え、データ入出力アクセス動作とリフレッシュ動作とで並列動作を行うように前記同期型半導体記憶装置を制御し、
   前記リフレッシュ制御回路は、前記リフレッシュアドレスの指定する前記アクセス領域を決定し、
   前記リフレッシュ動作は、アクティブコマンドとプリチャージコマンドとから構成され、
   前記アクティブコマンドが前記リフレッシュ制御回路から前記リフレッシュアドレスの指定する前記アクセス領域に対して出力された後の所定時間経過後に、前記プリチャージコマンドが前記リフレッシュ制御回路から前記リフレッシュアドレスの指定する前記アクセス領域に対して出力され、
   前記リフレッシュ制御回路は、前記アクセス領域判定回路において前記アクセスコマンドのデータ入出力アクセス動作期間と前記リフレッシュコマンドのリフレッシュ動作期間とが重複する際に前記アクセス領域が一致し、前記入出力アクセス動作期間が先で前記リフレッシュ動作期間が後であることが判定される場合には、前記リフレッシュコマンドと前記リフレッシュアドレスを生成しない
   ことを特徴とするメモリ制御装置。
6. 独立してデータ入出力が可能な複数のアクセス領域を備える同期型半導体記憶装置のデータ入出力アクセス動作を、アクセスコマンドとアクセスアドレスとに応じて制御するメモリ制御装置において、
   前記同期型半導体記憶装置のリフレッシュ動作に必要なリフレッシュコマンドと、リフレッシュアドレスと、該リフレッシュコマンドが生成されるごとに報知を行う切替信号と、を生成するリフレッシュ制御回路と、
   前記切替信号に応じて、前記リフレッシュコマンドと前記リフレッシュアドレスとを前記同期型半導体記憶装置へ出力するアクセス制御回路と、
   前記アクセスアドレスと前記リフレッシュアドレスとが入力され、両アドレスの指定する前記アクセス領域を比較するアクセス領域判定回路と
   を備え、データ入出力アクセス動作とリフレッシュ動作とで並列動作を行うように前記同期型半導体記憶装置を制御し、
   前記アクセス領域判定回路は、前記アクセスコマンドのデータ入出力アクセス動作期間と前記リフレッシュコマンドのリフレッシュ動作期間とが重複する際に前記アクセス領域が一致する場合において、前記リフレッシュ動作期間が先で前記データ入出力アクセス動作期間が後の場合には、前記データ入出力アクセス動作の禁止指令を行う第２アクセス制御信号を前記アクセス制御回路に報知し、
   前記アクセス制御回路は、前記第２アクセス制御信号によりデータ入出力アクセス動作の禁止が報知されている場合には、前記アクセスコマンドと前記アクセスアドレスとを前記同期型半導体記憶装置へ出力せずに、アクセス失敗信号を外部へ出力し、
   前記アクセス失敗信号が外部へ出力されてから所定時間経過後に前記アクセスコマンドおよび前記アクセスアドレスが外部から前記アクセス制御回路に再度入力され、
   前記アクセス領域判定回路は、前記アクセスコマンドのデータ入出力アクセス動作期間と前記リフレッシュコマンドのリフレッシュ動作期間とが重複する際に前記アクセス領域が一致する場合に、前記入出力アクセス動作期間が先で前記リフレッシュ動作期間が後の場合には、前記データ入出力アクセス動作期間中においては、前記リフレッシュコマンドの前記同期型半導体記憶装置への出力の禁止指令を前記リフレッシュ制御回路に報知し、前記データ入出力アクセス動作期間の終了後においては、前記リフレッシュコマンドの前記同期型半導体記憶装置への出力指令を前記リフレッシュ制御回路に報知する
   ことを特徴とするメモリ制御装置。
7. 独立してデータ入出力が可能な複数のアクセス領域を備える同期型半導体記憶装置のデータ入出力アクセス動作を、アクセスコマンドとアクセスアドレスとに応じて制御するメモリ制御システムにおいて、
   前記同期型半導体記憶装置のリフレッシュ動作に必要なリフレッシュコマンドとリフレッシュアドレスと該リフレッシュコマンドが生成されるごとに報知を行う切替信号とを生成するリフレッシュ制御回路と、
   前記切替信号に応じて、前記リフレッシュコマンドと前記リフレッシュアドレスとを前記同期型半導体記憶装置へ出力するアクセス制御回路と、
   前記アクセスアドレスと前記リフレッシュアドレスとが入力され、両アドレスの指定する前記アクセス領域を比較するアクセス領域判定回路と
   を備えるメモリ制御装置と、
   前記データ入出力アクセス動作を前記メモリ制御装置に指令する外部制御装置と、
   を備え、データ入出力アクセス動作とリフレッシュ動作とで並列動作を行うように前記同期型半導体記憶装置を制御し、
   前記アクセス領域判定回路は、前記アクセスコマンドのデータ入出力アクセス動作期間と前記リフレッシュコマンドのリフレッシュ動作期間とが重複する際に前記アクセス領域が一致する場合において、前記リフレッシュ動作期間が先で前記データ入出力アクセス動作期間が後の場合には、前記データ入出力アクセス動作の禁止指令を行う第２アクセス制御信号を前記アクセス制御回路に報知し、
   前記アクセス制御回路は、前記第２アクセス制御信号によりデータ入出力アクセス動作の禁止が報知されている場合には、前記アクセスコマンドと前記アクセスアドレスとを前記同期型半導体記憶装置へ出力せずに、アクセス失敗信号を外部制御装置へ出力し、
   前記外部制御装置は、所定時間経過後に前記データ入出力アクセス動作の指令を前記メモリ制御装置へ再度行い、
   前記リフレッシュ制御回路は、前記アクセス領域判定回路において前記アクセスコマンドのデータ入出力アクセス動作期間と前記リフレッシュコマンドのリフレッシュ動作期間とが重複する際に前記アクセス領域が一致し、前記入出力アクセス動作期間が先で前記リフレッシュ動作期間が後であることが判定される場合には、前記リフレッシュコマンドと前記リフレッシュアドレスを生成しない
   ことを特徴とするメモリ制御システム。
   

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