JP5228468B2 - システム装置およびシステム装置の動作方法 - Google Patents

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Description

本発明は、半導体メモリを有するシステム装置に関する。
近年、携帯機器、ゲーム機器およびＡＶ機器等の民生機器は、画像処理等のように高速で大容量のデータを扱うようになってきている。これに伴い、データ転送レートの高い高速インタフェースを有する半導体メモリが要求されている。さらに、バッテリーを用いて動作する携帯機器では、連続動作時間を長くするために、半導体メモリは消費電力が低いことも要求されている。
一方、読み出しコマンドを受けてから読み出しデータの出力が開始されるまでのクロック数であるレイテンシに応じて、またはクロック信号の周波数に応じて、駆動能力を変更する出力ドライバが提案されている（例えば、特許文献１参照）。
特開２００４−１３９７１８号公報
出力ドライバの駆動能力は、主にデータの出力速度に影響する。出力ドライバに接続されたデータ線の充放電電流量は、出力ドライバの駆動能力に依存しない。したがって、例えば、出力ドライバの駆動能力を下げるだけでは、消費電力を下げることはできない。
本発明の目的は、システム装置内で動作する半導体メモリのアクセス状況に応じて、半導体メモリのアクセスに伴い消費される電力を最小限にすることである。
システム装置は、半導体メモリ、第１コントロール部、電圧生成部、クロック生成部および第２コントロール部を有する。半導体メモリは、第１電源電圧に応じて動作する内部回路と、内部回路に接続され第２電源電圧に応じて動作するメモリ入出力回路とを有し、クロック信号に同期して動作する。第１コントロール部は、半導体メモリにアクセスするために、メモリ入出力回路に接続され第２電源電圧に応じて動作する制御入出力回路を有し、クロック信号に同期して動作する。電圧生成部は、第２電源電圧を生成するとともに、電圧調整信号に応じて第２電源電圧を変更する。クロック生成部は、クロック信号を生成するとともに、クロック調整信号に応じてクロック信号の周波数を変更する。第２コントロール部は、第１コントロール部による半導体メモリのアクセス状況に応じて、半導体メモリの消費電力を最適にするために、電圧調整信号およびクロック調整信号を生成する。
一般に、半導体メモリに供給される電源電圧およびクロック信号の周波数の各々は、その値が低いほど半導体メモリのアクセスに伴い消費される電力を低くできる。半導体メモリのアクセス状況に応じて、メモリ入出力回路および制御入出力回路に供給される第２電源電圧を変更し、半導体メモリおよび第１コントロール部に供給されるクロック信号の周波数を変更することで、半導体メモリのアクセスに伴い消費される電力を最小限に調整できる。
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。先頭に”／”の付く信号は、負論理を示している。
図１は、一実施形態のシステム装置ＳＹＳを示している。例えば、システム装置ＳＹＳは、携帯機器（携帯型のゲーム機器または携帯電話等）である。図１では、通信機能を実現するための要素を省略している。
システム装置ＳＹＳは、バッテリーＢＡＴ、システムコントローラＳＣＮＴ、電源コントローラＰＷＲＩＣ、マイクロコントローラＭＰＵ、ダイナミックメモリアクセスコントローラＤＭＡＣ、メモリコントローラＤＲＡＭＣ、メモリコントローラＦＬＡＳＨＣ、ＤＲＡＭ（半導体メモリ）、フラッシュメモリＦＬＡＳＨ、ＵＳＢインタフェースＵＳＢＩＦ、カードインタフェースＣＡＲＤＩＦ、液晶コントローラＬＣＤＣ、液晶表示装置ＬＣＤ、入出力インタフェースＩ／ＯＩＦ、スピーカＳＰＫおよびキー入力デバイスＫＥＹ等を有している。ＭＰＵ、ＤＭＡＣ、メモリコントローラＤＲＡＭＣ、ＦＬＡＳＨＣは、システムオンチップＳＯＣとして１チップで構成されている。この例では、システムコントローラＳＣＮＴ、電源コントローラＰＷＲＩＣ、ＤＲＡＭ、ＦＬＡＳＨおよび液晶コントローラＬＣＤＣは、それぞれ単一の半導体チップで構成されている。なお、これ等チップＳＣＮＴ、ＰＷＲＩＣ、ＤＲＡＭ、ＦＬＡＳＨ、ＬＣＤＣの少なくともいずれかは、ＳＯＣに搭載されてもよい。さらに、システムコントローラＳＣＮＴの機能は、ＭＰＵにより実現されてもよい。
システムコントローラＳＣＮＴは、例えばＰＭＢｕｓ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｂｕｓ）等を介して電源コントローラＰＷＲＩＣおよびＭＰＵに接続されている。システムコントローラＳＣＮＴは、ＤＲＡＭの消費電力を最適に調整するために、ＤＲＡＭのアクセス状況（システム装置ＳＹＳの動作状況）に応じて電源コントローラＰＷＲＩＣおよびＭＰＵを制御する。電源コントローラＰＷＲＩＣは、バッテリーＢＡＴから電源を受け、システムコントローラＳＣＮＴからの指示を受けて、ＳＯＣに電源電圧ＶＤＤＥ、ＶＤＤＱを供給し、ＤＲＡＭに電源電圧ＶＤＤ、ＶＤＤＱを供給する。なお、電源コントローラＰＷＲＩＣは、システム装置ＳＹＳの外部から外部電源を受けてもよい。
電源電圧ＶＤＤＥは、ＳＯＣ用の電源電圧であり、ＭＰＵ、ＤＭＡＣ、ＤＲＡＭＣ、ＦＬＡＳＨＣ等は、電源電圧ＶＤＤＥにより動作する。電源電圧ＶＤＤは、ＤＲＡＭの内部回路用の電源電圧である。図５に示すように、ＤＲＡＭは、電源電圧ＶＤＤを用いて内部回路を動作するための内部電源電圧ＶＩＩ（第１電源電圧）を生成する。電源電圧ＶＤＤＱは、メモリコントローラＤＲＡＭＣの入出力回路とＤＲＡＭの入出力回路用の電源電圧（第２電源電圧）である。なお、電源電圧ＶＤＤＥ、ＶＤＤおよびＶＤＤＱは、他のチップに供給されてもよい。また、電源コントローラＰＷＲＩＣは、例えば、液晶コントローラＬＣＤＣ等に図示しない別の電源電圧を供給しても良い。
ＭＰＵ、ＤＭＡＣ、ＤＲＡＭＣ、ＦＬＡＳＨＣ、ＵＳＢＩＦ、ＣＡＲＤＩＦ、ＬＣＤＣおよびＩ／ＯＩＦは、共通バスＣＢｕｓに接続されている。例えば、ＭＰＵは、ＤＲＡＭに保持されているプログラムを実行することで、システム装置ＳＹＳ全体の動作を制御する。例えば、ＤＭＡＣは、システム装置ＳＹＳのパワーオン時に、ＦＬＡＳＨに格納されたプログラムおよび各種パラメータをＤＲＡＭに転送し、システム装置ＳＹＳのパワーオフ時に、ＤＲＡＭに保持されている各種パラメータをＦＬＡＳＨに転送する。メモリコントローラＤＲＡＭＣは、ＭＰＵまたはＤＭＡＣからＤＲＡＭのアクセス要求（書き込み要求、読み出し要求、モードレジスタ設定要求等）を受け、ＤＲＡＭをアクセスする。また、メモリコントローラＤＲＡＭＣは、所定の頻度でＤＲＡＭにリフレッシュ動作を実行するためのリフレッシュ要求をＤＲＡＭに出力する。
メモリコントローラＦＬＡＳＨＣは、ＭＰＵまたはＤＭＡＣからＦＬＡＳＨのアクセス要求（読み出し要求、プログラム要求、消去要求等）を受け、ＦＬＡＳＨをアクセスする。
ＵＳＢインタフェースＵＳＢＩＦは、ＵＳＢインタフェースを有するデバイスが接続されたときに、このデバイスに対してデータを入出力する。カードインタフェースＣＡＲＤＩＦは、カードインタフェースを有するデバイスが接続されたときに、このデバイスに対してデータを入出力する。液晶コントローラＬＣＤＣは、ＬＣＤに画像を表示するために、共通バスＣＢｕｓを介して供給される画像データをＬＣＤに出力する。画像データは、ＤＲＡＭに保持されてもよく、図示しない画像メモリに保持されてもよい。入出力インタフェースＩ／ＯＩＦは、例えば、デジタルの音声データをアナログに変換し、スピーカＳＰＫに出力する。また、入出力インタフェースＩ／ＯＩＦは、キー入力デバイスＫＥＹからキー入力情報を受けたときに、ＭＰＵにキー入力用の割り込みを出力する。キー入力デバイスＫＥＹは、例えば、入力ボタンやタッチセンサを有する。
図２は、図１の要部を示している。図２の構成は、実施形態の最小構成を示す。システムコントローラＳＣＮＴは、判定部ＪＵＤＧ、電源設定部ＰＳＥＴ、ドライバ設定部ＤＳＥＴ、レイテンシ設定部ＬＳＥＴおよび周波数設定部ＦＳＥＴを有している。判定部ＪＵＤＧは、ＤＲＡＭのアクセス状況をＭＰＵから受け、この動作状況に応じて、各設定部ＰＳＥＴ、ＤＳＥＴ、ＬＳＥＴおよびＦＳＥＴの設定値を変更する。なお、判定部ＪＵＤＧは、ＭＰＵのレジスタ値を読むことでＤＲＡＭのアクセス状況を把握してもよい。ここで、ＤＲＡＭのアクセス状況は、例えば、システム装置ＳＹＳの動作に必要なＤＲＡＭのアクセス頻度およびデータ転送レートを示す。
電源設定部ＰＳＥＴの設定値ＨＶＺ（電圧調整信号）により、メモリコントローラＤＲＡＭＣの入出力回路ＣＩ／Ｏ（制御入出力回路）およびＤＲＡＭの入出力回路ＭＩ／Ｏ（メモリ入出力回路）の電源電圧ＶＤＤＱが変更される。入出力回路ＣＩ／Ｏ、ＭＩ／Ｏは、メモリバスＭＢＵＳを介して接続されている。ドライバ設定部ＤＳＥＴの設定値ＴＹＰＺ（ドライバ調整信号）により、ＤＲＡＭの入出力回路ＭＩ／Ｏの駆動能力が変更される。このとき、入出力回路ＭＩ／Ｏとともに、メモリコントローラＤＲＡＭＣの入出力回路ＣＩ／Ｏの駆動能力を変更してもよい。レイテンシ設定部ＬＳＥＴの設定値ＬＴ４Ｚ（レイテンシ調整信号）により、ＤＲＡＭの読み出しレイテンシが変更される。周波数設定部ＦＳＥＴの設定値ＨＦＺ（クロック調整信号）によりメモリコントローラＤＲＡＭＣおよびＤＲＡＭに供給されるクロック信号ＣＬＫの周波数が変更される。
システムコントローラＳＣＮＴは、ＭＰＵ、ＤＭＡＣおよびＤＲＡＭＣによるＤＲＡＭのアクセス状況に応じて、ＤＲＡＭの消費電力を最適にするために、電圧調整信号ＨＶＺ、ドライバ調整信号ＴＹＰＺ、レイテンシ調整信号ＬＴ４Ｚおよびクロック調整信号ＨＦＺを生成する第２コントロール部として動作する。
電源コントローラＰＷＲＩＣ（電圧生成部）は、電源線ＶＤＤＱに異なる電源電圧ＶＤＤＱを供給するためのスイッチ部ＳＷＵを有している。スイッチ部ＳＷＵは、スイッチＳＷ１、ＳＷ２を有している。低レベルの設定値ＨＶＺを受けている間、スイッチＳＷ１はオフし、スイッチＳＷ２はオンする。これにより、電源コントローラＰＷＲＩＣは、電源線ＶＤＤＱに１．２Ｖを出力する。高レベルの設定値ＨＶＺを受けている間、スイッチＳＷ１はオンし、スイッチＳＷ２はオフする。これにより、電源コントローラＰＷＲＩＣは、電源線ＶＤＤＱに１．８Ｖを出力する。
スイッチＳＷ１は、相対的に高い電源電圧ＶＤＤＱ（１．８Ｖ）を出力する第１生成部として動作する。スイッチＳＷ２は、相対的に低い電源電圧ＶＤＤＱ（１．２Ｖ）を出力する第２生成部として動作する。電源コントローラＰＷＲＩＣは、電源線ＶＤＤＥに１．０Ｖを出力し、電源線ＶＤＤに１．８Ｖを出力する。なお、各電源線ＶＤＤＱ、ＶＤＤＥ、ＶＤＤに供給される電圧値は、大小関係を満足すれば、上述した値に限定されない。
ＳＯＣは、図１に示した要素以外に外部クロック信号ＥＣＬＫを受けてクロック信号ＣＬＫを生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を有している。外部クロック信号ＥＣＬＫは、ＳＯＣ内部で生成されてもよく、ＳＯＣが搭載されるシステム基板上の発振回路から供給されてもよい。ＰＬＬ回路（クロック生成部）は、低レベルの設定値ＨＦＺを受けている間、低い周波数のクロック信号ＣＬＫ（例えば、５０ＭＨｚ）を出力し、高レベルの設定値ＨＦＺを受けている間、高い周波数のクロック信号ＣＬＫ（例えば、１００ＭＨｚ）を出力する。ＭＰＵは、判定部ＪＵＤＧにより判定された動作モードに基づいて入出力回路ＭＩ／Ｏの駆動能力およびレイテンシを変更するために設定値ＴＹＰＺ、ＬＴ４Ｚに応じて、ＤＲＡＭのモードレジスタ（図５に示す）を設定するためのコマンド信号（モードレジスタ設定コマンド）をメモリコントローラＤＲＡＭＣに出力する。
メモリコントローラＤＲＡＭＣは、クロック信号ＣＬＫに同期して動作するコマンド制御回路ＣＭＤＣおよび入出力回路ＣＩ／Ｏを有している。入出力回路ＣＩ／Ｏは、クロック信号ＣＬＫやコマンド信号、書き込みデータ信号等を、出力バッファ（図の三角印）を介してＤＲＡＭに出力し、読み出しデータ信号等を、入力バッファ（図の三角印）を介してＤＲＡＭから受ける。上述したように、メモリコントローラＤＲＡＭＣの入出力回路ＣＩ／ＯおよびＤＲＡＭの入出力回路ＭＩ／Ｏは、電源電圧ＶＤＤＱを受けて動作する。メモリコントローラＤＲＡＭＣは、ＭＰＵからのコマンド信号に応じて、ＤＲＡＭのメモリコアおよびモードレジスタをアクセスする。メモリコントローラＤＲＡＭＣは、ＤＲＡＭをアクセスする第１コントロール部として動作する。
図３は、図２に示したＤＲＡＭの動作モードを示している。ＤＲＡＭは、消費電力ＰＷＲおよびアクセス時間ｔＡＣの少なくともいずれかが異なる５つの動作モードＭＤ１−５を有している。ここで、消費電力ＰＷＲは、図２に示した入出力回路ＭＩ／Ｏの動作に伴うメモリバスＭＢＵＳの充放電電流を含んでいる。動作モードＭＤの末尾の数値が小さいほど、消費電力ＰＷＲが大きい。消費電力ＰＷＲは、入出力回路ＭＩ／Ｏ、ＣＩ／Ｏに供給される電源電圧ＶＤＤＱを低くすることで大幅に下がり、クロックＣＬＫの周波数を低くすることでも下がる。
この実施形態では、電源電圧ＶＤＤは常に一定であり、ＤＲＡＭの内部回路に供給される内部電源電圧ＶＩＩも常に一定である。全ての動作モードＭＤ１−５において、ＤＲＡＭの内部回路内のクロック非同期回路の動作タイミングが変わらないため、動作モードＭＤ１−５の変更によるＤＲＡＭの誤動作を防止できる。特に、図５に示すメモリコア３０の動作マージンが低下することを防止できる。例えば、動作マージンは、センスアンプＳＡによるデータの読み出しマージン、およびメモリセルＭＣのデータ保持マージン（データ保持時間）である。ここで、クロック非同期回路は、クロック同期回路の間に配置される組み合わせ回路である。
なお、クロック同期回路は、クロック信号に対する入力信号のセットアップ時間およびホールド時間にマージンがあるとき、クロック信号の周波数の変更により、誤動作することはない。したがって、動作モードＭＤ１−５の変更により、ＤＲＡＭの内部回路（特に、メモリコア３０を動作するための周辺制御回路）の動作マージンが低下することを防止でき、誤動作を防止できる。
図２に示したシステムコントローラＳＣＮＴは、ＭＰＵからの情報に基づいて、ＤＲＡＭのデータ転送レートを認識する。システムコントローラＳＣＮＴは、ＤＲＡＭの消費電力を、このデータ転送レートを維持できる最小限の値にするために、設定部ＰＳＥＴ、ＤＳＥＴ、ＬＳＥＴおよびＦＳＥＴに設定値ＨＶＺ、ＴＹＰＺ、ＬＴ４ＺおよびＨＦＺをそれぞれ設定する。
ここで、データ転送レートは、単位時間当たりのデータの書き込み量とデータの読み出し量の合計を示し、ＤＲＡＭのアクセス頻度、クロック周波数、レイテンシに依存して変化する。例えば、システム装置ＳＹＳがゲーム機器の場合、動きの激しい動画像がＬＣＤに表示される状態、あるいは、複数の動画像を表示する複数のウインドウがＬＣＤに表示される状態が動作モードＭＤ１である。動きの遅い動画像がＬＣＤに表示される状態が動作モードＭＤ２である。複数の静止画像が繰り返しＬＣＤに表示される状態が動作モードＭＤ３である。キー入力デバイスＫＥＹからの入力に応じてＬＣＤの画面を切り換える状態が動作モードＭＤ４である。ゲームを一時停止している状態、あるいはキー入力デバイスＫＥＹからの入力を待っている状態が動作モードＭＤ５である。動作モードＭＤ１−５は、システムコントローラＳＣＮＴにより判断されてよく、ＭＰＵが動作モードＭＤ１−５を示す情報（動作状況）をシステムコントローラＳＣＮＴに通知してもよい。
動作モードＭＤ１では、設定値ＨＶＺ、ＨＦＺ、ＬＴ４Ｚ、ＴＹＰＺは、全て高レベルＨに設定される。電源電圧ＶＤＤＱは１．８Ｖに設定され、クロック信号ＣＬＫの周波数は１００ＭＨｚ（クロック周期ｔＣＫは１０ｎｓ）に設定され、レイテンシＬＡＴ（読み出しレイテンシ）は”４”に設定され、入出力回路ＭＩ／Ｏ、ＣＩ／Ｏの駆動能力ＤＲＶは標準（ＴＹＰ）に設定される。このとき、ＤＲＡＭの消費電流ＩＤＤ（動作電流）は１００ｍＡであり、アクセス時間ｔＡＣは６ｎｓである。アクセス時間ｔＡＣは、クロック信号ＣＬＫの立ち上がりエッジからデータが出力されるまでの時間である。また、消費電力ＰＷＲは１８０ｍＷであり、メモリコントローラＤＲＡＭＣによるデータの受信マージンを示すｔＡＣ／ｔＣＫは０．６である。データの受信マージンは、例えば、クロック信号ＣＬＫの立ち上がりエッジに対するＤＲＡＭからの読み出しデータのセットアップ時間を示し、その値が小さいほどマージンが大きい。データの受信マージンについては、図１３および図１４でも説明する。
動作モードＭＤ２では、設定値ＨＶＺは低レベルＬに設定され、設定値ＨＦＺ、ＬＴ４Ｚ、ＴＹＰＺは高レベルＨに設定される。電源電圧ＶＤＤＱは１．２Ｖに設定され、クロック信号ＣＬＫの周波数は１００ＭＨｚに設定され、レイテンシＬＡＴは”４”に設定され、入出力回路ＭＩ／Ｏ、ＣＩ／Ｏの駆動能力ＤＲＶは標準（ＴＹＰ）に設定される。このとき、ＤＲＡＭの消費電流ＩＤＤは６７ｍＡであり、アクセス時間ｔＡＣは１０ｎｓである。消費電力ＰＷＲは８０ｍＷであり、電源電圧ＶＤＤＱが動作モードＭＤ１に比べて低いため、入出力回路ＭＩ／Ｏ、ＣＩ／Ｏのトランジスタの駆動能力は下がる。これにより、データの受信マージンｔＡＣ／ｔＣＫは、動作モードＭＤ１に比べて低くなる（＝１．０）。
動作モードＭＤ３では、設定値ＨＶＺ、ＨＦＺは低レベルＬに設定され、設定値ＬＴ４Ｚ、ＴＹＰＺは高レベルＨに設定される。電源電圧ＶＤＤＱは１．２Ｖに設定され、クロック信号ＣＬＫの周波数は５０ＭＨｚ（クロック周期ｔＣＫは２０ｎｓ）に設定され、レイテンシＬＡＴは”４”に設定され、入出力回路ＭＩ／Ｏ、ＣＩ／Ｏの駆動能力ＤＲＶは標準（ＴＹＰ）に設定される。このとき、ＤＲＡＭの消費電流ＩＤＤは６０ｍＡであり、アクセス時間ｔＡＣは１０ｎｓである。消費電力ＰＷＲは７２ｍＷである。クロック周期ｔＣＫが動作モードＭＤ２に比べて長いため、データの受信マージンｔＡＣ／ｔＣＫは、動作モードＭＤ２に比べて高くなる（＝０．５）。
動作モードＭＤ４では、設定値ＨＶＺ、ＨＦＺ、ＬＴ４Ｚは低レベルＬに設定され、設定値ＴＹＰＺは高レベルＨに設定される。電源電圧ＶＤＤＱは１．２Ｖに設定され、クロック信号ＣＬＫの周波数は５０ＭＨｚに設定され、レイテンシＬＡＴは”２”に設定され、入出力回路ＭＩ／Ｏ、ＣＩ／Ｏの駆動能力ＤＲＶは標準（ＴＹＰ）に設定される。このとき、ＤＲＡＭの消費電流ＩＤＤは５０ｍＡであり、アクセス時間ｔＡＣは１０ｎｓである。動作モードＭＤ４では、レイテンシＬＡＴが小さく、読み出しコマンドから読み出しデータの出力までの期間が短縮される。これにより、メモリコア３０の活性化期間を相対的に短縮できるため、消費電力ＰＷＲは動作モードＭＤ３に比べてさらに低くなる（＝６０ｍＷ）。データの受信マージンｔＡＣ／ｔＣＫは０．５である。
動作モードＭＤ５では、全ての設定値ＨＶＺ、ＨＦＺ、ＬＴ４Ｚ、ＴＹＰＺは低レベルＬに設定される。電源電圧ＶＤＤＱは１．２Ｖに設定され、クロック信号ＣＬＫの周波数は５０ＭＨｚに設定され、レイテンシＬＡＴは”２”に設定され、入出力回路ＭＩ／Ｏ、ＣＩ／Ｏの駆動能力ＤＲＶは強（ＳＴＧ）に設定される。このとき、ＤＲＡＭの消費電流ＩＤＤは５０ｍＡであり、アクセス時間ｔＡＣは６ｎｓである。動作モードＭＤ５においても、レイテンシＬＡＴが小さくため、動作モードＭＤ４と同様に、消費電力ＰＷＲは動作モードＭＤ３に比べてさらに低くなる（＝６０ｍＷ）。入出力回路ＭＩ／Ｏ、ＣＩ／Ｏの駆動能力ＤＲＶを強（ＳＴＧ）に設定することで、アクセス時間ｔＡＣが短縮されるため、データの受信マージンｔＡＣ／ｔＣＫは、動作モードＭＤ３−４に比べて向上する（＝０．３）。すなわち、駆動能力ＤＲＶを強（ＳＴＧ）に設定することで、電源電圧ＶＤＤＱを低くすることにより低下するトランジスタを流れる電流を補うことができる。
このように、動作モードＭＤ１−５が１つずれる毎に、設定値ＨＶＺ、ＨＦＺ、ＬＴ４Ｚ、ＴＹＰＺのいずれかのレベルが１つ反転し、システム装置ＳＹＳの動作状況に合わせてＤＲＡＭの消費電力が最適化される。なお、動作モードは、例えば、ＭＤ１からＭＤ５、ＭＤ４からＭＤ２のように、間にある動作モードを飛び越して設定可能である。
図４は、図２に示したシステムコントローラＳＣＮＴによるＤＲＡＭの制御方法を示している。図に示したフローは、システムコントローラＳＣＮＴを構成するハードウエアにより実現され、あるいは、システムコントローラＳＣＮＴが実行するプログラムにより実現される。この場合、プログラムは、システムコントローラＳＣＮＴの内蔵ＲＯＭ（図示せず）に格納される。さらに、システムコントローラＳＣＮＴの機能がＭＰＵにより実現される場合、図に示したフローを実行するプログラム（ＭＰＵが実行する）は、ＦＬＡＳＨに格納されており、システム装置ＳＹＳのパワーオン時にＤＲＡＭまたはＳＯＣ上のワークＲＡＭ（図示せず）に転送される。
図に示したフローは、システムコントローラＳＣＮＴがＭＰＵからシステム装置ＳＹＳの動作状況の通知（すなわち、ＤＲＡＭの動作モードＭＤの通知）を受ける毎に実施される。あるいは、システムコントローラＳＣＮＴが、システム装置ＳＹＳの動作状況（すなわち、ＤＲＡＭの動作モードＭＤ）を格納しているＭＰＵのレジスタを定期的に読む毎に実施される。
まず、動作１０において、システムコントローラＳＣＮＴは、システム装置ＳＹＳがビジー（ＢＵＳＹ）であるか否かを判定する。ビジーのとき、すなわち、ＤＲＡＭがアクセスされる状況のとき、処理は動作１２に進む。ビジーでないとき、システムコントローラＳＣＮＴは、ＤＲＡＭの動作モードをＭＤ５に設定するために、処理を動作２８に進める。動作２８では、システムコントローラＳＣＮＴは、入出力回路ＭＩ／Ｏの駆動能力ＤＲＶを強（ＳＴＧ）に設定するために、設定値ＴＹＰＺを低レベルＬに設定する。動作２８の後、ＤＲＡＭの動作モードをＭＤ５に設定するために、後述する動作３０、３２、３４の処理が順次に実施される。
動作１２において、システムコントローラＳＣＮＴは、ＤＲＡＭの動作モードをＭＤ５に設定すべきか否かを判定する。動作モードをＭＤ５に設定すべきとき、処理は動作２８に進む。動作モードをＭＤ５に設定すべきでないとき、動作モードをＭＤ１−４のいずれかに設定するために、処理は動作１４に進む。動作１４において、システムコントローラＳＣＮＴは、入出力回路ＭＩ／Ｏの駆動能力ＤＲＶを標準ＴＹＰに設定するために、設定値ＴＹＰＺを高レベルＨに設定する。
次に、動作１６において、システムコントローラＳＣＮＴは、ＤＲＡＭの動作モードをＭＤ４に設定すべきか否かを判定する。動作モードをＭＤ４に設定すべきとき、処理は動作３０に進む。動作３０では、システムコントローラＳＣＮＴは、レイテンシＬＡＴを”２”に設定するために、設定値ＬＴ４Ｚを低レベルＬに設定する。この後、ＤＲＡＭの動作モードをＭＤ４に設定するために、後述する動作３２、３４の処理が順次に実施される。一方、動作モードをＭＤ４に設定すべきでないとき、動作モードをＭＤ１−３のいずれかに設定するために、処理は動作１８に進む。動作１８において、システムコントローラＳＣＮＴは、レイテンシＬＡＴを”４”に設定するために、設定値ＬＴ４Ｚを高レベルＨに設定する。
次に、動作２０において、システムコントローラＳＣＮＴは、ＤＲＡＭの動作モードをＭＤ３に設定すべきか否かを判定する。動作モードをＭＤ３に設定すべきとき、処理は動作３２に進む。動作３２では、システムコントローラＳＣＮＴは、クロック信号ＣＬＫの周波数を５０ＭＨｚに設定するために、設定値ＨＦＺを低レベルＬに設定する。この後、ＤＲＡＭの動作モードをＭＤ３に設定するために、後述する動作３４の処理が実施される。一方、動作モードをＭＤ３に設定すべきでないとき、動作モードをＭＤ１−２のいずれかに設定するために、処理は動作２２に進む。動作２２において、システムコントローラＳＣＮＴは、クロック信号ＣＬＫの周波数を１００ＭＨｚに設定するために、設定値ＨＦＺを高レベルＨに設定する。
次に、動作２４において、システムコントローラＳＣＮＴは、ＤＲＡＭの動作モードをＭＤ２に設定すべきか否かを判定する。動作モードをＭＤ２に設定すべきとき、処理は動作３４に進む。動作３４では、システムコントローラＳＣＮＴは、電源ＶＤＤＱを１．２Ｖに設定するために、設定値ＨＶＺを低レベルＬに設定する。これにより、ＤＲＡＭの動作モードは、ＭＤ２−５のいずれかに設定される。一方、動作モードをＭＤ２に設定すべきでないとき、動作モードをＭＤ１に設定するために、処理は動作２６に進む。動作２６において、システムコントローラＳＣＮＴは、電源ＶＤＤＱを１．８Ｖに設定するために、設定値ＨＶＺを高レベルＨに設定する。
図５は、図２に示したＤＲＡＭの例を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。ＤＲＡＭは、クロック信号ＣＬＫに同期して動作するＳＤＲＡＭである。
ＤＲＡＭは、クロック入力バッファ１０、コマンド入力バッファ１２、コマンドデコーダ１４、モードレジスタ１６、コア制御回路１８、電圧生成回路２０、アドレス入力バッファ２２、バーストアドレス生成回路２３、レイテンシカウンタ２４、データ入力バッファ２６、データ出力バッファ２８およびメモリコア３０を有している。クロック入力バッファ１０、コマンド入力バッファ１２、アドレス入力バッファ２２、データ入力バッファ２６およびデータ出力バッファ２８は、図２に示した入出力回路ＭＩ／Ｏであり、電源電圧ＶＤＤＱを受けて動作する。入力バッファ１０、１２、２２、２６の詳細は、図６に示す。データ出力バッファ２８の詳細は、図９に示す。
特に図示していないが、ＤＲＡＭは、セルフリフレッシュモード中にリフレッシュ動作を周期的に実行するために、内部リフレッシュ要求を周期的に生成するリフレッシュタイマ、およびリフレッシュするメモリセルを示すリフレッシュアドレス信号を生成するリフレッシュアドレスカウンタを有している。
クロック入力バッファ１０は、クロック信号ＣＬＫを受け、内部クロック信号ＩＣＬＫを出力する。内部クロック信号ＩＣＬＫは、クロックに同期して動作する回路に供給される。クロック入力バッファ１０は、クロックイネーブル信号ＣＫＥにより制御されてもよい。コマンド入力バッファ１２は、コマンド信号ＣＭＤ（チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ等）を内部クロック信号ＩＣＬＫに同期して受け、受けたコマンド信号ＣＭＤをコマンドデコーダ１４に出力する。
コマンドコーダ１４は、コマンド信号ＣＭＤの論理レベルに応じて認識したコマンドを、メモリコア３０のアクセス動作を実行するためにアクティブコマンド信号ＡＣＴＺ（アクティブコマンド）、読み出しコマンド信号ＲＤＺ（読み出しコマンド）、書き込みコマンド信号ＷＲＺ（書き込みコマンド）、リフレッシュコマンド信号ＲＥＦＺ（リフレッシュコマンド）またはモードレジスタ１６を設定するためのモードレジスタ設定コマンド信号ＭＲＳＺ（モードレジスタ設定コマンド）等として出力する。
モードレジスタ１６は、モードレジスタ設定コマンド信号ＭＲＳＺに同期して、例えばロウアドレス信号ＲＡＤを受けることにより設定される複数のレジスタを有している。ＤＲＡＭは、レジスタに設定された値に応じた動作モードで動作する。例えば、モードレジスタ１６は、図２に示したレイテンシＬＡＴを設定するために設定値ＬＴ４Ｚを保持し、レイテンシ信号ＬＴ４ＭＺとして出力するレイテンシレジスタと、入出力回路ＭＩ／Ｏの駆動能力ＤＲＶを設定するための設定値ＴＹＰＺを保持し、ティピカル信号ＴＹＰＭＺとして出力するドライブレジスタと、バースト長ＢＬを設定するための設定値を保持するバーストレジスタとを有している。ここで、レイテンシＬＡＴは、読み出しコマンドを受けてから読み出しデータＤＱの出力が開始されるまでのクロック数である。バースト長は、１回の読み出しコマンドに応答してデータ端子ＤＱから出力されるデータ信号の出力回数、および１回の書き込みコマンドに応答してデータ端子ＤＱで受けるデータ信号の入力回数である。モードレジスタ１６は、設定されたバースト長ＢＬの値を示すバースト信号ＢＬ１をバーストアドレス生成回路２３に出力する。
コア制御回路１８は、アクティブコマンド信号ＡＣＴＺ、読み出しコマンド信号ＲＤＺ、書き込みコマンド信号ＷＲＺまたはリフレッシュコマンド信号ＲＥＦＺに応答して、メモリコア３０のアクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）を制御する制御信号ＣＮＴを出力する。制御信号ＣＮＴは、ビット線ＢＬ、／ＢＬをプリチャージするためのタイミング信号、ワード線ＷＬを活性化するためのタイミング信号、センスアンプＳＡを活性化するためのタイミング信号等を含む。アクティブコマンドにより、ロウアドレス信号ＲＡＤにより選択されるワード線ＷＬが活性化される。読み出しコマンドにより、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤにより選択されるメモリセルＭＣからデータが読み出される。書き込みコマンドにより、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤにより選択されるメモリセルＭＣにデータが書き込まれる。リフレッシュコマンドにより、リフレッシュアドレス信号により選択されるワード線ＷＬに接続されたメモリセルＭＣがリフレッシュされる。
電圧生成回路２０は、電源電圧ＶＤＤ（例えば、１．８Ｖ）を受け、内部電源電圧ＶＩＩ（第１電源電圧；例えば、１．６Ｖ）を生成する。内部電源電圧ＶＩＩは、電源電圧ＶＤＤの変動に依存しない一定電圧であり、入出力回路ＭＩ／Ｏを除く回路（内部回路）を動作するためにこれ等回路に供給される。例えば、内部回路は、コマンドデコーダ１４、モードレジスタ１６、コア制御回路１８、電圧生成回路２０、レイテンシカウンタ２４およびメモリコア３０である。
アドレス入力バッファ２２は、アクセスするメモリセルＭＣを選択するためにアドレス端子ＡＤに供給されるロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤを時分割で受ける。ロウアドレス信号ＲＡＤは、ワード線ＷＬを選択するためにロウアドレスストローブ信号／ＲＡＳに同期して供給される。コラムアドレス信号ＣＡＤは、ビット線対ＢＬ、／ＢＬを選択するためにコラムアドレスストローブ信号／ＣＡＳに同期して供給される。
バーストアドレス生成回路２３は、バースト読み出し動作またはバースト書き込み動作時に、バースト長ＢＬを示すバースト信号ＢＬ１に基づいて、アドレス端子ＡＤで受けるコラムアドレスＣＡＤ（開始アドレス）に続くコラムアドレスを、内部クロック信号ＩＣＬＫに同期して順次に生成する。そして、バーストアドレス生成回路２３は、コラムアドレスＣＡＤおよび生成したコラムアドレスを、内部コラムアドレスＩＣＡＤとしてコラムデコーダＣＤＥＣに出力する。例えば、バースト長ＢＬが”４”のとき、バーストアドレス生成回路２３は、コラムアドレスＣＡＤに続く３つのコラムアドレスを生成する。
レイテンシカウンタ２４は、読み出しコマンド信号ＲＤＺに応答して、レイテンシ信号ＬＴ４ＭＺの論理レベルに応じたタイミングでデータ出力タイミング信号ＤＯＵＴＺを活性化する。データ出力タイミング信号ＤＯＵＴＺの活性化期間は、データ出力バッファ２８が動作する期間を示す。レイテンシカウンタ２４の詳細は、図１２に示す。
データ入力バッファ２６は、データ端子ＤＱ（例えば、１６ビット）に供給される書き込みデータ信号を内部クロック信号ＩＣＬＫに同期して受信し、受信したデータ信号をデータバスＤＢに出力する。データ出力バッファ２８は、メモリセルＭＣから読み出される読み出しデータをデータバスＤＢを介して受信し、データ出力タイミング信号ＤＯＵＴＺの活性化中に、受信した読み出しデータを内部クロック信号ＩＣＬＫに同期してデータ端子ＤＱに出力する。
メモリコア３０は、例えば、一対のロウブロックＲＢＬＫ、各ロウブロックＲＢＬＫに対応するロウデコーダＲＤＥＣ、ロウブロックＲＢＬＫの間に配置されたセンスアンプ領域ＳＡＡ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。なお、ロウブロックＲＢＬＫの数は、４個、８個あるいは１６個等でもよい。センスアンプ領域ＳＡＡは、各ロウブロックＲＢＬＫに対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、ロウブロックＲＢＬＫに共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。接続スイッチＢＴは、各ロウブロックＲＢＬＫのビット線対ＢＬ、／ＢＬをセンスアンプＳＡに選択的に接続するために設けられる。
コラムデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。メモリコア３０は、一般的なＤＲＡＭと同じ構成であるため、回路の詳細な説明は省略する。
図６は、図５に示した入力バッファ１０、１２、２２、２６の例を示している。ここでは、データ入力バッファ２６について説明するが、他の入力バッファ１０、１２、２２も同じ回路である。
データ入力バッファ２６は、メイン入力バッファＭＩＮ、サブ入力バッファＳＩＮおよびレベルシフタＬＳＦＴ１を有している。メイン入力バッファＭＩＮおよびサブ入力バッファＳＩＮは、入力ノードＩＮと出力ノードＯＵＴ０の間に並列に接続されている。メイン入力バッファＭＩＮは、高レベル電源端子が電源線ＶＤＤＱに接続され、低レベル電源端子が接地線ＶＳＳに接続されたＣＭＯＳインバータであり、ティピカル信号ＴＹＰＭＺの論理レベルに関わりなく動作する。
サブ入力バッファＳＩＮは、高レベル電源端子が電源線ＶＤＤＱに接続され、低レベル電源端子が接地線ＶＳＳに接続され、ティピカル信号ＴＹＰＭＺで制御されるクロックドＣＭＯＳインバータである。ＣＭＯＳインバータは、ｐＭＯＳトランジスタ（ゲートに丸印を付けている）およびｎＭＯＳトランジスタを有する。
この例では、サブ入力バッファＳＩＮのｐＭＯＳトランジスタの閾値電圧は、メイン入力バッファＭＩＮのｐＭＯＳトランジスタの閾値電圧と同じであり、サブ入力バッファＳＩＮのｎＭＯＳトランジスタの閾値電圧は、メイン入力バッファＭＩＮのｎＭＯＳトランジスタの閾値電圧と同じである。しかし、サブ入力バッファＳＩＮのｐＭＯＳトランジスタの閾値電圧を、メイン入力バッファＭＩＮのｐＭＯＳトランジスタの閾値電圧より低くし、あるいは、サブ入力バッファＳＩＮのｎＭＯＳトランジスタの閾値電圧を、メイン入力バッファＭＩＮのｎＭＯＳトランジスタの閾値電圧より低くしてもよい。この場合、サブ入力バッファＳＩＮを動作させるときに、入力バッファ１０、１２、２２、２６の駆動能力をさらに向上できる。
サブ入力バッファＳＩＮは、低レベルのティピカル信号ＴＹＰＭＺを受けている間に動作し、入力信号ＩＮを反転して出力信号ＯＵＴ０として出力する。サブ入力バッファＳＩＮは、高レベルのティピカル信号ＴＹＰＺを受けている間動作を停止する。これにより、ティピカル信号ＴＹＰＭＺが低レベルのとき、クロック入力バッファ１０の駆動能力ＤＲＶは相対的に高くなり（図３のＳＴＧ）、ティピカル信号ＴＹＰＭＺが高レベルのとき、クロック入力バッファ１０の駆動能力ＤＲＶは相対的に低くなる（図３のＴＹＰ）。
レベルシフタＬＳＦＴ１は、出力信号ＯＵＴ０の高レベル（１．８Ｖまたは１．２Ｖ）を内部電源電圧ＶＩＩ（１．６Ｖ）に変換し、出力信号ＯＵＴとしてＤＲＡＭの内部回路に出力する。特に、電源電圧ＶＤＤＱが１．２Ｖのとき、出力信号ＯＵＴの高レベルを１．６Ｖに設定することで、出力端子ＯＵＴに接続されるＣＭＯＳインバータ等のｐＭＯＳトランジスタを確実にオフさせることができ、リーク電流を削減できる。
図７は、図６に示した入力バッファ１０、１２、２２、２６の動作モードＭＤ１−２中の動作を示している。図中のＶＩＨは、高レベルの入力電圧の最低値を示し、ＶＩＬは、低レベルの入力電圧の最高値を示す。動作モードＭＤ１−２では、クロック信号ＣＬＫの周波数は１００ＭＨｚである。データ信号ＤＱ、アドレス信号ＡＤおよびコマンド信号ＣＭＤの最小供給サイクルは、図１３に示すように、クロック信号ＣＬＫの1周期（１０ｎｓ）と同じである。このため、入力バッファ１２、２２、２６では、入力信号ＩＮの遷移エッジの間隔ＴＥ１は、１０ｎｓである。一方、クロック入力バッファ１０では、入力信号ＩＮ（＝クロック信号ＣＬＫ）の遷移エッジの間隔ＴＥ１は、５ｎｓである。
動作モードＭＤ１では、電源電圧ＶＤＤＱが１．８Ｖであるため、入力バッファの駆動能力ＤＲＶが高い。このため、出力信号ＯＵＴ０の傾きは急になり、出力信号ＯＵＴ０、ＯＵＴの高レベル期間ｔＨおよび低レベル期間ｔＬは、相対的に大きくなる。これにより、エッジ間隔ＴＥ１に対する出力信号ＯＵＴ０、ＯＵＴの論理レベルの確定期間ｔＨ、ｔＬの比ｔＨ／ＴＥ１、ｔＬ／ＴＥ１を大きくできる（スルーレートの向上）。また、入力バッファ１０、１２、２２、２６の伝搬遅延時間が短くなるため、例えば、データ入力信号ＤＱのセットアップ時間のマージンを大きくできる。
動作モードＭＤ２では、電源電圧ＶＤＤＱが１．２Ｖであるため、入力バッファの駆動能力ＤＲＶは、動作モードＭＤ１に比べて低い。出力信号ＯＵＴ０の傾きは緩やかになり、出力信号ＯＵＴ０、ＯＵＴの高レベル期間ｔＨおよび低レベル期間ｔＬは、相対的に小さくなる。
図８は、図６に示した入力バッファ１０、１２、２２、２６の動作モードＭＤ３−５中の動作を示している。動作モードＭＤ３−５では、クロック信号ＣＬＫの周波数は５０ＭＨｚである。データ信号ＤＱ、アドレス信号ＡＤおよびコマンド信号ＣＭＤの最小供給サイクルは、図１３に示すように、クロック信号ＣＬＫの1周期（２０ｎｓ）と同じである。このため、入力バッファ１２、２２、２６では、入力信号ＩＮの遷移エッジの間隔ＴＥ２は、２０ｎｓである。一方、クロック入力バッファ１０では、入力信号ＩＮ（＝クロック信号ＣＬＫ）の遷移エッジの間隔ＴＥ２は、１０ｎｓである。
動作モードＭＤ３−４では、ティピカル信号ＴＹＰＭＺが高レベルＨであり、入力バッファの駆動能力ＤＲＶが低い。このため、出力信号ＯＵＴ０の傾きは緩やかになり、出力信号ＯＵＴ０、ＯＵＴの高レベル期間ｔＨおよび低レベル期間ｔＬは、相対的に小さくなる。
動作モードＭＤ５では、ティピカル信号ＴＹＰＭＺが低レベルＬであり、入力バッファの駆動能力ＤＲＶが高い。このため、出力信号ＯＵＴ０の傾きは急になり、出力信号ＯＵＴ０、ＯＵＴの高レベル期間ｔＨおよび低レベル期間ｔＬは、相対的に大きくなる。これにより、モードＭＤ１と同様に、比ｔＨ／ＴＥ１、ｔＬ／ＴＥ１を大きくでき（スルーレートの向上）、データ入力信号ＤＱのセットアップ時間のマージンを大きくできる。
図９は、図５に示したデータ出力バッファ２８の例を示している。データ出力バッファ２８は、レベルシフタＬＳＦＴ２、メイン出力バッファＭＯＵＴおよびサブ出力バッファＳＯＵＴを有している。メイン出力バッファＭＯＵＴおよびサブ出力バッファＳＯＵＴは、入力ノードＤＱ０と出力ノードＤＱの間に並列に接続されている。
メイン出力バッファＭＯＵＴは、データ出力タイミング信号ＤＯＵＴＺの活性化中に有効になるナンドゲートおよびノアゲートでそれぞれ制御されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有する一般的なトライステートタイプの出力バッファである。ｐＭＯＳトランジスタのソースは、電源線ＶＤＤＱに接続されている。ｎＭＯＳトランジスタのソースは、接地線ＶＳＳに接続されている。サブ出力バッファＳＯＵＴは、メイン出力バッファＭＯＵＴと同じ回路構成である。但し、サブ出力バッファＳＯＵＴは、ナンドゲートおよびノアゲートがティピカル信号ＴＹＰＭＺの高レベル期間に無効になり、出力ノードが高インピーダンス状態になる。サブ出力バッファＳＯＵＴは、低レベルのティピカル信号ＴＹＰＭＺを受けている間に活性化され、入力信号ＤＱ０を出力信号ＤＱとして出力する。これにより、ティピカル信号ＴＹＰＭＺが低レベルのとき、データ出力バッファ２８の駆動能力ＤＲＶは相対的に高くなり（図３のＳＴＧ）、ティピカル信号ＴＹＰＭＺが高レベルのとき、データ出力バッファ２８の駆動能力ＤＲＶは相対的に低くなる（図３のＴＹＰ）。
この例では、サブ出力バッファＳＯＵＴのｐＭＯＳトランジスタの閾値電圧は、メイン入力バッファＭＩＮのｐＭＯＳトランジスタの閾値電圧と同じであり、サブ出力バッファＳＯＵＴのｎＭＯＳトランジスタの閾値電圧は、メイン出力バッファＭＯＵＴのｎＭＯＳトランジスタの閾値電圧と同じである。しかし、サブ出力バッファＳＯＵＴのｐＭＯＳトランジスタの閾値電圧を、メイン出力バッファＭＯＵＴのｐＭＯＳトランジスタの閾値電圧より低くし、あるいは、サブ出力バッファＳＯＵＴのｎＭＯＳトランジスタの閾値電圧を、メイン出力バッファＭＯＵＴのｎＭＯＳトランジスタの閾値電圧より低くしてもよい。この場合、サブ出力バッファＳＯＵＴを動作させるときに、データ出力バッファ２８の駆動能力をさらに向上できる。
図１０は、図９に示したデータ出力バッファ２８の動作モードＭＤ１−２中の動作を示している。図中のＶＯＨは、高レベルの出力電圧の最低値を示し、ＶＯＬは、低レベルの出力電圧の最高値を示す。動作モードＭＤ１−２では、クロック信号ＣＬＫの周波数は１００ＭＨｚである。データ信号ＤＱの最小出力サイクルは、図１３に示すように、クロック信号ＣＬＫの1周期（１０ｎｓ）と同じであり、入力信号ＤＱ０の遷移エッジの間隔ＴＥ１は、１０ｎｓである。
動作モードＭＤ１では、電源電圧ＶＤＤＱが１．８Ｖであるため、データ出力バッファ２８の駆動能力ＤＲＶが高い。このため、出力信号ＤＱの遷移エッジの傾きは急になり、データ出力信号ＤＱの高レベル期間ｔＨおよび低レベル期間ｔＬは、相対的に大きくなる。これにより、エッジ間隔ＴＥ１に対する出力信号ＤＱの論理レベルの確定期間ｔＨ、ｔＬの比ｔＨ／ＴＥ１、ｔＬ／ＴＥ１を大きくできる（スルーレートの向上）。また、データ出力バッファ２８の伝搬遅延時間が短くなるため、例えば、図１３に示すように、データ出力信号ＤＱのセットアップ時間ｔＳを大きくでき、アクセス時間ｔＡＣを短くできる。
動作モードＭＤ２では、電源電圧ＶＤＤＱが１．２Ｖであるため、データ出力バッファ２８の駆動能力ＤＲＶは、動作モードＭＤ１に比べて低い。データ出力信号ＤＱの遷移エッジの傾きは緩やかになり、データ出力信号ＤＱの高レベル期間ｔＨおよび低レベル期間ｔＬは、相対的に小さくなる。
図１１は、図９に示したデータ出力バッファ２８の動作モードＭＤ３−５中の動作を示している。動作モードＭＤ３−５では、クロック信号ＣＬＫの周波数は５０ＭＨｚである。データ信号ＤＱの最小出力サイクルは、図１３に示すように、クロック信号ＣＬＫの1周期（２０ｎｓ）と同じである。このため、入力信号ＤＱ０の遷移エッジの間隔ＴＥ２は、２０ｎｓである。
動作モードＭＤ３−４では、ティピカル信号ＴＹＰＭＺが高レベルＨであり、データ出力バッファ２８の駆動能力ＤＲＶが低い。このため、データ出力信号ＤＱの遷移エッジの傾きは緩やかになり、データ出力信号ＤＱの高レベル期間ｔＨおよび低レベル期間ｔＬは、相対的に小さくなる。
動作モードＭＤ５では、ティピカル信号ＴＹＰＭＺが低レベルＬであり、データ出力バッファ２８の駆動能力ＤＲＶが高い。このため、データ出力信号ＤＱの遷移エッジの傾きは急になり、データ出力信号ＤＱの高レベル期間ｔＨおよび低レベル期間ｔＬは、相対的に大きくなる。これにより、モードＭＤ１と同様に、比ｔＨ／ＴＥ１、ｔＬ／ＴＥ１を大きくでき（スルーレートの向上）、データ入力信号ＤＱのセットアップ時間を大きくでき、アクセス時間ｔＡＣを短くできる。
図１２は、図５に示したレイテンシカウンタ２４の例を示している。レイテンシカウンタ２４は、直列に接続されたパルス生成器ＰＬＳＧ１、３つのフリップフロップＤＦＦと、初段のフリップフロップＤＦＦの出力を２段目のフリップフロップＤＦＦの入力に接続するためのスイッチＳＷ３と、初段のフリップフロップＤＦＦの出力を出力ノードＤＯＵＴＺに接続するためのスイッチＳＷ４と、３段目のフリップフロップＤＦＦの出力を出力ノードＤＯＵＴＺに接続するためのスイッチＳＷ５とを有している。各スイッチＳＷ３−５は、例えば、ＣＭＯＳ伝達ゲートで構成されている。
パルス生成器ＰＬＳＧ１は、モードレジスタ１６からのバースト長を示すバースト信号ＢＬ１に応じて、読み出しコマンド信号ＲＤＺのパルス幅を拡張し、バースト長と同じ数のパルスを有する読み出しコマンド信号ＲＤＰＺとして出力する。各フリップフロップＤＦＦは、内部クロック信号ＩＣＬＫに同期して入力端子の論理をラッチする。スイッチＳＷ３、ＳＷ５は、レイテンシ信号ＬＴ４ＭＺが高レベルの間オンする。スイッチＳＷ４は、レイテンシ信号ＬＴ４ＭＺが低レベルの間オンする。すなわち、レイテンシカウンタ２４は、レイテンシＬＡＴが”４”に設定されているとき、読み出しコマンド信号ＲＤＺを受けてから３クロック後にデータ出力タイミング信号ＤＯＵＴＺを出力し、レイテンシＬＡＴが”２”に設定されているとき、読み出しコマンド信号ＲＤＺを受けてから１クロック後にデータ出力タイミング信号ＤＯＵＴＺを出力する。
図１３は、図５に示したＤＲＡＭの動作モードＭＤ１−２中の読み出し動作を示している。動作モードＭＤ１−２では、クロック信号ＣＬＫの周波数は１００ＭＨｚであり、レイテンシＬＡＴは”４”（ＬＴ４ＭＺ＝Ｈ）である。例えば、このＤＲＡＭでは、アクティブコマンドＡＣＴＶから読み出しコマンドＲＤまで２０ｎｓ以上離す必要がある。このため、メモリコントローラＤＲＡＭＣは、読み出しコマンドＲＤをアクティブコマンドＡＣＴＶから２クロック後に供給する。バースト長は”２”に設定されている。
コマンドデコーダ１４は、読み出しコマンドＲＤに応答して読み出しコマンド信号ＲＤＺを活性化する。レイテンシ信号ＬＴ４ＭＺが高レベルＨのため、レイテンシカウンタ２４は、スイッチＳＷ３、ＳＷ５をオンし、スイッチＳＷ４をオフする。レイテンシカウンタ２４は、読み出しコマンド信号ＲＤＺに応答して、読み出しコマンド信号ＲＤＰＺ、ＲＤ１Ｚ−ＲＤ３Ｚを順次に活性化する。読み出しコマンドＲＤから３クロック後にデータ出力タイミング信号ＤＯＵＴＺが活性化される。データ出力タイミング信号ＤＯＵＴＺの活性化期間は２クロックサイクルであるが、２番目のデータ出力期間を確保するために、データ出力バッファ２８は、データ出力タイミング信号ＤＯＵＴＺの立ち下がりエッジを５ｎｓ程度遅らせる。そして、データ出力タイミング信号ＤＯＵＴＺの活性化中に内部クロック信号ＩＣＬＫに同期して読み出しデータＤ０、Ｄ１が順次にデータ端子ＤＱに出力される。これにより、メモリコントローラＤＲＡＭＣは、読み出しコマンドＲＤから４番目のクロック信号ＣＬＫの立ち上がりエッジに同期して最初の読み出しデータＤ０を受信できる。
動作モードＭＤ１では、電源電圧ＶＤＤＱが高いため（１．８Ｖ）、アクセス時間ｔＡＣは相対的に短い。図には示していないが、入力バッファ１０、１２、２６の動作速度も相対的に早い。動作モードＭＤ２では、電源電圧ＶＤＤＱが低いため（１．２Ｖ）、アクセス時間ｔＡＣは相対的に長い。入力バッファ１０、１２、２６の動作速度も相対的に遅い。
図１４は、図５に示したＤＲＡＭの動作モードＭＤ３−５中の読み出し動作を示している。動作モードＭＤ３−５では、クロック信号ＣＬＫの周波数は１００ＭＨｚである。動作モードＭＤ３では、レイテンシＬＡＴは”４”（ＬＴ４ＭＺ＝Ｈ）であり、動作モードＭＤ４−５では、レイテンシＬＡＴは”２”（ＬＴ４ＭＺ＝Ｌ）である。クロック周期が２０ｎｓであるため、メモリコントローラＤＲＡＭＣは、読み出しコマンドＲＤをアクティブコマンドＡＣＴＶから１クロック後に供給する。バースト長は”２”に設定されている。
動作モードＭＤ３では、レイテンシカウンタ２４は、図１３と同様に動作し、読み出しコマンドＲＤから３クロック後にデータ出力タイミング信号ＤＯＵＴＺを活性化する。動作モードＭＤ４−５では、レイテンシカウンタ２４では、スイッチＳＷ３、ＳＷ５をオフし、スイッチＳＷ４をオンする。このため、読み出しコマンドＲＤから１クロック後にデータ出力タイミング信号ＤＯＵＴＺが活性化される。動作モードＭＤ４では、データ出力バッファ２８の駆動能力ＤＲＶが低いため、アクセス時間ｔＡＣは相対的に長い。図には示していないが、入力バッファ１０、１２、２６の駆動能力ＤＲＶも低いため、入力バッファ１０、１２、２６の動作速度も相対的に遅い。動作モードＭＤ５では、データ出力バッファ２８の駆動能力ＤＲＶが高いため、アクセス時間ｔＡＣは相対的に短い。入力バッファ１０、１２、２６の駆動能力ＤＲＶも高いため、入力バッファ１０、１２、２６の動作速度も相対的に速い。
以上、この実施形態では、ＤＲＡＭのアクセス状況に応じて、電源電圧ＶＤＤＱまたはクロック信号ＣＬＫの周波数を変更することで、ＤＲＡＭの消費電力を最小限にできる。特に、メモリコントローラＤＲＡＭＣとＤＲＡＭの間に接続されるメモリバスＭＢＵＳの充放電電力を含むＤＲＡＭの消費電力を削減できる。この結果、特に、ＤＲＡＭが携帯機器に搭載されるときに、バッテリーＢＡＴの消費量を削減でき、携帯機器の連続動作時間を長くできる。
また、メモリコントローラＤＲＡＭＣの入出力回路ＣＩ／Ｏに供給される電源電圧ＶＤＤＱを変更することで、メモリコントローラＤＲＡＭＣの消費電力を削減でき、システム装置ＳＹＳの消費電力を削減できる。
さらに、入出力回路ＭＩ／Ｏに供給される電源電圧ＶＤＤＱのみを変更し、ＤＲＡＭの内部回路に供給される電源電圧ＶＤＤを変更しないため、動作モードＭＤの変化により内部回路が誤動作することを防止して、消費電力を削減できる。
図１５は、別の実施形態における入力バッファ１０Ａ、１２Ａ、２２Ａ、２６Ａの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。クロック入力バッファ１０Ａ、コマンド入力バッファ１２Ａ、アドレス入力バッファ２２Ａおよびデータ入力バッファ２６Ａ以外の構成、仕様および動作は、図１から図５、図７から図１４と同じである。
入力バッファ１０Ａ、１２Ａ、２２Ａ、２６Ａは、図６の入力バッファ１０、１２、２２、２６に比較回路ＣＯＭＰおよびスイッチＳＷ６、ＳＷ７を加えて構成されている。スイッチＳＷ６、ＳＷ７は、例えば、ＣＭＯＳ伝達ゲートで構成されている。なお、比較回路ＣＯＭＰは、入力バッファ１０Ａ、１２Ａ、２２Ａ、２６Ａに共通に設けられてもよい。
比較回路ＣＯＭＰは、電源電圧ＶＤＤＱと基準電圧ＶＲＥＦを比較するコンパレータと、コンパレータの出力に接続された一対のインバータを有している。基準電圧ＶＲＥＦは、例えば、１．５Ｖである。基準電圧ＶＲＥＦは、ＤＲＡＭ内部に設けられる電圧生成回路により生成される。なお、基準電圧ＶＲＥＦは、図１に示した電源コントローラＰＷＲＩＣからＤＲＡＭに供給してもよい。
比較回路ＣＯＭＰは、電源電圧ＶＤＤＱが基準電圧ＶＲＥＦより高いときに第１動作モード信号ＭＤ１Ｚを高レベルに設定し、電源電圧ＶＤＤＱが基準電圧ＶＲＥＦ以下のときに第１動作モード信号ＭＤ１Ｚを低レベルに設定する。第１動作モード信号ＭＤ１Ｚの高レベルは、第１動作モードＭＤ１を示す。
スイッチＳＷ６は、動作モード信号ＭＤ１Ｚが低レベルときにオンする（動作モードＭＤ２−５）。スイッチＳＷ７は、動作モード信号ＭＤ１Ｚが高レベルときにオンする（動作モードＭＤ１）。これにより、電源電圧ＶＤＤＱが内部電源電圧ＶＩＩより低い動作モードＭＤ２−５では、メイン入力バッファＭＩＮからの出力信号は、レベルシフタＬＳＦＴ１を介して出力端子ＯＵＴに出力される。電源電圧ＶＤＤＱが内部電源電圧ＶＩＩより高い動作モードＭＤ１では、メイン入力バッファＭＩＮからの出力信号は、レベルシフタＬＳＦＴ１を通さずに出力端子ＯＵＴに直接出力される。レベルシフタＬＳＦＴ１は、所定の消費電力と所定の遅延時間ＤＬＹ１とを持つ。動作モードＭＤ１において、レベルシフタＬＳＦＴ１の動作を不要にすることで、ＤＲＡＭの消費電力を削減できる。さらに、高速性が要求される動作モードＭＤ１において、レベルシフタＬＳＦＴ１を用いずに出力信号を出力することで、入力バッファ１０Ａ、１２Ａ、２２Ａ、２６Ａの動作速度を向上できる。
動作モードＭＤ１では、電源電圧ＶＤＤＱ（１．８Ｖ）は、内部電源圧ＶＩＩ（１．６Ｖ）より高い。このため、高レベルの出力信号ＯＵＴ（１．８Ｖ）により、出力端子ＯＵＴに接続されるｐＭＯＳトランジスタは確実にオフでき、リーク電流は発生しない。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、電源電圧ＶＤＤＱが内部電源電圧ＶＩＩより高い動作モードＭＤ１中に、メイン入力バッファＭＩＮからの出力信号をレベルシフタＬＳＦＴ１を通さずに出力することで、ＤＲＡＭの消費電力を削減でき、入力バッファ１０Ａ、１２Ａ、２２Ａ、２６Ａの動作速度を向上できる。
図１６は、別の実施形態におけるシステム装置ＳＹＳの要部を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、システムコントローラＳＣＮＴは、周波数検出部ＦＤＥＴおよび電圧検出部ＶＤＥＴを追加して構成されている。
周波数検出部ＦＤＥＴは、クロック信号ＣＬＫの周波数の変更時に、周波数が所定の値に設定されたことを検出する。具体的には、周波数検出部ＦＤＥＴは、動作モードがＭＤ２からＭＤ３に変更されるときに、クロック信号ＣＬＫの周波数をモニタし、周波数が５０ＭＨｚに設定されたときに、判定部ＪＵＤＧに周波数設定信号ＦＳを出力する。また、周波数検出部ＦＤＥＴは、動作モードがＭＤ３からＭＤ２に変更されるときに、クロック信号ＣＬＫの周波数をモニタし、周波数が１００ＭＨｚに設定されたときに、判定部ＪＵＤＧに周波数設定信号ＦＳを出力する。例えば、周波数検出部ＦＤＥＴは、２種類の周波数に応じて互いに異なる論理レベルを有する周波数設定信号ＦＳを出力する。あるいは、周波数検出部ＦＤＥＴは、周波数が設定される毎にパルスを有する周波数設定信号ＦＳを出力する。
電圧検出部ＶＤＥＴは、電源電圧ＶＤＤＱの変更時に、電源電圧ＶＤＤＱが所定の値に設定されたことを検出する。具体的には、電圧検出部ＶＤＥＴは、動作モードがＭＤ１からＭＤ２に変更されるときに、電源電圧ＶＤＤＱをモニタし、電源電圧ＶＤＤＱが１．２Ｖに設定されたときに、判定部ＪＵＤＧに電圧設定信号ＶＳを出力する。また、電圧検出部ＶＤＥＴは、動作モードがＭＤ２からＭＤ１に変更されるときに、電源電圧ＶＤＤＱをモニタし、電源電圧ＶＤＤＱが１．８Ｖに設定されたときに、判定部ＪＵＤＧに電圧設定信号ＶＳを出力する。例えば、電圧検出部ＶＤＥＴは、２種類の電源電圧ＶＤＤＱに応じて互いに異なる論理レベルを有する電圧設定信号ＶＳを出力する。あるいは、電圧検出部ＶＤＥＴは、電源電圧ＶＤＤＱが設定される毎にパルスを有する電圧設定信号ＶＳを出力する。
判定部ＪＵＤＧは、図２で説明した機能に加えて停止信号ＳＴＰＺを出力する機能を有している。具体的には、判定部ＪＵＤＧは、動作モードをＭＤ２からＭＤ３、およびＭＤ３からＭＤ２に変更するときに、周波数設定信号ＦＳを受けるまで、停止信号ＳＴＰＺを活性化し、周波数設定信号ＦＳに同期して停止信号ＳＴＰＺを非活性化する。また、判定部ＪＵＤＧは、動作モードをＭＤ１からＭＤ２、およびＭＤ２からＭＤ１に変更するときに、電圧設定信号ＶＳを受けるまで、停止信号ＳＴＰＺを活性化し、電圧設定信号ＶＳに同期して停止信号ＳＴＰＺを非活性化する。
ＭＰＵは、停止信号ＳＴＰＺの活性化中、ＤＲＡＭをアクセスするためのコマンド信号の出力を禁止し、停止信号ＳＴＰＺの非活性化後にＤＲＡＭのアクセスを再開する。これにより、クロック信号ＣＬＫの周波数が安定しない間、および電源電圧ＶＤＤＱが安定しない間に、ＤＲＡＭがアクセスされることを防止できる。この結果、ＤＲＡＭの誤動作を防止できる。
図１７は、図１６に示したシステムコントローラＳＣＮＴによるＤＲＡＭの制御方法の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図のフロー以外の構成、仕様および動作は、図１、図３から図１４と同じである。このフローでは、図４の動作２０と動作３４の間に動作２１が追加され、図４の動作２２の代わりに動作２３が挿入され、動作２６、３４の後に、動作３６、３８、４０が追加されている。動作１８、３０までのフローは、図４の動作１０−１６、２８と同じである。
この実施形態では、システムコントローラＳＣＮＴは、電源電圧ＶＤＤＱを変更するときに、電圧検出部ＶＤＥＴからの電圧設定信号ＶＳにより、変更された電源電圧ＶＤＤＱが安定するまで待ち、クロック信号ＣＬＫの周波数を変更するときに、周波数検出部ＦＤＥＴの周波数設定信号ＦＳにより、変更された周波数が安定するまで待つ。
クロック信号ＣＬＫの周波数の変更が動作３８で実施されるため、システムコントローラＳＣＮＴは、動作２１においてクロックフラグＣＦＬＧに”０”を記憶し（５０ＭＨｚを示す）、動作２３においてクロックフラグＣＦＬＧに”１”を記憶する（１００ＭＨｚを示す）。動作２６および動作３４では、システムコントローラＳＣＮＴは、停止信号ＳＴＰＺを活性化する。
動作３６において、システムコントローラＳＣＮＴは、電圧検出部ＶＤＥＴにより電源電圧ＶＤＤＱが所定の値に安定したことを検出する。動作３８において、システムコントローラＳＣＮＴは、クロックフラグＣＦＬＧの値に応じて、クロック信号ＣＬＫの周波数を設定するために、設定値ＨＦＺを低レベルＬまたは高レベルＨに設定する。動作４０において、システムコントローラＳＣＮＴは、周波数検出部ＦＤＥＴによりクロック信号ＣＬＫの周波数が所定の値に安定するまで待つ。周波数が安定するまで待つことで、特に、ＤＲＡＭに入出力される信号のタイミング仕様（ＡＣタイミング仕様）を確実に保証できる。
システムコントローラＳＣＮＴは、動作４０で”Ｙｅｓ”を判定したときに、図１６に示した停止信号ＳＴＰＺを非活性化する。これにより、ＭＰＵは、ＤＲＡＭおよびメモリコントローラＤＲＡＭＣは、ＤＲＡＭのアクセスを再開する。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、クロック信号ＣＬＫの周波数が安定しない間、および電源電圧ＶＤＤＱが安定しない間に、ＤＲＡＭがアクセスされることを防止できる。この結果、ＤＲＡＭの誤動作を防止して、消費電力を削減できる。
図１８は、別の実施形態を示している。図１８は、図２に示したシステムコントローラＳＣＮＴによるＤＲＡＭの制御方法の別の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図のフロー以外の構成、仕様および動作は、図１、図３から図１４と同じである。また、システム装置ＳＹＳの構成は、図１６と同じである。図１８に示したフローでは、図１７の動作３４の後に動作３８が実施される。すなわち、図１６に示した判定部ＪＵＤＧは、電源電圧ＶＤＤＱが１．２Ｖから１．８Ｖに変更されるときのみ（すなわち、モードＭＤ１に変更されるときのみ）、電圧検出部ＶＤＥＴからの電圧設定信号ＶＳに応じて停止信号ＳＴＰＺを非活性化する。換言すれば、ＭＰＵおよびメモリコントローラＤＲＡＭＣは、電源電圧ＶＤＤＱが１．２Ｖから１．８Ｖに変更されるときにＤＲＡＭのアクセスを一時的に停止し、電源電圧ＶＤＤＱが１．８Ｖから１．２Ｖに変更されるときにＤＲＡＭのアクセスを停止しない。
電源電圧ＶＤＤＱが下がるとき、ＤＲＡＭの入出力回路ＭＩ／Ｏの動作は徐々に遅くなり、入出力回路ＭＩ／Ｏの駆動能力ＤＲＶは徐々に低くなる。このため、回路の動作マージンは高い側から低い側に変化する。メモリコントローラＤＲＡＭＣの入出力回路ＣＩ／Ｏも同様である。動作マージンが高いときに不具合は発生しないため、電源電圧ＶＤＤＱが１．８Ｖから１．２Ｖに変更されるときに、電源電圧ＶＤＤＱが１．２Ｖに安定するまで待つ必要はない。この結果、電源電圧ＶＤＤＱが１．８Ｖから１．２Ｖに変更されるときに、動作モードの切り換えを迅速にできる。すなわち、動作モードＭＤ１から動作モードＭＤ２への切り換え時に、無駄な時間を消費することを防止でき、その間の消費電力を削減できる。さらに、動作モードの切り換え時間を短縮できるため、ＤＲＡＭをアクセスできないアイドル期間を短くでき、システム装置ＳＹＳの性能を向上できる。
を短縮できる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、動作モードの切り換え時間を短縮できるため、システム装置ＳＹＳの性能を向上できる。
図１９は、別の実施形態を示している。図１９は、図２に示したシステムコントローラＳＣＮＴによるＤＲＡＭの制御方法の別の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図のフロー以外の構成、仕様および動作は、図１、図３から図１４と同じである。このフローでは、図１７の動作３６、３８、４０の代わりに動作４２、４４、４６、４８が挿入される。
動作４２において、システムコントローラＳＣＮＴは、電源電圧ＶＤＤＱが所定の値であるか否かを判定する。電源電圧ＶＤＤＱが所定の値であるとき、処理は動作４４に進む。電源電圧ＶＤＤＱが所定の値に達していないとき、処理は動作４６に進む。動作４４において、システムコントローラＳＣＮＴは、クロック信号ＣＬＫの周波数が所定の値に安定するまで待つ。周波数が所定の値になったとき、電源電圧ＶＤＤＱおよびクロック信号ＣＬＫの周波数がともに変更されたため、処理は終了する。
一方、動作４６において、システムコントローラＳＣＮＴは、クロック信号ＣＬＫの周波数が所定の値であるか否かを判定する。周波数が所定の値であるとき、処理は動作４８に進む。周波数が所定の値に達していないとき、処理は動作４２に戻り、電源電圧ＶＤＤＱの値が判定される。動作４８において、システムコントローラＳＣＮＴは、電源電圧ＶＤＤＱが所定の値に安定するまで待つ。電源電圧ＶＤＤＱが所定の値になったとき、電源電圧ＶＤＤＱおよびクロック信号ＣＬＫの周波数がともに変更されたため、処理は終了する。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、電源電圧ＶＤＤＱとクロック信号ＣＬＫの周波数を、交互に繰り返して判定する。これにより、電源電圧ＶＤＤＱとクロック信号ＣＬＫの周波数を、ほぼ同時に判定でき、動作モードＭＤの切り換え時間を短縮できる。動作モードの切り換え時間を短縮できるため、システム装置ＳＹＳの性能を向上できる。
図２０は、別の実施形態を示している。図２０は、図２または図１６に示した電源コントローラＰＷＲＩＣ（電圧生成部）の要部を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電源コントローラＰＷＲＩＣ以外の構成、仕様および動作は、図１から図１４と同じである。なお、この実施形態は、図１５から図１９に示した実施形態にも適用できる。
電源コントローラＰＷＲＩＣは、図２または図１６の構成にパルス生成回路ＰＬＳＧ２およびスイッチＳＷ８を追加して構成されている。パルス生成回路ＰＬＳＧ２は、設定値ＨＶＺが低レベルから高レベルに変化したときに高レベルの検出パルスＨＶＰＺを生成する。検出パルスＨＶＰＺのパルス幅は、パルス生成回路ＰＬＳＧ２のインバータ列の遅延時間ＤＬＹ２に等しい。スイッチＳＷ８は、検出パルスＨＶＰＺの高レベル期間中にオンする。これにより、検出パルスＨＶＰＺの高レベル期間に、１．８Ｖの電源電圧は、スイッチＳＷ１だけでなくスイッチＳＷ８を介して電源線ＶＤＤＱに供給される。このように、スイッチＳＷ８は、相対的に高い電源電圧ＶＤＤＱ（１．８Ｖ）を一時的に出力する第３生成部として動作する。
図２１は、図２０に示した電源コントローラＰＷＲＩＣの動作を示している。各スイッチＳＷ１、ＳＷ２、ＳＷ８のオン期間を矢印で示す。動作モードがＭＤ２（またはＭＤ３−５）からＭＤ１に切り替わるとき、システムコントローラＳＣＮＴは、設定値ＨＶＺを低レベルから高レベルに変化する。これにより、検出パルスＨＶＰＺが一時的に高レベルに変化する。スイッチＳＷ１、ＳＷ８のオンにより、電源電圧ＶＤＤＱの供給能力を一時的に上げることで、電源電圧ＶＤＤＱは急峻に上昇するため、動作モードＭＤ２−５のいずれかから動作モードＭＤ１への切り換え時間を短縮できる。
スイッチＳＷ１のみをオンするときの電源電圧ＶＤＤＱの変化を、比較例として破線で示す。なお、電源電圧ＶＤＤＱが１．８Ｖから１．２Ｖに変化するとき、上述したように、回路の動作マージンは高い側から低い側に変化するため、電源電圧ＶＤＤＱを急峻に下げる必要はない。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、この実施形態では、動作モードの切り換え時間を短縮できるため、システム装置ＳＹＳの性能を向上できる。
なお、上述した実施形態では、ＤＲＡＭに供給される電源電圧ＶＤＤＱおよびクロック信号ＣＬＫの周波数を調整する例について述べた。しかし、例えば、擬似ＳＲＡＭ、ＳＲＡＭやフラッシュメモリ等の他の半導体メモリに供給される入出力回路用の電源電圧およびクロック信号ＣＬＫの周波数を調整してもよい。
上述した実施形態では、ＤＲＡＭは、電源電圧ＶＤＤ（１．８Ｖ）を内部電源電圧ＶＩＩ（第１電源電圧；１．６Ｖ）に変換する電圧生成回路２０を有する例について述べた。しかし、電圧生成回路２０をＤＲＡＭに設けずに、１．６Ｖの電源電圧ＶＤＤを第１電源電圧としてＤＲＡＭに供給してもよい。
図３では、５つの動作モードＭＤ１−５に応じて、電源電圧ＶＤＤＱ、クロック信号ＣＬＫの周波数、レイテンシＬＡＴおよび入出力回路ＭＩ／Ｏの駆動能力ＤＲＶを調整する例について述べた。しかし、例えば、図２２に示すように、３つの動作モードＭＤ１−３に応じて、電源電圧ＶＤＤＱおよびクロック信号ＣＬＫの周波数を調整してもよい。さらに、図２２において、レイテンシ設定部ＬＳＥＴの設定値ＬＴ４Ｚ（レイテンシ調整信号）は、モードＭＤ３のときに低レベルＬに設定してもよい。また、図２２において、ドライバ設定部ＤＳＥＴの設定値ＴＹＰＺ（ドライバ調整信号）は、モードＭＤ２−３のときに低レベルＬに設定してもよい。
また、図２３に示すように、４つの動作モードＭＤ１−４に応じて、電源電圧ＶＤＤＱ、クロック信号ＣＬＫの周波数、レイテンシＬＡＴおよび入出力回路ＭＩ／Ｏの駆動能力ＤＲＶを調整してもよい。図２３に示した例では、動作モードがＭＤ２からＭＤ１に切り替わるときに、クロック信号ＣＬＫの周波数が、５０ＭＨｚから１００ＭＨｚに変更され、同時に、読み出しレイテンシＬＡＴは”２”から”４”に変更される。電源電圧ＶＤＤＱは、動作モードＭＤ２、ＭＤ３の間で切り替わる。駆動能力ＤＲＶは、動作モードＭＤ３、ＭＤ４の間で切り替わる。
図２４は、図２３の動作モードを有するＤＲＡＭにおけるデータ入力バッファ１０Ｂ、１２Ｂ、２２Ｂ、２６Ｂの例を示している。データ入力バッファ１０Ｂ、１２Ｂ、２２Ｂ、２６Ｂは、図１５に示した比較回路ＣＯＭＰからの出力信号ではなく、レイテンシ信号ＬＴ４ＭＺを第１動作モード信号ＭＤ１ＺとしてスイッチＳＷ６、ＳＷ７に供給する。その他の構成は、図１５に示したデータ入力バッファ１０Ａ、１２Ａ、２２Ａ、２６Ａと同じである。これにより、電源電圧ＶＤＤＱが高く（１．８Ｖ）、かつクロック周波数が高いときのみ（１００ＭＨｚ）、レベルシフタＬＳＦＴ１を通さずに出力信号ＯＵＴが出力される。
上述した実施形態では、入力バッファ１０、１２、２２、２６およびデータ出力バッファ２８の駆動能力ＤＲＶを切り換える例について述べた。しかし、例えば、入力バッファ１０、１２、２２、２６またはデータ出力バッファ２８のいずれか一方の駆動能力ＤＲＶのみを切り換えてもよい。
図１７、図１８、図１９では、電源電圧ＶＤＤＱおよびクロック信号ＣＬＫの周波数の両方が所定値になるまで待つ例について述べた。しかし、例えば、電源電圧ＶＤＤＱが迅速に変更できるときには、クロック信号ＣＬＫの周波数のみを所定値になるまで待てばよい。逆に、クロック信号ＣＬＫの周波数が迅速に変更できるときは、電源電圧ＶＤＤＱのみを所定値になるまで待てばよい。これにより、動作モードの切り換え時間をさらに短縮でき、消費電力を削減できる。
図２０では、動作モードがモードＭＤ２からＭＤ１に切り替わり、電圧調整信号ＨＶＺが高レベルに変化したときに、スイッチＳＷ８を所定の時間（ＤＬＹ２）オンする例について述べた。しかし、例えば、図２５および図２６に示すように、電源コントローラＰＷＲＩＣに比較回路ＣＯＭＰとフリップフロップを設け、動作モードがモードＭＤ２からＭＤ１に切り替わるときに、電電減圧ＶＤＤＱが所定の電圧を超えるまでの間、スイッチＳＷ８をオンしてもよい。この例では、所定の電圧は、電源コントローラＰＷＲＩＣ内で生成される参照電圧ＶＲＥＦ１（１．７Ｖ）である。
フリップフロップＦ／Ｆは、電圧調整信号ＨＶＺの立ち上がりエッジに同期してセットされ、検出パルスＨＶＰＺを高レベルに変化し、比較回路ＣＯＭＰの出力信号の立ち上がりエッジに同期してリセットされ、検出パルスＨＶＰＺを低レベルに変化する。比較回路ＣＯＭＰは、電源電圧ＶＤＤＱが参照電圧ＶＲＥＦ１を超えたとき、高レベルを出力する。
図１９では、電源電圧ＶＤＤＱとクロック信号ＣＬＫの周波数を、交互に判定する例について述べた。しかし、例えば、図２７に示すように、図１９の動作４２、４４、４６、４８の代わりに動作５０、５２を実施してもよい。図２７のフローでは、動作３８が実施された後、動作５０、５２は、互いに異なる制御部により独立して実施される。そして、一方の制御部により、クロック信号ＣＬＫの周波数が所定の値に設定されたことが検出され、かつ他方の制御部により電源電圧ＶＤＤＱが所定の値に設定されたことが検出されたときに、動作モードＭＤの切り替え制御が完了する。電源電圧ＶＤＤＱとクロック信号ＣＬＫの周波数を、独立に判定することで、動作モードＭＤの切り換え時間をさらに短縮でき、システム装置ＳＹＳの性能を向上できる。
図１から図２７に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
第１電源電圧に応じて動作する内部回路と前記内部回路に接続され第２電源電圧に応じて動作するメモリ入出力回路を有し、クロック信号に同期して動作する半導体メモリと、
前記半導体メモリにアクセスするために、前記メモリ入出力回路に接続され第２電源電圧に応じて動作する制御入出力回路を有し、クロック信号に同期して動作する第１コントロール部と、
前記第２電源電圧を生成するとともに、電圧調整信号に応じて前記第２電源電圧を変更する電圧生成部と、
前記クロック信号を生成するとともに、クロック調整信号に応じて前記クロック信号の周波数を変更するクロック生成部と、
前記第１コントロール部による前記半導体メモリのアクセス状況に応じて、前記半導体メモリの消費電力を最適にするために、前記電圧調整信号および前記クロック調整信号を生成する第２コントロール部と
を備えていることを特徴とするシステム装置。
（付記２）
付記１記載のシステム装置において、
前記半導体メモリは、前記第２電源電圧が高く、前記クロック信号の周波数が高い動作モードと、前記第２電源電圧が低く、前記クロック信号の周波数が高い動作モードと、前記第２電源電圧が低く、前記クロック信号の周波数が低い動作モードとを有し、
前記第２コントロール部は、前記半導体メモリのアクセス状況に応じて最適な動作モードを判定し、判定した動作モードに基づいて前記電圧調整信号および前記クロック調整信号の少なくともいずれかを生成することを特徴とするシステム装置。
（付記３）
付記２記載のシステム装置において、
前記半導体メモリは、読み出しコマンドを受けてから読み出しデータの出力が開始されるまでのクロック数であるレイテンシを設定するためのレイテンシレジスタを有し、
前記クロック信号の周波数が低い動作モードは、さらに、レイテンシが多い動作モードとレイテンシが少ない動作モードを有し、
前記第１コントロール部は、前記第２コントロール部により判定された動作モードに基づいて前記レイテンシを変更するために前記レイテンシレジスタをアクセスすることを特徴とするシステム装置。
（付記４）
付記２または付記３記載のシステム装置において、
前記メモリ入出力回路は、駆動能力が変更される入力バッファおよび出力バッファの少なくともいずれかを有し、
前記半導体メモリは、前記駆動能力を変更するためのドライブレジスタを有し、
前記第２電源電圧が低い動作モードは、さらに、前記駆動能力が高い動作モードと前記駆動能力が低い動作モードを有し、
前記第１コントロール部は、前記第２コントロール部により判定された動作モードに基づいて前記駆動能力を変更するために前記ドライブレジスタをアクセスすることを特徴とするシステム装置。
（付記５）
付記４記載のシステム装置において、
前記入力バッファおよび出力バッファの少なくともいずれかは、並列に接続された複数のトランジスタを有し、
前記トランジスタのいずれかは、前記ドライブレジスタの設定値に応じて動作／非動作することを特徴とするシステム装置。
（付記６）
付記１ないし付記５のいずれか１項記載のシステム装置において、
前記メモリ入出力回路は、
入力バッファと、
前記入力バッファと前記内部回路の間に配置され、前記入力バッファから出力される前記第２電源電圧の信号レベルを前記第１電源電圧に変換するレベルシフタと、
前記第２電源電圧が前記第１電源電圧より低いときに前記レベルシフタの出力を前記内部回路に接続し、前記第２電源電圧が前記第１電源電圧以上のときに前記入力バッファの出力を前記内部回路に直接接続するスイッチ回路と
を有していることを特徴とするシステム装置。
（付記７）
付記１ないし付記６のいずれか１項記載のシステム装置において、
前記第１および第２コントロール部のいずれかは、前記第２電源電圧の変更時に、前記第２電源電圧が所定の値に設定されたことを検出する電圧検出部を有し、
前記第１コントロール部は、前記第２電源電圧の変更時に前記半導体メモリのアクセスを停止し、前記電圧検出部による検出後に前記半導体メモリのアクセスを再開することを特徴とするシステム装置。
（付記８）
付記７記載のシステム装置において、
前記電圧検出部は、前記第２電源電圧が低い電圧から高い電圧に変更されるときのみ、前記第２電源電圧が所定の値に設定されることを検出し、
前記第１コントロール部は、前記第２電源電圧が低い電圧から高い電圧に変更されるときのみ、前記半導体メモリのアクセスを停止し、前記第２電源電圧が所定の値に設定されたことを検出した後に前記半導体メモリのアクセスを再開し、前記第２電源電圧が高い電圧から低い電圧に変更されるときに、前記電圧検出部の動作に関わりなく前記半導体メモリにアクセスすることを特徴とするシステム装置。
（付記９）
付記１ないし付記８のいずれか１項記載のシステム装置において、
前記第１および第２コントロール部のいずれかは、前記周波数の変更時に、前記周波数が所定の値に設定されたことを検出する周波数検出部を有し、
前記第１コントロール部は、前記周波数の変更時に前記半導体メモリのアクセスを停止し、前記周波数検出部による検出後に前記半導体メモリのアクセスを再開することを特徴とするシステム装置。
（付記１０）
付記１ないし付記９のいずれか１項記載のシステム装置において、
前記電圧生成部は、高い第２電源電圧を出力する第１生成部と、低い第２電源電圧を出力する第２生成部と、前記第２電源電圧が低い電圧から高い電圧に変更されるときに、高い第２電源電圧を一時的に出力する第３生成部とを有することを特徴とするシステム装置。
（付記１１）
第１電源電圧に応じて動作する内部回路と前記内部回路に接続され第２電源電圧に応じて動作するメモリ入出力回路を有し、クロック信号に同期して動作する半導体メモリと、前記半導体メモリにアクセスするために、前記メモリ入出力回路に接続され第２電源電圧に応じて動作する制御入出力回路を有し、クロック信号に同期して動作する第１コントロール部とを備えたシステム装置の動作方法であって、
前記第１コントロール部による前記半導体メモリのアクセス状況に応じて、前記半導体メモリの消費電力を最適にするために、前記メモリ入出力回路および前記制御入出力回路に供給される前記第２電源電圧を調整するとともに、前記半導体メモリおよび前記第１コントロール部に供給される前記クロック信号の周波数を変更することを特徴とするシステム装置の動作方法。
（付記１２）
付記１１記載のシステム装置の動作方法において、
前記半導体メモリは、前記第２電源電圧が高く、前記クロック信号の周波数が高い動作モードと、前記第２電源電圧が低く、前記クロック信号の周波数が高い動作モードと、前記第２電源電圧が低く、前記クロック信号の周波数が低い動作モードとを有し、
前記半導体メモリのアクセス状況に応じて最適な動作モードを判定し、判定した動作モードに基づいて前記第２電源電圧および前記クロック信号の周波数の少なくともいずれかを変更することを特徴とするシステム装置の動作方法。
（付記１３）
付記１２記載のシステム装置の動作方法において、
前記半導体メモリは、読み出しコマンドを受けてから読み出しデータの出力が開始されるまでのクロック数であるレイテンシを設定するためのレジスタを有し、
前記クロック信号の周波数が低い動作モードは、さらに、レイテンシが多い動作モードとレイテンシが少ない動作モードを有することを特徴とするシステム装置の動作方法。
（付記１４）
付記１２または付記１３記載のシステム装置の動作方法において、
前記第２電源電圧が低い動作モードは、さらに、前記駆動能力が高い動作モードと前記駆動能力が低い動作モードを有し、
前記第１コントロール部は、判定された動作モードに基づいて、前記メモリ入出力回路の入力バッファおよび出力バッファの少なくともいずれかの駆動能力を変更するために前記半導体メモリに設けられたドライブレジスタをアクセスすることを特徴とするシステム装置の動作方法。
（付記１５）
付記１１ないし付記１４のいずれか１項記載のシステム装置の動作方法において、
前記第２電源電圧の変更時に、前記第２電源電圧が所定の値に設定されたことを検出し、
前記第１コントロール部は、前記第２電源電圧の変更時に前記半導体メモリのアクセスを停止し、前記第２電源電圧が所定の値に設定されたことを検出した後に前記半導体メモリのアクセスを再開することを特徴とするシステム装置の動作方法。
（付記１６）
付記１５記載のシステム装置の動作方法において、
前記第２電源電圧が低い電圧から高い電圧に変更されるときのみ、前記第２電源電圧が所定の値に設定されることを検出し、
前記第１コントロール部は、前記第２電源電圧が低い電圧から高い電圧に変更されるときのみ、前記半導体メモリのアクセスを停止し、前記第２電源電圧が所定の値に設定されたことを検出した後に前記半導体メモリのアクセスを再開し、前記第２電源電圧が高い電圧から低い電圧に変更されるときに、前記電圧検出部の動作に関わりなく前記半導体メモリにアクセスすることを特徴とするシステム装置の動作方法。
（付記１７）
付記１１ないし付記１６のいずれか１項記載のシステム装置の動作方法において、
前記周波数の変更時に、前記周波数が所定の値に設定されたことを検出し、
前記第１コントロール部は、前記周波数の変更時に前記半導体メモリのアクセスを停止し、前記周波数が所定の値に設定されたことを検出した後に前記半導体メモリのアクセスを再開することを特徴とするシステム装置の動作方法。
（付記１８）
付記１１ないし付記１７のいずれか１項記載のシステム装置の動作方法において、
前記第２電源電圧が低い電圧から高い電圧に変更されるときに、前記第２電源電圧の供給能力を一時的に上げることを特徴とするシステム装置の動作方法。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
一実施形態のシステム装置を示している。 図１の要部を示している。 図２に示したＤＲＡＭの動作モードを示している。 図２に示したシステムコントローラによるＤＲＡＭの制御方法を示している。 図２に示したＤＲＡＭの例を示している。 図５に示した入力バッファの例を示している。 図６に示した入力バッファの動作モードＭＤ１−２中の動作を示している。 図６に示した入力バッファの動作モードＭＤ３−５中の動作を示している。 図５に示したデータ出力バッファの例を示している。 図９に示したデータ出力バッファの動作モードＭＤ１−２中の動作を示している。 図９に示したデータ出力バッファの動作モードＭＤ３−５中の動作を示している。 図５に示したレイテンシカウンタの例を示している。 図５に示したＤＲＡＭの動作モードＭＤ１−２中の読み出し動作を示している。 図５に示したＤＲＡＭの動作モードＭＤ３−５中の読み出し動作を示している。 別の実施形態における入力バッファの例を示している。 別の実施形態におけるシステムコントローラの要部を示している。 図１６に示したシステムコントローラによるＤＲＡＭの制御方法の例を示している。 別の実施形態を示している。 別の実施形態を示している。 別の実施形態を示している。 図２０に示した電源コントローラの動作を示している。 図２に示したＤＲＡＭの動作モードの別の例を示している。 図２に示したＤＲＡＭの動作モードの別の例を示している。 図２３の動作モードを有するＤＲＡＭにおけるデータ入力バッファの例を示している。 電源コントローラの別の例を示している。 図２５に示した電源コントローラの動作を示している。 システムコントローラによるＤＲＡＭの制御方法の別の例を示している。
符号の説明
１０、１０Ａ、１０Ｂ‥クロック入力バッファ；１２、１２Ａ、１２Ｂ‥コマンド入力バッファ；１４‥コマンドデコーダ；１６‥モードレジスタ；１８‥コア制御回路；２０‥電圧生成回路；２２、２２Ａ、２２Ｂ‥アドレス入力バッファ；２４‥レイテンシカウンタ；２６、２６Ａ、２６Ｂ‥データ入力バッファ；２８‥データ出力バッファ；３０‥メモリコア；ＢＡＴ‥バッテリー；ＣＡＲＤＩＦ‥カードインタフェース；ＤＲＡＭＣ‥メモリコントローラ；ＤＳＥＴ‥ドライバ設定部；ＦＬＡＳＨ‥フラッシュメモリ；ＦＬＡＳＨＣ‥メモリコントローラ；ＦＳＥＴ‥周波数設定部；Ｉ／ＯＩＦ‥入出力インタフェース；ＪＵＤＧ‥判定部；ＫＥＹ‥キー入力デバイス；ＬＣＤ‥液晶表示装置；ＬＣＤＣ‥液晶コントローラ；ＬＳＥＴ‥レイテンシ設定部；ＬＳＦＴ１、ＬＳＦＴ２‥レベルシフタ；ＭＩＮ‥メイン入力バッファ；ＭＯＵＴ‥メイン出力バッファ；ＰＳＥＴ‥電源設定部；ＰＷＲＩＣ‥電源コントローラ；ＳＣＮＴ‥システムコントローラ；ＳＩＮ‥サブ入力バッファ；ＳＯＵＴ‥サブ出力バッファ；ＳＰＫ‥スピーカ；ＳＹＳ‥システム装置；ＵＳＢＩＦ‥ＵＳＢインタフェース；ＶＤＤ、ＶＤＤＥ、ＶＤＤＱ‥電源電圧

Claims (10)

  1. 第１電源電圧に応じて動作する内部回路と前記内部回路に接続され第２電源電圧に応じて動作するメモリ入出力回路を有し、クロック信号に同期して動作する半導体メモリと、
    前記メモリ入出力回路に接続され前記第２電源電圧に応じて動作する制御入出力回路を有し、前記クロック信号に同期して前記半導体メモリに対するアクセスを行う第１コントロール部と、
    前記第２電源電圧を生成するとともに、電圧調整信号に応じて前記第２電源電圧を変更する電圧生成部と、
    前記クロック信号を生成するとともに、クロック調整信号に応じて前記クロック信号の周波数を変更するクロック生成部と、
    前記第１コントロール部による前記半導体メモリのアクセス状況に応じて、前記半導体メモリの消費電力を最適にするために、前記電圧調整信号および前記クロック調整信号を生成する第２コントロール部と
    を備え、
    前記第１および第２コントロール部のいずれかは、前記第２電源電圧の変更時に、前記第２電源電圧が所定の値に設定されたことを検出する電圧検出部を有し、
    前記第１コントロール部は、前記第２電源電圧の変更時に前記半導体メモリのアクセスを停止し、前記電圧検出部による検出後に前記半導体メモリのアクセスを再開することを特徴とするシステム装置。
  2. 第１電源電圧に応じて動作する内部回路と前記内部回路に接続され第２電源電圧に応じて動作するメモリ入出力回路を有し、クロック信号に同期して動作する半導体メモリと、
    前記メモリ入出力回路に接続され前記第２電源電圧に応じて動作する制御入出力回路を有し、前記クロック信号に同期して前記半導体メモリに対するアクセスを行う第１コントロール部と、
    前記第２電源電圧を生成するとともに、電圧調整信号に応じて前記第２電源電圧を変更する電圧生成部と、
    前記クロック信号を生成するとともに、クロック調整信号に応じて前記クロック信号の周波数を変更するクロック生成部と、
    前記第１コントロール部による前記半導体メモリのアクセス状況に応じて、前記半導体メモリの消費電力を最適にするために、前記電圧調整信号および前記クロック調整信号を生成する第２コントロール部と
    を備え、
    前記第１および第２コントロール部のいずれかは、前記周波数の変更時に、前記周波数が所定の値に設定されたことを検出する周波数検出部を有し、
    前記第１コントロール部は、前記周波数の変更時に前記半導体メモリのアクセスを停止し、前記周波数検出部による検出後に前記半導体メモリのアクセスを再開することを特徴とするシステム装置。
  3. 請求項１または請求項２記載のシステム装置において、
    前記半導体メモリは、前記第２電源電圧が高く、前記クロック信号の周波数が高い動作モードと、前記第２電源電圧が低く、前記クロック信号の周波数が高い動作モードと、前記第２電源電圧が低く、前記クロック信号の周波数が低い動作モードとを有し、
    前記第２コントロール部は、前記半導体メモリのアクセス状況に応じて最適な動作モードを判定し、判定した動作モードに基づいて前記電圧調整信号および前記クロック調整信号の少なくともいずれかを生成することを特徴とするシステム装置。
  4. 請求項３記載のシステム装置において、
    前記半導体メモリは、読み出しコマンドを受けてから読み出しデータの出力が開始されるまでのクロック数であるレイテンシを設定するためのレイテンシレジスタを有し、
    前記クロック信号の周波数が低い動作モードは、さらに、レイテンシが多い動作モードとレイテンシが少ない動作モードを有し、
    前記第１コントロール部は、前記第２コントロール部により判定された動作モードに基づいて前記レイテンシを変更するために前記レイテンシレジスタをアクセスすることを特徴とするシステム装置。
  5. 請求項３または請求項４記載のシステム装置において、
    前記メモリ入出力回路は、駆動能力が変更される入力バッファおよび出力バッファの少なくともいずれかを有し、
    前記半導体メモリは、前記駆動能力を変更するためのドライブレジスタを有し、
    前記第２電源電圧が低い動作モードは、さらに、前記駆動能力が高い動作モードと前記駆動能力が低い動作モードを有し、
    前記第１コントロール部は、前記第２コントロール部により判定された動作モードに基づいて前記駆動能力を変更するために前記ドライブレジスタをアクセスすることを特徴とするシステム装置。
  6. 請求項１ないし請求項５のいずれか１項記載のシステム装置において、
    前記メモリ入出力回路は、
    入力バッファと、
    前記入力バッファと前記内部回路の間に配置され、前記入力バッファから出力される前記第２電源電圧の信号レベルを前記第１電源電圧に変換するレベルシフタと、
    前記第２電源電圧が前記第１電源電圧より低いときに前記レベルシフタの出力を前記内部回路に接続し、前記第２電源電圧が前記第１電源電圧以上のときに前記入力バッファの出力を前記内部回路に直接接続するスイッチ回路と
    を有していることを特徴とするシステム装置。
  7. 請求項１記載のシステム装置において、
    前記電圧検出部は、前記第２電源電圧が低い電圧から高い電圧に変更されるときのみ、前記第２電源電圧が所定の値に設定されることを検出し、
    前記第１コントロール部は、前記第２電源電圧が低い電圧から高い電圧に変更されるときのみ、前記半導体メモリのアクセスを停止し、前記第２電源電圧が所定の値に設定されたことを検出した後に前記半導体メモリのアクセスを再開し、前記第２電源電圧が高い電圧から低い電圧に変更されるときに、前記電圧検出部の動作に関わりなく前記半導体メモリにアクセスすることを特徴とするシステム装置。
  8. 請求項１ないし請求項７のいずれか１項記載のシステム装置において、
    前記電圧生成部は、高い第２電源電圧を出力する第１生成部と、低い第２電源電圧を出力する第２生成部と、前記第２電源電圧が低い電圧から高い電圧に変更されるときに、高い第２電源電圧を一時的に出力する第３生成部とを有することを特徴とするシステム装置。
  9. 第１電源電圧に応じて動作する内部回路と前記内部回路に接続され第２電源電圧に応じて動作するメモリ入出力回路を有し、クロック信号に同期して動作する半導体メモリと、前記メモリ入出力回路に接続され前記第２電源電圧に応じて動作する制御入出力回路を有し、前記クロック信号に同期して前記半導体メモリに対するアクセスを行う第１コントロール部とを備えたシステム装置の動作方法であって、
    前記第１コントロール部による前記半導体メモリのアクセス状況に応じて、前記半導体メモリの消費電力を最適にするために、前記メモリ入出力回路および前記制御入出力回路に供給される前記第２電源電圧を調整するとともに、前記半導体メモリおよび前記第１コントロール部に供給される前記クロック信号の周波数を変更し、
    前記第２電源電圧の変更時に前記半導体メモリのアクセスを停止し、前記第２電源電圧が所定の値に設定されたことを検出した後に前記半導体メモリのアクセスを再開することを特徴とするシステム装置の動作方法。
  10. 第１電源電圧に応じて動作する内部回路と前記内部回路に接続され第２電源電圧に応じて動作するメモリ入出力回路を有し、クロック信号に同期して動作する半導体メモリと、前記メモリ入出力回路に接続され前記第２電源電圧に応じて動作する制御入出力回路を有し、前記クロック信号に同期して前記半導体メモリに対するアクセスを行う第１コントロール部とを備えたシステム装置の動作方法であって、
    前記第１コントロール部による前記半導体メモリのアクセス状況に応じて、前記半導体メモリの消費電力を最適にするために、前記メモリ入出力回路および前記制御入出力回路に供給される前記第２電源電圧を調整するとともに、前記半導体メモリおよび前記第１コントロール部に供給される前記クロック信号の周波数を変更し、
    前記周波数の変更時に前記半導体メモリのアクセスを停止し、前記周波数が所定の値に設定されたことを検出した後に前記半導体メモリのアクセスを再開することを特徴とするシステム装置の動作方法。
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TW097140933A TWI404063B (zh) 2007-12-17 2008-10-24 記憶體系統及用於記憶體之控制方法
KR1020080110406A KR100994703B1 (ko) 2007-12-17 2008-11-07 시스템 장치 및 시스템 장치의 동작 방법
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011048879A (ja) * 2009-08-27 2011-03-10 Renesas Electronics Corp 半導体装置
JP2011142566A (ja) * 2010-01-08 2011-07-21 Elpida Memory Inc 半導体装置
EP4053840A1 (en) * 2010-02-23 2022-09-07 Rambus Inc. Methods and circuits for dynamically scaling dram power and performance
WO2012001917A1 (ja) * 2010-06-29 2012-01-05 パナソニック株式会社 不揮発性記憶システム、メモリシステム用の電源回路、フラッシュメモリ、フラッシュメモリコントローラ、および不揮発性半導体記憶装置
JP5017443B2 (ja) * 2010-10-29 2012-09-05 株式会社東芝 メモリシステム
JP5655555B2 (ja) * 2010-12-27 2015-01-21 富士通セミコンダクター株式会社 メモリインターフェース回路、メモリインターフェース方法、および電子機器
JP5742508B2 (ja) * 2011-06-27 2015-07-01 富士通セミコンダクター株式会社 半導体メモリ、システムおよび半導体メモリの動作方法
JP2013069359A (ja) * 2011-09-21 2013-04-18 Elpida Memory Inc 半導体装置及びデータ処理システム
EP2788979A4 (en) * 2011-12-06 2015-07-22 Intel Corp LOW POWER SPEECH RECOGNITION
US9240229B1 (en) 2012-03-15 2016-01-19 Gsi Technology, Inc. Systems and methods involving control-I/O buffer enable circuits and/or features of saving power in standby mode
JP6003449B2 (ja) * 2012-09-20 2016-10-05 株式会社ソシオネクスト 半導体装置及びメモリの制御方法
EP2819343B1 (en) * 2013-06-25 2016-12-07 Airbus Operations GmbH Inherent power-over-data bus signaling for secure operating mode switching
JP2015036965A (ja) * 2013-08-16 2015-02-23 富士通株式会社 メモリ制御装置、メモリ制御装置の制御方法及び情報処理装置
KR102171261B1 (ko) 2013-12-27 2020-10-28 삼성전자 주식회사 다수의 전압 발생부들을 갖는 메모리 장치
US9148056B2 (en) * 2014-01-08 2015-09-29 Freescale Semiconductor, Inc. Voltage regulation system for integrated circuit
US9711192B2 (en) 2014-11-03 2017-07-18 Samsung Electronics Co., Ltd. Memory device having different data-size access modes for different power modes
KR102337044B1 (ko) * 2015-07-27 2021-12-09 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
JP6627346B2 (ja) 2015-09-09 2020-01-08 ソニー株式会社 メモリコントローラ、記憶装置、情報処理システムおよびメモリ制御方法
KR102384962B1 (ko) * 2015-11-27 2022-04-11 에스케이하이닉스 주식회사 반도체 메모리 장치
US9978437B2 (en) * 2015-12-11 2018-05-22 Micron Technology, Inc. Apparatuses and methods for dynamic voltage and frequency switching for dynamic random access memory
US9865317B2 (en) * 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
CN106407533B (zh) * 2016-09-06 2019-11-29 京微齐力(北京)科技有限公司 一种寄存器的综合优化方法
US10236042B2 (en) 2016-10-28 2019-03-19 Integrated Silicon Solution, Inc. Clocked commands timing adjustments method in synchronous semiconductor integrated circuits
US10068626B2 (en) 2016-10-28 2018-09-04 Integrated Silicon Solution, Inc. Clocked commands timing adjustments in synchronous semiconductor integrated circuits
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10725777B2 (en) 2016-12-06 2020-07-28 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
CN108170370B (zh) * 2016-12-07 2021-01-26 慧荣科技股份有限公司 数据储存装置与数据传输速率控制方法
US10269397B2 (en) * 2017-08-31 2019-04-23 Micron Technology, Inc. Apparatuses and methods for providing active and inactive clock signals
JP6939453B2 (ja) * 2017-11-15 2021-09-22 コニカミノルタ株式会社 複合装置、要求応答方法
JP6954845B2 (ja) * 2018-01-09 2021-10-27 株式会社東海理化電機製作所 レベルシフト装置、及びｉｃ装置
US10622055B2 (en) * 2018-08-21 2020-04-14 Micron Technology, Inc. Apparatus for supplying power supply voltage to semiconductor chip including volatile memory cell
JP6894459B2 (ja) * 2019-02-25 2021-06-30 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリとその動作方法
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US11295803B2 (en) * 2019-08-30 2022-04-05 Qualcomm Incorporated Memory with dynamic voltage scaling
KR20210042192A (ko) * 2019-10-08 2021-04-19 삼성전자주식회사 반도체 메모리 장치, 전자 장치, 및 그것의 설정 방법
JP6974549B1 (ja) * 2020-07-17 2021-12-01 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. メモリ装置およびその入出力バッファ制御方法
CN112333070B (zh) * 2020-11-06 2022-03-15 江阴市立信智能设备有限公司 一种mbus网关中mbus主站的实现方法
US12106818B2 (en) 2020-12-23 2024-10-01 Intel Corporation Power control of a memory device in connected standby state

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04112312A (ja) * 1990-09-03 1992-04-14 Seiko Epson Corp 電気回路
JP3986578B2 (ja) * 1996-01-17 2007-10-03 三菱電機株式会社 同期型半導体記憶装置
JP4144913B2 (ja) * 1997-01-20 2008-09-03 富士通株式会社 半導体装置
JP4632107B2 (ja) * 2000-06-29 2011-02-16 エルピーダメモリ株式会社 半導体記憶装置
CN1357890A (zh) * 2000-12-05 2002-07-10 简篇 动态随机存取存储器结构及操作方法
JP2003133938A (ja) * 2001-10-26 2003-05-09 Mitsubishi Electric Corp 出力回路
US6597603B2 (en) * 2001-11-06 2003-07-22 Atmel Corporation Dual mode high voltage power supply for providing increased speed in programming during testing of low voltage non-volatile memories
JP4145565B2 (ja) * 2002-05-17 2008-09-03 株式会社ルネサステクノロジ 半導体装置
KR100505645B1 (ko) * 2002-10-17 2005-08-03 삼성전자주식회사 동작주파수 정보 또는 카스 레이턴시 정보에 따라출력신호의 슬루율을 조절 할 수 있는 출력 드라이버
GB2406924B (en) * 2003-10-10 2006-05-24 Advanced Risc Mach Ltd Level shifting in a data processing apparatus
US7532537B2 (en) * 2004-03-05 2009-05-12 Netlist, Inc. Memory module with a circuit providing load isolation and memory domain translation
JP2006091940A (ja) * 2004-09-21 2006-04-06 Matsushita Electric Ind Co Ltd メモリ制御装置
JP2006094027A (ja) * 2004-09-22 2006-04-06 Fuji Xerox Co Ltd 画像入力装置およびその画像管理方法
US7483327B2 (en) 2006-03-02 2009-01-27 Freescale Semiconductor, Inc. Apparatus and method for adjusting an operating parameter of an integrated circuit
JP4517312B2 (ja) * 2008-07-08 2010-08-04 ソニー株式会社 メモリアクセス制御装置および撮像装置

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