JP5017443B2 - メモリシステム - Google Patents

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Description

実施形態は、例えば高いクロック周波数でデータを出力するメモリシステムに関する。
メモリシステムの一例とされる半導体記憶装置からデータを読み出すタイミングは、この半導体記憶装置に接続されるホスト機器から供給されるクロック信号の周波数で決定される。
例えば出力バッファにおける電流駆動力が小さいとき、クロック信号の周波数が高くなるにつれ、データ出力に遅延が生じる。
特開２００４−１３９７１８号公報 特開平１１−２１３６６５号公報
データの出力を高速化可能なメモリシステムを提供する。
実施形態によればメモリシステムは、データ及び第１制御信号としての管理データを保持可能なメモリセルがマトリクス状に配置されたＮＡＮＤ型フラッシュメモリと、前記データの出力周波数に応じて値が可変とされる第２制御信号と前記データが前記出力周波数に同期、非同期で出力されるか否かで値が可変とされる第３制御信号とを保持する保持部と、前記第１〜第３制御信号に応じて前記メモリセルから読み出された前記データを外部に出力する出力部とを備え、前記出力部は、前記第２制御信号と前記３制御信号との演算で得られる第１結果と、前記第１制御信号との演算で得られる第２結果を第４制御信号として生成し、前記データとこの第４制御信号との演算で得られる第３結果に応じてオン状態とされ、前記出力周波数に同期して各々が前記データを前記外部に出力する第１〜第３トランジスタを備えたバッファ部を含み、前記出力周波数は、第１周波数及びこの第１周波数よりも大きな第２周波数を含み、前記第２、第３制御信号に基づき、前記出力周波数が、前記第２周波数であって、前記データが前記出力周波数に前記同期して出力される場合、前記第１制御信号の値に関わらず、前記第１〜第３トランジスタがオン状態とされることを可能とする。
実施形態に係るメモリシステムの全体構成例。 実施形態に係るＮＡＮＤ型フラッシュメモリの構成を詳細に示した構成例。 実施形態に係る転送ゲート及びブロックデコーダの構成例。 実施形態に係るバッファコントローラの詳細を示した構成例。 実施形態に係るデータ出力バッファの詳細を示した構成例。 実施形態に係るノードＡＤＱにおける電圧の立ち上がり波形を示した概念図。 実施形態に係るメモリシステムの同期（６６ＭＨｚ、８３ＭＨｚ）、非同期に読み出しおけるデータ出力動作を示した概念図。 実施形態に係るメモリシステムの同期（１０４ＭＨｚ）読み出しにおけるデータ出力動作を示した概念図。 実施形態の第１変形例に係るバッファコントローラの詳細を示した構成例。 実施形態の第１変形例に係るメモリシステムの同期（６６ＭＨｚ、８３ＭＨｚ）、非同期に読み出しおけるデータ出力動作を示した概念図。 実施形態の第１変形例に係るメモリシステムの同期読み出しおけるデータ出力動作を示した概念図。 実施形態の第２変形例に係るメモリシステムの全体構成例。 実施形態の第２変形例に係るバッファコントローラの詳細を示した構成例。 実施形態の第２変形例に係るメモリシステムのデータ出力動作を示した概念図。 実施形態の第２変形例に係るメモリシステムのデータ出力動作を示した概念図。 実施形態の第３変形例に係るバッファコントローラの詳細を示した構成例。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
[実施形態]
本実施形態に係るメモリシステムは、ホスト機器にデータを出力する際、クロック信号の周波数（以下、読み出し周波数）の値に応じて、データを出力することの出来るバッファを備える。すなわち、ホスト機器からデータの読み出し周波数、すなわちクロック信号を供給されると、このクロック信号の読み出し周波数に追従すべくデータの立ち上がり及び立ち下がり（電流駆動力）を可変にするバッファ部を備える。
＜全体構成＞
図１を用いて、実施形態に係るメモリシステムの全体構成例について説明する。本実施形態では、メモリシステムの一例として半導体記憶装置を挙げる。この半導体記憶装置は、具体的な一構成例としてＮＡＮＤ型フラッシュメモリとＳＲＡＭとを備える。すなわち、以下説明ではＮＡＮＤ型フラッシュメモリとＳＲＡＭとを備えた構成を、メモリシステムとする。
図示するように、本実施形態に係るメモリシステム１は、大まかにはＮＡＮＤ型フラッシュメモリ２、コントローラ部３、及びＲＡＭ部４を備えている。これらＮＡＮＤ型フラッシュメモリ２、コントローラ部３、及びＲＡＭ部４は、同一の半導体基板上に形成され、１つのチップに集積されている。以下、各ブロックの詳細について説明する。
＜ＮＡＮＤ型フラッシュメモリ２＞
ＮＡＮＤ型フラッシュメモリ２は、メモリシステム１の主記憶部として機能する。図１に示すようにＮＡＮＤ型フラッシュメモリ２は、メモリセルアレイ１０、ロウデコーダ１１、ページバッファ１２、電圧発生回路１３、シーケンサ１４、オシレータ１５、１６、及びレジスタ１８を備えている。
メモリセルアレイ１０は、選択トランジスタと、データを保持可能なメモリセルトランジスタとを複数備えている。このメモリセルトランジスタに対しデータが書き込まれ（以下、プログラム）、また書き込まれたデータを読み出し、更には書き込まれたデータの消去が行われる。
メモリセルトランジスタの各々は、電荷蓄積層と制御ゲートとを含む積層ゲートを有するＭＯＳトランジスタである。選択トランジスタのゲートはセレクトゲート線に接続され、メモリセルトランジスタの制御ゲートはワード線に接続されている。
また、メモリセルアレイ１０は、複数のメモリセルトランジスタの集合であるブロックを複数備えている。このブロックが消去単位となる。すなわち、同一のブロックに含まれるメモリセルトランジスタのデータは、一括して消去される。
また、メモリセルアレイ１０は、図示せぬホスト機器から転送された、書き込みデータの他、後述するオン・オフ切替え制御信号用のデータ（以下、オン・オフ切替え制御信号）を保持する。オン・オフ切替え制御信号データとは、保持データをホスト機器に読み出すための読み出し周波数に応じて、ゲート幅の異なるＭＯＳトランジスタをオンまたはオフとし、データ出力バッファ部の電流供給能力を切替える信号である。
ロウデコーダ１１は、データのプログラム、読み出し、及び消去動作の際に、ワード線及びセレクトゲート線を選択する。ワード線及びセレクトゲート線に対して、必要な電圧を印加する。メモリセルアレイ１０及びロウデコーダ１１の詳細については後述する。
ページバッファ１２はページサイズのデータを保持可能とされ、データのプログラム動作時には、ＲＡＭ部４から与えられるデータを一時的に保持し、メモリセルアレイ１０にデータを書き込む。他方、読み出し動作時には、メモリセルアレイ１０から読み出されたデータを一時的に保持し、ＲＡＭ部４へ転送する。
電圧発生回路１３は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。発生した電圧を、例えばロウデコーダ１１に供給する。電圧発生回路１３で発生された電圧が、ワード線ＷＬに印加される。
シーケンサ１４は、ＮＡＮＤ型フラッシュメモリ２全体の動作を司る。すなわち、コントローラ部３からプログラム命令（Program）、ロード命令（Load）、または消去命令（図示せず）を受けると、これに応答して、データのプログラム、読み出し、及び消去を実行するためのシーケンスを実行する。次いでこのシーケンスに従って、電圧発生回路１３やページバッファ１２の動作を制御する。
オシレータ１５は内部クロックＩＣＬＫを生成する。すなわち、クロック生成器として機能する。オシレータ１５は、生成した内部クロックＩＣＬＫをシーケンサ１４に供給する。シーケンサ１４は、この内部クロックＩＣＬＫに同期して動作する。
オシレータ１６は内部クロックＡＣＬＫを生成する。すなわち、クロック生成器として機能する。オシレータ１６は、生成した内部クロックＡＣＬＫをコントローラ部３やＲＡＭ部４へ供給する。内部クロックＡＣＬＫは、コントローラ部３やＲＡＭ部４の動作の基準となるクロックである。
レジスタ１８は、上記説明したオン・オフ切替え制御信号のデータを保持する。後述するが、このオン・オフ切替え制御信号は３種類とされる。つまり、レジスタはこれら３種類の信号を保持する領域を備える。また、外部のホスト機器と接続され、電源の供給が始まったことを検知すると、レジスタ１８は一旦オン・オフ切替え制御信号を保持し、その後後述するＲＡＭ部３に転送する。
＜ＮＡＮＤ型フラッシュメモリ２の構成の詳細＞
次に、上記ＮＡＮＤ型フラッシュメモリ２につき、メモリセルアレイ１０とロウデコーダ１１に着目して、その詳細な構成について説明する。図２は、メモリセルアレイ１０とロウデコーダ１１の回路図である。
＜＜メモリセルアレイ２の詳細＞＞
まず、メモリセルアレイ２について説明する。図２に示すようにメモリセルアレイ１０は、（ｍ＋１）個（ｍは２以上の自然数）のブロックＢＬＫ０〜ＢＬＫｍを備えている。以降、ブロックＢＬＫ０〜ＢＬＫｍをそれぞれ区別しない場合には単にブロックＢＬＫと呼ぶことにする。ブロックＢＬＫの各々は、（ｎ＋１）個（ｎ＋１は２以上の自然数）の複数のメモリセルユニット１７を備えている。
メモリセルユニット１７の各々は、例えば３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ３１を区別しない場合には、単にメモリセルトランジスタＭＴと呼ぶ。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、電荷蓄積層として窒化膜等の絶縁膜を使用し、この窒化膜に電子をトラップさせる方式を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造であっても良い。
メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続される。また同一行にある選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。
また選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎのいずれかに接続される。このビット線ＢＬ０〜ＢＬｎは、複数のブロックＢＬＫ間で、複数のメモリセルユニット１７を共通接続する。ビット線ＢＬ０〜ＢＬｎについても、区別しない場合には単にビット線ＢＬと呼ぶ。
選択トランジスタＳＴ２のソースはソース線ＳＬに接続される。ソース線ＳＬは、メモリセルアレイ１０内において共通に使用される。
上記構成において、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、または読み出され、この単位をページと呼ぶ。更に、同一行にある複数のメモリセルユニット１７は一括してデータが消去され、この単位が上記ブロックである。
各々のメモリセルトランジスタＭＴは、例えば、電荷蓄積層に注入された電子の多寡によるトランジスタの閾値電圧の変化に応じて、１ビットのデータを保持することが可能である。なお、閾値電圧の制御を細分化し、各々のメモリセルトランジスタＭＴに２ビット以上のデータを保持する構成としても良い。
また各ブロックＢＬＫにおいて、一部のメモリセルユニット１７は、オン・オフ切替え制御信号用データの他、エラー訂正用の情報（パリティ等）を保持するために用いられ、残りのメモリセルユニット１７がユーザデータ保持用として用いられる。なお、オン・オフ切替え制御信号用データ（管理データ）は、メモリセルアレイ１０内に設けられた管理領域内に保持されていてもよい。
更に、いずれかのブロックＢＬＫ（本実施形態では、例えばブロックＢＬＫｍ）は、ＮＡＮＤ型フラッシュメモリ２のシステム情報を保持するために使用される。システム情報の一例は、不良ブロック情報である。不良ブロック情報とは、何らかの不良によって使用不可とされたブロックＢＬＫの情報であり、例えばそのブロックアドレスである。以下では、このブロックＢＬＫｍを、ＲＯＭヒューズブロックと呼ぶことがある。
＜＜ロウデコーダ１１の詳細＞＞
次に、引き続き図２を参照してロウデコーダ１１について説明する。図示するようにロウデコーダ１１は、転送ゲート２０−０〜２０−ｍ、ブロックデコーダ２１−０〜２１−ｍ、及びドライバ回路２２を備えている。
ドライバ回路２２は、ブロックＢＬＫ０〜ＢＬＫｍに共通して設けられる。ドライバ回路２２はページアドレスをデコードして、ワード線ＷＬ０〜ＷＬ３１及びセレクトゲート線ＳＧＤ、ＳＧＳに印加すべき電圧を転送ゲート２０−０〜２０−ｍに供給する。
ブロックデコーダ２１−０〜２１−ｍもまた、ブロックＢＬＫ０〜ＢＬＫｍに対応して設けられる。ブロックデコーダ２１−０〜２１−ｍはブロックアドレスをデコードして、対応する転送ゲート２０−０〜２０−ｍをオンまたはオフさせる。
転送ゲート２０−０〜２０−ｍは、ブロックＢＬＫ０〜ＢＬＫｍに対応して設けられる。ドライバ回路２２から与えられる電圧を、対応するブロックＢＬＫのワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに転送する。つまり、ブロックデコーダ２１によっていずれかの転送ゲート２０−０〜２０−ｍが選択され、ドライバ回路２２で発生された電圧が、選択された転送ゲート２０−０〜２０−ｍによってブロックＢＬＫに転送される。いずれのワード線ＷＬにどのような電圧を与えるか（すなわちどのワード線ＷＬを選択するか）は、ブロックデコーダ２１−０〜２１−ｍによって選択される。以下、転送ゲート２０−０〜２０−ｍについても単に転送ゲート７０と呼ぶことがある。
＜＜転送ゲート２０とブロックデコーダ２１の詳細＞＞
次に、上記転送ゲート２０とブロックデコーダ２１の詳細について、図３を用いて説明する。図３は転送ゲート２０とブロックデコーダ２１の回路図である。
まず転送ゲート２０について説明する。図示するように転送ゲート２０は、ＭＯＳトランジスタ２３〜２５を備えている。
ＭＯＳトランジスタ２３は、セレクトゲート線ＳＧＤ、ＳＧＳ及びワード線ＷＬ０〜ＷＬ３１にそれぞれ対応づけて設けられた、高耐圧型のエンハンスメント型ｎチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ２３の電流経路の一端は、セレクトゲート線ＳＧＤ、ＳＧＳ及びワード線ＷＬ０〜ＷＬ３１のうちの対応するいずれかに接続され、他端にはドライバ回路２２によって電圧が供給される。同一の転送ゲート２０内のＭＯＳトランジスタ２３はゲートが共通接続され、対応するブロックデコーダ２１のノードＸＦＥＲＧに接続される。ノードＸＦＥＲＧからは信号ＲＤＥＣＡＤが与えられる。信号ＲＤＥＣＡＤは、対応するブロックＢＬＫが選択ブロックであった場合には“Ｈ”レベルとされ、非選択ブロックであった場合には“Ｌ”レベルとされる信号である。
ＭＯＳトランジスタ２４、２５は高耐圧型のディプレッション型ｎチャネルＭＯＳトランジスタであり、電流経路が直列接続されている。ＭＯＳトランジスタ２４のソースがセレクトゲート線ＳＧＤ、ＳＧＳに接続され、ＭＯＳトランジスタ２５のドレインがノードＳＧＤＳに接続され、ゲートには信号ＲＤＥＣＡＤｎが入力される。
信号ＲＤＥＣＡＤｎは、信号ＲＤＥＣＡＤの反転信号である。従って、選択ブロックに対応する転送ゲート２０は、ＭＯＳトランジスタ２３によってドライバ回路２２の電圧を転送し、非選択ブロックに対応する転送ゲート７０は、ＭＯＳトランジスタ２４、２５によってノードＳＧＤＳにおける電圧を転送する。
次にブロックデコーダ２１について説明する。図示するようにブロックデコーダ２１は、大まかにはデコードユニット３０、保持ユニット３１、セットユニット３２、リセットユニット３３、読み出しユニット３４、及びレベルシフタ３５を備えている。
デコードユニット３０は、前述の高耐圧型ＭＯＳトランジスタよりも耐圧の低い、低耐圧型のエンハンスメント型ｐチャネルＭＯＳトランジスタＰＭ１、ＰＭ２、低耐圧型のエンハンスメント型ｎチャネルＭＯＳトランジスタ３６−０〜３６−４、３７〜３９、及びインバータ４０〜４２を備えている。ＭＯＳトランジスタＰＭ１、ＰＭ２は、ソースに電源電位Ｖｄｄが与えられ、ドレインが共通に接続され、ＭＯＳトランジスタＰＭ１のゲートには信号ＲＤＥＣが与えられる。ＭＯＳトランジスタ３８、３９は、ソースが接地され、ドレインが共通接続され、ＭＯＳトランジスタ３８のゲートには信号ＲＯＭＢＡＥＮが与えられる。信号ＲＯＭＢＡＥＮは、通常、常時“Ｌ”レベルである。ＭＯＳトランジスタ３６−０〜３６−４、３７は、ＭＯＳトランジスタＰＭ１、ＰＭ２のドレインと、ＭＯＳトランジスタ３８、３９のドレインとの間に順次、その電流経路が直列接続されている。それぞれのゲートに信号ＡＲＲＯＷＡ〜ＡＲＲＯＷＥ、ＲＤＥＣが入力される。ブロックデコーダ２１が選択ブロックに相当する場合には、信号ＡＲＲＯＷＡ〜ＡＲＲＯＷＥの全てが“Ｈ”レベルとなり、相当しない場合には少なくともいずれかが“Ｌ”レベルとなる。信号ＲＤＥＣは信号ＡＲＲＯＷＡ〜ＡＲＲＯＷＥが入力される際に“Ｈ”レベルとなる信号であり、入力される前には“Ｌ”レベルとされる。インバータ４０〜４２は直列接続され、インバータ４０の入力ノードがＭＯＳトランジスタＰＭ１、ＰＭ２のソース及びＭＯＳトランジスタ３６−０のドレインに接続される。インバータ４０の出力ノード及びインバータ４１の入力ノードはＭＯＳトランジスタＰＭ２のゲートに接続される。またインバータ４１の出力が信号ＲＤＥＣＡＤｎとなる。
保持ユニット３１は、インバータＩＮ１、ＩＮ２を備えたラッチ回路である。インバータＩＮ１の入力ノードとインバータＩＮ２の出力ノードはノードＬ１に接続され、インバータＩＮ２の入力ノードとインバータＩＮ１の出力ノードはノードＬ２に接続される。ノードＬ１はＭＯＳトランジスタ３９のゲートに接続される。保持ユニット３１は、データのロード、プログラム、及び通常の消去動作（消去対象ブロックが１個である消去動作）時には、不良ブロック情報を保持する。保持ユニット３１に不良ブロック情報が格納されるタイミングの一つは、メモリシステム１への電源投入時である。すなわち電源投入時において、コントローラ部３の命令に基づいて、ＲＯＭヒューズブロック（ブロックＢＬＫｍ）から不良ブロック情報が読み出され、これが保持ユニット３１に保持される。より具体的には、全てのブロックデコーダ２１の保持ユニット３１におけるノードＬ１は、後述するリセットユニット３３の信号ＦＲＳＴが“Ｈ”レベルとされることで、“Ｈ”レベルとなる。引き続き、不良ブロックに対応するブロックデコーダ２１のみを選択した状態で、信号ＦＳＥＴが“Ｈ”レベルとされる。その結果、当該ブロックデコーダ２１ではノードＬ１が“Ｌ”レベルとされる。以上から、保持ユニット３１が不良ブロック情報を保持する場合には、ノードＬ１の値は“Ｌ”レベルとされ、そうでない場合にはノードＬ１の値は“Ｈ”レベルとされる。
セットユニット３２は、低耐圧型のエンハンスメント型ｎチャネルＭＯＳトランジスタＮＭ１、ＮＭ２を備えている。ＭＯＳトランジスタＮＭ１のソースは接地され、ゲートに信号ＦＳＥＴが入力される。ＭＯＳトランジスタＮＭ２は、ソースがＭＯＳトランジスタＮＭ１のドレインに接続され、ドレインがノードＬ１に接続され、ゲートがインバータ４０の出力ノードに接続されている。
リセットユニット３３は、低耐圧型のエンハンスメント型ｎチャネルＭＯＳトランジスタＮＭ３、ＮＭ４を備えている。ＭＯＳトランジスタＮＭ３のソースは接地され、ゲートに信号ＦＲＳＴが入力される。ＭＯＳトランジスタＮＭ４は、ソースがＭＯＳトランジスタＮＭ３のドレインに接続され、ドレインがノードＬ２に接続され、ゲートがインバータ４０の出力ノードに接続されている。
読み出しユニット３４は、低耐圧型のエンハンスメント型ｎチャネルＭＯＳトランジスタ４３〜４５を備えている。ＭＯＳトランジスタ４３〜４５は、ノードＰＢＵＳＢＳと接地電位ノードとの間に順次、その電流経路が直列接続されている。ＭＯＳトランジスタ４３のゲートはインバータ４０の出力ノードに接続され、ＭＯＳトランジスタ４４のゲートには信号ＢＢＳＥＮが入力され、ＭＯＳトランジスタ４５のゲートはノードＬ２に接続されている。ノードＰＢＵＳＢＳは、各ブロックデコーダ２１間で共通接続されている。
レベルシフタ３５は、ＭＯＳトランジスタ４６〜４９を備えている。ＭＯＳトランジスタ４６は、低耐圧型のディプレッション型ｎチャネルＭＯＳトランジスタであり、ドレインがインバータ４２の出力ノードに接続され、ゲートに信号ＢＳＴＯＮが与えられる。信号ＢＳＴＯＮは、ブロックアドレスデコード時に“Ｈ”レベルとされる信号である。ＭＯＳトランジスタ４７は、ＭＯＳトランジスタ４６よりも高耐圧型のディプレッション型ｎチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ４７は、ドレインがＭＯＳトランジスタ４６のソースに接続され、ドレインがノードＸＦＥＲＧに接続され、ゲートに信号ＢＳＴＯＮが与えられる。ＭＯＳトランジスタ４８は、上記高耐圧型のエンハンスメント型ｐチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ４８は、ドレインがノードＸＦＥＲＧに接続され、ソースがバックゲートに接続され、ゲートに信号ＲＤＥＣＡＤｎが入力される。ＭＯＳトランジスタ４９は、上記高耐圧型のディプレッション型ｎチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ４９は、ドレインに電圧ＶＲＤＥＣが与えられ、ソースがＭＯＳトランジスタ４８のソースに接続され、ゲートがノードＸＦＥＲＧに接続される。電圧ＶＲＤＥＣは、データの書き込み時、読み出し時、及び消去時において、必要な値とされる。またノードＸＦＥＲＧは、対応する転送ゲート２０におけるＭＯＳトランジスタ２３のゲートに接続される。従って、信号ＲＤＥＣＡＤの“Ｈ”レベルの電位は電圧ＶＲＤＥＣに応じた値となる。
上記構成のブロックデコーダ２１において、対応するブロックＢＬＫがブロックアドレスに一致した際、ＭＯＳトランジスタ３６−０〜３６−４がオン状態となり、信号ＲＤＥＣＡＤｎは“Ｌ”レベル（ＲＤＥＣＡＤ＝“Ｈ”）となる。その結果、ノードＸＦＥＲＧに電圧ＶＲＤＥＣが与えられる。よって、対応する転送ゲート２０においてＭＯＳトランジスタ２３がオン状態とされる。
他方、ブロックアドレスが一致しない場合には、ＭＯＳトランジスタ３６−０〜３６−４の少なくともいずれかがオフ状態となり、信号ＲＤＥＣＡＤｎは“Ｈ”レベルとなる。その結果、対応する転送ゲート２０においてＭＯＳトランジスタ２３がオフ状態とされる。
また、ブロックアドレスにかかわらず、保持ユニット３１によってノードＬ１が“Ｌ”レベルとされている場合には、ＭＯＳトランジスタ３９がオフ状態とされる。その結果、信号ＲＤＥＣＡＤｎは“Ｈ”レベルとなり、対応する転送ゲート２０においてＭＯＳトランジスタ２３がオフ状態とされる。
＜コントローラ部３＞
次に、図１に戻り、コントローラ部３について説明する。コントローラ部３は、ＮＡＮＤ型フラッシュメモリ２及びＲＡＭ部４の動作を制御する。すなわち、メモリシステム１全体としての動作を統括する機能を有する。図示するようにコントローラ部３は、内部レジスタ６０（図中、Internal register）及びメモリシステム用ステートマシン６３を備える。
内部レジスタ６０は、レジスタ６１（図中、Register）、コマンドユーザインターフェース（command user interface、図中CUI）６２を備える。更に、レジスタ６１はＣｏｎｆｉｇ用レジスタ６１−１を備える。後述するがＣｏｎｆｉｇデータとは、外部のホスト機器から転送されるデータ列であり、具体的には、ＮＡＮＤ型フラッシュメモリ２からデータを読み出す際の読み出し周波数などの情報を含んでいる。
またメモリシステム用ステートマシン６３は、ステートマシン（図中、state machine）６４、アドレス／コマンド発生回路（図中、NAND Add/Command Gen）６５、及びアドレス／タイミング発生回路（図中、SRAM Add/Timing）６６を備えている。
レジスタ６１は、メモリシステム１の動作状態を設定・保持するためのレジスタである。具体的には、Ｃｏｎｆｉｇ用レジスタ６１−１は、後述するインターフェース９０を介してホスト機器から与えられるＣｏｎｆｉｇデータを保持する。すなわち、データ出力バッファ９３から出力されるクロック信号に同期したデータの読み出し周波数を保持する。より具体的には、Ｃｏｎｆｉｇ用レジスタ６１−１は、Ｃｏｎｆｉｇデータ内に含まれる周波数情報及び、この周波数情報に応じて可変な値のＶＨＦ（Very High throughput）及びＲＭ（Read Mode）の値を保持する。
ＲＭは“０”または“１”いずれかの値とされ、非同期のデータ読み出し時に“０”とされ、同期のデータ読み出し時に“１”とされる。ここで、非同期のデータ読み出しとは、インターフェース９５から読み出しデータがクロック信号に同期せず出力されるという意味である。具体的には、例えば、ホスト機器からリード（read）コマンドが供給されると、ＮＡＮＤページバッファ１２及びＳＲＡＭ８０を介してインターフェース９５から、例えば１ページ分のみの読み出しデータが、クロック信号に同期せず出力される場合を非同期読み出しと呼ぶ。これに対して、同期のデータ読み出しとは、クロック信号に同期してデータ列が読み出されることを意味する。また、ＶＨＦは“０”または“１”いずれかの値とされ、読み出し周波数が１０４ＭＨｚのバーストリードの場合、ＶＨＦの値は“１”と設定され、それ以外の周波数（例えば、非同期読み出し、または同期の読み出しであって周波数が６６ＭＨｚ、８３ＭＨｚ）の場合ではＶＨＦの値は“０”と設定される。
またレジスタ６１は、レジスタライトコマンドまたはレジスタリードコマンドに応じて、ファンクションの動作状態を設定する。より具体的には、レジスタ６１には、例えばデータロード時にはロード（load）コマンドが設定され、データプログラム時にはプログラム（program）コマンドが設定される。なお、レジスタライトコマンドまたはレジスタリードコマンドとは、アクセスコントローラ９９からレジスタ６１に対するライトコマンドまたはリードコマンド（Write/Read）をいう。またなお、ロードとは、ＮＡＮＤ型フラッシュメモリ２からデータを読み出してＳＲＡＭ８０へ出力する動作であり、プログラムは、ＳＲＡＭ８０内のデータがページバッファ１２に転送されて、ＮＡＮＤ型フラッシュメモリ２のメモリセルアレイ１０に書き込まれるまでの動作であり、消去は、ＮＡＮＤ型フラッシュメモリ２内のデータを削除する動作である。
コマンドユーザインターフェース６２は、上記レジスタ６１が保持するＶＨＳ及びＲＭの値をそれぞれ後述するバッファコントローラ９４に供給する。また更に、コマンドユーザインターフェース６２は、所定のコマンドがレジスタ６１に設定されることで、メモリシステム１に対してファンクション実行コマンドが与えられたことを認識する。その後、内部コマンド信号（Command）を発行し、ステートマシン６４へ出力する。
ステートマシン６４は、コマンドユーザインターフェース６２から与えられる内部コマンド信号に基づいて、メモリシステム１内部におけるシーケンス動作を制御する。ステートマシン６４がサポートするファンクションは、ロード、プログラム、及び消去等、多数あり、これらのファンクションを実行するよう、ＮＡＮＤ型フラッシュメモリ２及びＲＡＭ部４の動作を制御する。
アドレス／コマンド発生回路６５は、ステートマシン６４の制御に基づいてＮＡＮＤ型フラッシュメモリ２の動作を制御する。より具体的には、アドレスやコマンド（Program/Load/Erase）等を生成し、ＮＡＮＤ型フラッシュメモリ２へ出力する。アドレス／コマンド発生回路６５は、オシレータ１６の生成する内部クロックＡＣＬＫに同期しつつ、これらのアドレスやコマンドを出力する。
アドレス／タイミング発生回路６６は、ステートマシン６４の制御に基づいてＲＡＭ部４の動作を制御する。より具体的には、ＲＡＭ部４において必要なアドレスやコマンドを発行して、アクセスコントローラ９９及びＥＣＣエンジン７２へ出力する。
＜ＲＡＭ部４＞
次に、ＲＡＭ部４について説明する。ＲＡＭ部４は、ＥＣＣ部７０、ＳＲＡＭ（Static Random Access Memory）８０、インターフェース部９０（後述するＰＡＤ）、及びアクセスコントローラ９９を備えている。
本実施形態に係るメモリシステム１では、ＮＡＮＤ型フラッシュメモリ２が主記憶部として機能し、ＲＡＭ部４のＳＲＡＭ８０がバッファ（２次キャッシュ）として機能する。従って、シーケンサ１４はアドレス／コマンド発生回路６５からロードコマンドを受け、ＮＡＮＤ型フラッシュメモリ２からデータを外部に読み出す際には、まずＮＡＮＤ型フラッシュメモリ２のメモリセルアレイ１０から読み出されたデータが、ページバッファ１２を介してＲＡＭ部４のＳＲＡＭ８０に格納される。その後、ＳＲＡＭ８０内のデータがインターフェース部９０に転送され、その結果、図示せぬホスト機器に出力される。
他方、シーケンサ１４は、アドレス／コマンド発生回路６５からプログラムコマンドを受け、データをＮＡＮＤ型フラッシュメモリ２にデータを記憶させる際には、まずホスト機器から与えられたデータが、インターフェース部９０を介してＲＡＭ部４内のＳＲＡＭ８０に格納される。その後、ＳＲＡＭ８０内のデータがページバッファ１２へ転送されて、メモリセルアレイ１０に書き込まれる。
また、ＳＲＡＭ８０内のデータが、インターフェース部９０内において後述するバーストバッファ９１、データ出力バッファ９３を介してインターフェース９５に転送されるまでの動作を、データの“リード（read）”と呼ぶ。なお、バーストバッファ９１からデータ出力バッファ９３に転送されるデータ及び、このデータ出力バッファ９３からインターフェース９５へ出力されるデータを、それぞれＤｏｕｔと呼び、このＤｏｕｔは１６ｂｉｔのパラレル出力とされる。すなわち、後述するが、データ出力バッファ９３の出力端子は１６個設けられている。
更に、ＮＡＮＤ型フラッシュメモリ２に記憶させるべきデータが、インターフェース９５からデータ入力バッファ９２及びバーストバッファ９１を介してＳＲＡＭ８０に転送されるまでの動作を、データの“ライト（write）”と呼ぶ。なお、インターフェース９５からデータ入力バッファ９２に転送されるデータ及びデータ入力バッファ９２からバーストバッファ９１に転送されるデータを、Ｄｉｎと呼び、このＤｉｎも１６ｂｉｔのパラレル入力とされる。
以下、ＥＣＣ部７０、ＳＲＡＭ８０、インターフェース部９０、及びアクセスコントローラ９９の各々の構成について説明する。
＜＜ＥＣＣ部７０＞＞
ＥＣＣ部７０は、データについてのエラー検出及びエラー訂正、並びにパリティの生成（以下、これらをまとめてＥＣＣ処理と呼ぶことがある）を行う。すなわち、データのロード時には、ＮＡＮＤ型フラッシュメモリ２から読み出されたデータについてエラーの検出及び訂正を行う。他方、データのプログラム時には、プログラムすべきデータについてパリティの生成を行う。ＥＣＣ部７０は、ＥＣＣバッファ７１及びＥＣＣエンジン７２を備えている。
ＥＣＣバッファ７１は、ＮＡＮＤバスによりＮＡＮＤ型フラッシュメモリ２のページバッファ１２と接続され、ＥＣＣバスによりＳＲＡＭ８０と接続される。これらのバス幅は共に等しく、例えば３２ビットである。データのロード時には、ページバッファ１２からＮＡＮＤバスを介して転送されるデータを保持すると共に、ＥＣＣ処理済みのデータをＳＲＡＭ８０へＥＣＣバスを介して転送する。他方、データのプログラム時には、ＳＲＡＭ８０からＥＣＣバスを介して転送されるデータを保持すると共に、転送されたデータとパリティとをページバッファ１２へＮＡＮＤバスを介して転送する。
ＥＣＣエンジン７２は、ＥＣＣバッファ７１に保持されるデータを用いてＥＣＣ処理を行う。ＥＣＣエンジン７２は、例えばハミングコードを用いた１ビット訂正方式を用いる。ＥＣＣエンジン７２は、データロード時にはパリティを用いてシンドロームを生成し、これによりエラー検出を行う。エラーが発見された際には、これを訂正する。他方、データプログラム時にはパリティを生成する。
＜＜ＳＲＡＭ８０＞＞
次にＳＲＡＭ８０について説明する。メモリシステム１においてＳＲＡＭ８０は、ＮＡＮＤ型フラッシュメモリ２に対するバッファメモリとして機能する。図示するように、ＳＲＡＭ８０はＤＱバッファ８１、複数（本実施形態では２つ）のデータＲＡＭ、１つのデータＲＡＭ用のスペア（図中のfor Spare）、１つのブート（boot）ＲＡＭ、及び１つのブートＲＡＭ用のスペア（図中のBoot RAM）を備えている。
ＤＱバッファ８１は、データＲＡＭ及びブートＲＡＭにそれぞれデータを書き込む、または読み出す際に、一時的にデータを保持する。ＤＱバッファ８１は前述の通り、ＥＣＣバスにより、ＥＣＣバッファ７１との間でデータ転送可能とされている。またＤＱバッファ８１は、例えば３２ビットのバス幅を有するRAM/Registerバスを用いて、インターフェース部９０との間でデータ転送可能とされている。ＤＱバッファ８１もページバッファ１２と同様に、メインデータを保持する領域と、パリティ等を保持する領域とを備えている。
ブートＲＡＭは、例えばメモリシステム１を起動するためのブートコード（boot code）を一時的に保持する。ブートＲＡＭの容量は、例えば１Ｋバイトである。データＲＡＭは、ブートコード、及びプロテクト情報など一時的に保持し、その容量は例えば２Ｋバイトであり、２つ設けられている。これらは各々、メモリセルアレイ８２、センスアンプ８３、及びロウデコーダ８４を備えている。データＲＡＭ用のスペアは、上記データＲＡＭの保持領域が不良でデータを保持できない場合などのスペア領域として機能する。ブートＲＡＭ用のスペアも同様である。すなわち、ブートＲＡＭ用のスペアは、ブートＲＡＭの保持領域が不良でデータを保持できない場合などのスペア領域として機能する。
メモリセルアレイ８２は、データ保持可能な複数のＳＲＡＭセルを備える。ＳＲＡＭセルはそれぞれ、ワード線及びビット線に接続される。センスアンプ８３は、ＳＲＡＭセルからビット線に読み出したデータをセンス・増幅する。またセンスアンプ８３は、ＤＱバッファ８１内のデータをＳＲＡＭセルに書き込む際の負荷としても機能する。ロウデコーダ８４は、メモリセルアレイ８２におけるワード線を選択する。
＜＜アクセスコントローラ９９＞＞
アクセスコントローラ９９は、インターフェース９５から制御信号及びアドレスを受け取る。ホスト機器の要求を満たす動作を実行するよう、アクセスコントローラ９９は、ＳＲＡＭ８０及びコントローラ部３を制御する。より具体的には、ホスト機器の要求に応じてアクセスコントローラ９９は、ＳＲＡＭ８０とコントローラ部３の後述する内部レジスタ６０とのいずれかをアクティブ状態とする。
次いで、アクセスコントローラ９９は、ＳＲＡＭ８０に対するデータのライトコマンドまたはリードコマンド、またはレジスタ６１に対するライトコマンドまたはリードコマンドを発行する。これらの制御により、ＳＲＡＭ８０及びコントローラ部３３は動作を開始する。
＜＜インターフェース部９０＞＞
インターフェース部９０は、例えば１つ（例えば２つなど複数あってもよい）のバーストバッファ（burst buffer）９１、データ入力バッファ９２（Data Input Buffer）、データ出力バッファ９３（Data Output Buffer）、バッファコントローラ９４（Buffer Controller）、及びインターフェース（I/F）９５を備えている。
バーストバッファ９１は、RAM/RegisterバスによりＤＱバッファ８１とコントローラ部３とにそれぞれデータ転送可能とされ、また例えば１６ビットのバス幅を有するＤＩＮ／ＤＯＵＴバスにより入出力データバッファ９２、９３を介してインターフェース９５とデータ転送可能とされている。なおＤＩＮ／ＤＯＵＴバスは、例えばそれぞれ１６ｂｉｔのバス幅を有する。すなわち、データリード時には、バーストバッファ９１内のデータをデータ出力バッファ９３及びインターフェース９５を介してホスト機器へ出力し、データライト時には、ホスト機器から与えられるデータをインターフェース９５及びデータ入力バッファ４２を介してバーストバッファ９１へ転送する。
また、バーストバッファ９１はメモリシステム１外部のホスト機器からインターフェース９５を介して与えられるデータ、またはＤＱバッファ８１から与えられるデータを、一時的に保持する。本実施形態では、一例としてホスト機器から供給されるＣｏｎｆｉｇデータである。バーストバッファ９１はこのＣｏｎｆｉｇデータをRAM/Registerバスを用いて後述するレジスタ６１に転送する。なお、上述したようにこのＣｏｎｆｉｇデータには、ホスト機器がどの周波数でデータを読み出して欲しいかを示した情報（読み出し周波数）が含まれている。
データ入力バッファ９２は、バーストバッファ９１−インターフェース９５間をＤＩＮバスで接続する。上述したように、インターフェース９５を介してホスト機器から供給されるデータをＤｉｎと呼び、このＤｉｎは１６ｂｉｔパラレルで入力される。
またデータ出力バッファ９３は、バーストバッファ９１〜インターフェース９５間をＤｏｕｔバスで接続する。また、データ出力バッファ９３は、ホスト機器から供給されるクロック信号の読み出し周波数に応じて、出力パッド（ＰＡＤ）への電流供給能力を可変とする構成を備える。この詳細な構成については後述する。
バッファコントローラ９４は、レジスタ６１からＶＨＦ及びＲＭを受け、これに応じてデータ出力バッファ９３を制御する。バッファコントローラ９４の詳細な構成については後述する。
インターフェース９５は、ホスト機器と接続可能とされ、ホスト機器との間でデータ、制御信号、及びアドレスＡｄｄ等、種々の信号の入出力を司る。制御信号の一例は、メモリシステム１全体をイネーブルにするチップイネーブル信号／ＣＥ、アドレスをラッチさせるためのアドレスバリッド信号／ＡＶＤ、バーストリード（burst read）用のクロック信号、書き込み動作をイネーブルにするライトイネーブル信号／ＷＥ、及びデータの外部への出力をイネーブルにするアウトプットイネーブル信号／ＯＥ、などである。
インターフェース９５は、データ入力バッファ９２及びデータ出力バッファ９３を介してバーストバッファ９１と接続されている。
インターフェース９５は、ホスト機器からのデータのリード要求、ロード要求、ライト要求、及びプログラム要求等に係る制御信号アクセスコントローラ９９へ転送する。
＜バッファコントローラ９４、データ出力バッファ９３の詳細構成について＞
次に、図４、図５を用いて上記バッファコントローラ９４、データ出力バッファ９３の詳細な構成について説明する。
まず、図４を用いてバッファコントローラ９４について説明する。図４に示すように、バッファコントローラ９４は、ＮＡＮＤ回路１００〜１０３、インバータ１１０〜１１６、及びＮＯＲ回路１０６を備える。
図４に示すように、ＮＡＮＤ回路１００はＶＨＦとＲＭとのＮＡＮＤ演算を行う。この演算結果は、NＡＮＤ回路１０１〜１０３に供給される。また、ＮＯＲ回路１０６はオン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞のＮＯＲ演算を行う（図４中、Ｏｎ／Ｏｆｆ切替え制御信号と表記）。この演算結果がインバータ１１６によって反転され、ＮＡＮＤ回路１０１〜１０３にそれぞれ供給される。
また、インバータ１１０は入力されたオン・オフ切替え制御信号＜Ａ＞を反転し、その反転結果（／オン・オフ切替え制御信号＜Ａ＞）をＮＡＮＤ回路１０１に供給する。
ＮＡＮＤ回路１０１は、上記ＮＡＮＤ回路１００、インバータ１１０、及びインバータ１１６からの信号をＮＡＮＤ演算し、これをインバータ１１３に出力する。
ここで、ＮＡＮＤ回路１０１により出力した信号をオン・オフ切替え信号＜Ａ＞とし、インバータ１１３により出力された信号を／オン・オフ切替え信号＜Ａ＞とする（図４中、Ｏｎ／Ｏｆｆ切替え信号＜Ａ＞と表記）。なお、ＮＡＮＤ回路１０２、１０３、インバータ１１４及び１１５から出力されるオン・オフ切替え信号＜Ｂ＞、／オン・オフ切替え信号＜Ｂ＞、オン・オフ切替え信号＜Ｃ＞、及び／オン・オフ切替え信号＜Ｃ＞についても同様である（図４中、Ｏｎ／Ｏｆｆ切替え信号＜Ｂ＞、Ｏｎ／Ｏｆｆ切替え信号＜Ｃ＞と表記）。つまり、オン・オフ切替え制御信号＜Ｂ＞は、ＮＡＮＤ回路１０２によってＮＡＮＤ回路１００、インバータ１１１、及びインバータ１１６からの信号をＮＡＮＤ演算した結果として得られる。同様にオン・オフ切替え信号＜Ｃ＞は、ＮＡＮＤ回路１０３によってＮＡＮＤ回路１００、インバータ１１２、及びインバータ１１６からの信号をＮＡＮＤ演算した結果として得られる。
なお、上述したようにオン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値、すなわち管理データは、メモリセルアレイ１０の管理領域が保持する。すなわち、管理領域から一旦読み出され、その後レジスタ１８に格納されたオン・オフ切替え制御信号がこのバッファコントローラ９４に供給される。これら値は“０”または“１”いずれかの値であり、オン・オフ切替え制御信号＜Ａ＞、オン・オフ切替え制御信号＜Ｂ＞、及びオン・オフ切替え制御信号＜Ｃ＞が有する場合の数は、“０”、“０”、“０”〜“１”、“１”、“１”の計８パターンとされる。また後述するが、オン・オフ切替え信号＜Ａ＞〜＜Ｃ＞は、対応するＭＯＳトランジスタのオン・オフを制御する信号である。
次に、図５を用いてデータ出力バッファ９３の詳細な構成について説明する。図５に示すように、データ出力バッファ９３はバッファユニット９３−１〜９３−１６を備える。これは、前述の通りデータ出力バッファ９３から１６ｂｉｔのＤｏｕｔがパラレル出力されるからである。ここで、バッファユニット９３−１〜９３−１６に入力されるＤｏｕｔをＤｏｕｔ１〜Ｄｏｕｔ１６とする。バッファユニット９３−１〜９３−１６において、内部構成は同一であることから、ここでは、一例としてバッファユニット９３−１を挙げて説明する。図５にバッファユニット９３−１の拡大図を示す。
図５に示すように、バッファユニット９３−１は、ラッチ回路（図中、Latch）１２０、ＮＡＮＤ回路１３０〜１３２、ＮＯＲ回路１３３〜１３５、ｐチャネル型ＭＯＳトランジスタ１４０〜１４２、及びｎチャネル型ＭＯＳトランジスタ１４３〜１４５を備える。
ラッチ回路１２０は、バーストバッファ９１から供給されたＤｏｕｔ１をホスト機器から供給されたクロック信号（図中、ＣＬＫ）に同期してＮＡＮＤ回路１３０〜１３２、及びＮＯＲ回路１３３〜１３５に出力する。具体的には、クロック信号が“Ｈ”レベルとされたタイミングでＤｏｕｔ１が出力される。従って、ラッチ回路１２０から出力されるＤｏｕｔ１はクロック信号の周波数が高い程、高速に出力されることになる。
ＮＡＮＤ回路１３２は、上記Ｄｏｕｔ１とオン・オフ切替え信号＜Ａ＞とのＮＡＮＤ演算を行い、この演算結果をＭＯＳトランジスタ１４２のゲートに供給する。
また、ＮＯＲ回路１３３は、上記Ｄｏｕｔ１と／オン・オフ切替え信号＜Ａ＞とのＮＯＲ演算を行い、この演算結果をＭＯＳトランジスタ１４３のゲートに供給する。ＭＯＳトランジスタ１４２の電流経路（ソース端）には、例えば電圧ＶＤＤが供給され、他端（ドレイン端）はノードＡＤＱに接続される。また、ＭＯＳトランジスタ１４３の電流経路の一端（ドレイン端）はノードＡＤＱでＭＯＳトランジスタ１４２のドレイン端と共通接続され、他端（ソース端）は接地される。このノードＡＤＱにおける電圧値が出力ＰＡＤを介してインターフェース９５に転送される。この際、ＭＯＳトランジスタ１４２と１４３が同時にオン状態とされることはない。
また、ＮＡＮＤ回路１３１は、上記Ｄｏｕｔ１とオン・オフ切替え信号＜Ｂ＞とのＮＡＮＤ演算を行い、この演算結果をＭＯＳトランジスタ１４１のゲートに供給する。また、ＮＯＲ回路１３４は、上記Ｄｏｕｔ１と／オン・オフ切替え信号＜Ｂ＞とのＮＯＲ演算を行い、この演算結果をＭＯＳトランジスタ１４４のゲートに供給する。ＭＯＳトランジスタ１４１の電流経路（ソース端）には、例えば電圧ＶＤＤが供給され、他端（ドレイン端）はノードＡＤＱに接続される。また、ＭＯＳトランジスタ１４４の電流経路の一端（ドレイン端）はノードＡＤＱでＭＯＳトランジスタ１４１のドレイン端と共通接続され、他端（ソース端）は接地される。このノードＡＤＱにおける電圧値が出力ＰＡＤを介してインターフェース９５に転送される。ＭＯＳトランジスタ１４１、１４４もＭＯＳトランジスタ１４２、１４３と同様に、上記理由から同時にオン状態とされることはない。なお、ＭＯＳトランジスタ１４１のゲート幅を例えばＷｂ（＜Ｗａ）とする。
更に、ＮＡＮＤ回路１３０は、上記Ｄｏｕｔ１とオン・オフ切替え信号＜Ｃ＞とのＮＡＮＤ演算を行い、この演算結果をＭＯＳトランジスタ１４０のゲートに供給する。また、ＮＯＲ回路１３５は、上記Ｄｏｕｔ１と／オン・オフ切替え信号＜Ｃ＞とのＮＯＲ演算を行い、この演算結果をＭＯＳトランジスタ１４５のゲートに供給する。ＭＯＳトランジスタ１４０の電流経路（ソース端）には、例えば電圧ＶＤＤが供給され、他端（ドレイン端）はノードＡＤＱに接続される。また、ＭＯＳトランジスタ１４５の電流経路の一端（ドレイン端）はノードＡＤＱでＭＯＳトランジスタ１４０のドレイン端と共通接続され、他端（ソース端）は接地される。このノードＡＤＱにおける電圧値が出力ＰＡＤを介してインターフェース９５に転送される。ＭＯＳトランジスタ１４０、１４５もＭＯＳトランジスタ１４２、１４３と同様に、上記理由から同時にオン状態とされることはない。なお、ＭＯＳトランジスタ１４０のゲート幅を例えばＷｃ（＜Ｗｂ）とする。
つまり、以上からＭＯＳトランジスタ１４０〜１４３のうちオン状態とされるＭＯＳトランジスタの数に応じて、ノードＡＤＱに流れ込む電流量が可変とされる。つまり、クロック信号の周波数が高いほど、ゲート幅の大きなＭＯＳトランジスタをオン状態とするか、またはＭＯＳトランジスタ１４０〜１４３全てをオン状態とすればよい。
ＭＯＳトランジスタ１４０〜１４３全てをオン状態とする具体的な一例として、例えばノードＡＤＱから出力されるデータが、クロック信号の周波数が１０４Ｍｈｚでのデータ読み出しをする場合がある。この場合、ノードＡＤＱにおける電位の、例えば０［Ｖ］から所望の電圧値にまで達する、立ち上がり時間（角度）は急峻とされる。この様子について図６を用いて説明する。
図６は、上記バッファユニット９３−１において、本実施形態及び比較例におけるノードＡＤＱの電圧立ち上がりを示した概念図である。図６に示すように、比較例に比べて、本実施形態ではノードＡＤＱにおける電圧の立ち上がり時間（角度）は急峻とされ、その立ち上がり時間は比較例（ｔ２）よりも短い時間ｔ１である。これはゲート幅の異なるＭＯＳトランジスタ１４０〜１４２を全てオン状態とし、すなわち電流供給能力を最大にまで上昇させ、単位時間当たりノードＡＤＱに流れ込むおける電流量を上昇させたからである。
以下、一例としてオン・オフ切替え信号＜Ａ＞を用いて図５におけるＭＯＳトランジスタ１４２、１４３を制御する場合の一例を示す。
ラッチ回路１２０から出力されたＤｏｕｔ１の値が“１”すなわち“Ｈ”レベルとし、オン・オフ切替え信号＜Ａ＞の値が“１”、すなわち“Ｈ”レベルの場合を考える。この場合、ＮＡＮＤ回路１３２、ＮＯＲ回路１３３はそれぞれ“Ｌ”レベルの信号を出力する。この結果、ＭＯＳトランジスタ１４２はオン状態、ＭＯＳトランジスタ１４３はオフ状態とされる。なお、ＮＡＮＤ回路１３２から出力される“Ｌ”レベルとは、ＭＯＳトランジスタ１４２の有する閾値電圧Ｖｔｈａよりも小さな値である。
従って、ＭＯＳトランジスタ１４２のソース端に供給される電圧ＶＤＤがノードＡＤＱに流入し、出力ＰＡＤに転送される。ここで、Ｄｏｕｔ１の出力タイミングに応じて、ノードＡＤＱにおける電圧が“Ｌ”レベルから“Ｈ”レベルへと切り替わる。また上述したように、Ｄｏｕｔ１の出力時（ＭＯＳトランジスタ１４２がオン状態とされる時）ＭＯＳトランジスタ１４３はオフ状態である。
なお、オン・オフ切替え制御信号＜Ｂ＞、＜Ｃ＞を用いてＭＯＳトランジスタ１４０、１４１、１４４、及び１４５を制御する場合についても上記と同様とされることから説明を省略する。
＜メモリシステム１の動作＞
次に、上記構成のメモリシステム１における大まかな動作について簡単に説明する。前述の通り本実施形態に係るメモリシステム１では、ＮＡＮＤ型フラッシュメモリ２とホスト機器との間のデータの授受は、ＳＲＡＭ８０を介して行われる。
すなわち、ホスト機器がメモリシステム１のＮＡＮＤ型フラッシュメモリ２にデータを記憶させる場合には、まずホスト機器から与えられるライトコマンドとＳＲＡＭ８０のアドレスに従って、データがデータＲＡＭまたはブートＲＡＭに一旦、格納される。その後、ホスト機器から与えられるプログラムコマンドとＮＡＮＤ型フラッシュメモリ２のアドレスに従って、ＳＲＡＭ８０に格納されたデータが、ページ単位で一括してＮＡＮＤ型フラッシュメモリ２にプログラムされる。
また、ホスト機器がＮＡＮＤ型フラッシュメモリ２内のデータを読み出す場合には、まずホスト機器から与えられるロードコマンド、ＮＡＮＤ型フラッシュメモリ２のアドレス、及びＳＲＡＭ８０のアドレスに従って、データがＮＡＮＤ型フラッシュメモリ２から読み出され、データＲＡＭまたはブートＲＡＭに一旦、格納される。その後、ホスト機器から与えられるリードコマンドとＳＲＡＭ８０のアドレスに従って、データＲＡＭまたはブートＲＡＭに保持されるデータが、インターフェース部９０を介してホスト機器に読み出される。
以下、ロードの場合の動作手順の一例について説明する。
まず、ホスト機器がインターフェース部９０に対して、ロードすべきＮＡＮＤ型フラッシュメモリ２のアドレス及びＳＲＡＭのアドレスを入力し、またロードコマンドを入力する。
するとメモリシステム１では、アクセスコントローラ９９が上記アドレス及びコマンドをレジスタ６１に設定する。レジスタ６１にコマンドが設定されたことを検知したコマンドユーザインターフェース６２は、内部コマンド信号を発行する。ロードの場合にはロードコマンドが発行される。
ユーザインターフェース６２からロードコマンドを受信することにより、ステートマシン６４が起動する。ステートマシン６４は、各回路ブロックについて必要な初期化を行った後、アドレス／コマンド発生回路６５に対して、ＮＡＮＤ型フラッシュメモリ２に対してセンスコマンドを発行するよう要求する。
するとアドレス／コマンド発生回路６５は、レジスタ６１に設定されたアドレスにつき、データのセンスを行うよう、シーケンサ１４に対してセンスコマンドを発行する。
アドレス／コマンド発生回路６５からセンスコマンドを受けることで、シーケンサ１４が起動する。シーケンサ１４は、ＮＡＮＤ型フラッシュメモリ２において必要な初期化を行った後、指定されたアドレスのセンス動作を行う。すなわち、電圧発生回路１３、ロウデコーダ１１、図示せぬセンスアンプ、及びページバッファ１２を制御し、センスデータをページバッファ１２に格納させる。その後シーケンサ１４は、センス動作が終了したことを、ステートマシン６４に通知する。
次にステートマシン６４は、アドレス／コマンド発生回路６５に対して、ＮＡＮＤ型フラッシュメモリ２に対して転送コマンドを発行するよう命令する。転送コマンドとは、ＮＡＮＤ型フラッシュメモリ２からＲＡＭ部４へデータを転送するための命令である。この命令に応じてアドレス／コマンド発生回路６５は、転送コマンドを発行してシーケンサ１４へ出力する。
転送コマンドを受けたシーケンサ１４は、ページバッファ１２をデータ転送可能なようにセットする。シーケンサ１４の制御に従って、ページバッファ１２内のデータがＮＡＮＤバスを介してＥＣＣバッファ７１へ転送される。
更にステートマシン６４は、ＥＣＣ部７０に対してエラー訂正開始制御信号を発行する。この信号に応答して、ＥＣＣ部７０がＥＣＣ処理を行う。ＥＣＣ処理されたデータが、ＥＣＣ部７０からＥＣＣバスを介してＤＱバッファ８１に転送される。
引き続き、アクセスコントローラ９９の命令に従って、ＤＱバッファ８１内のデータが、ＳＲＡＭ８０のメモリセルアレイ８２に書き込まれる。
以上により、データのロードが完了する。その後、ホスト機器によってインターフェース部９０を介してリードコマンドが発行されると、ＤＱバッファ８１内のメモリセルアレイ８２からインターフェース９０内のバーストバッファ９１に、RAM/Registerバスを介して１６ｂｉｔのデータ（Ｄｏｕｔ１〜Ｄｏｕｔ１６）が転送される。
その後、バーストバッファ９１から供給されたＤｏｕｔ１〜Ｄｏｕｔ１６が、バッファコントローラ９４によって発行されるオン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞に応じて、インターフェース９５から外部のホスト機器に出力される。
以下、バッファコントローラ９４及び、データ出力バッファ９３の詳細な動作について図７、８を用いて説明する。
＜インターフェース９０の動作について＞
次に、図７及び図８を用いて、前述の通りバーストバッファ９１まで来たＤｏｕｔを外部に出力する、インターフェース９０のデータ出力動作について説明する。具体的には、データ出力バッファ９３によるＤｏｕｔ１〜Ｄｏｕｔ１６の出力動作について説明する。図７は、Ｄｏｕｔ１〜Ｄｏｕｔ１６の出力（“０”出力、“１”出力）が非同期、または同期であってクロック信号の読み出し周波数が６６ＭＨｚ、８３ＭＨｚの場合における、ＭＯＳトランジスタ１４０〜１４５のオン・オフ状態を示した概念図である。
図７に、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の取りうるデータ（“０”または“１”）及びＭＯＳトランジスタ１４０〜１４５のオン・オフ状態を示す。前述したように、非同期読み出しの場合、ＶＨＦ＝“０／１”ＲＭ＝“０”とされる。また、同期読み出しであってクロック信号の周波数が６６ＭＨｚ、８３ＭＨｚの場合、ＶＨＦ＝“０”ＲＭ＝“１”とされる。いずれの場合であっても、図７に示すようにオン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に応じて、ＭＯＳトランジスタ１４０〜１４５がオンまたはオフ状態とされる。
つまり、Ｄｏｕｔ１＝１（“Ｈ”レベル）の場合、例えばオン・オフ切替え制御信号＜Ａ＞＝“１”とされると、これに対応するＭＯＳトランジスタ１４２はオン状態とされる。オン・オフ切替え制御信号＜Ｂ＞、及びオン・オフ切替え制御信号＜Ｃ＞についても同様である。つまり、ＭＯＳトランジスタ１４０〜１４２を全てオン状態とさせる場合には、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値をそれぞれ“１”とすればよい。なお、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値が全て“０”とされた場合であっても、ＭＯＳトランジスタ１４０〜１４２は全てオン状態とされる。また、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に関わらず、ＭＯＳトランジスタ１４３〜１４５は全てオフ状態とされる。
また、Ｄｏｕｔ１＝０の場合、データ出力がなされないことから、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に関わらず、ＭＯＳトランジスタ１４０〜１４２は全てオフ状態とされる。これに対し、ＭＯＳトランジスタ１４３〜１４５は、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に応じてオンまたはオフ状態とされる。具体的に例えばオン・オフ切替え制御信号＜Ａ＞＝“０”とされると、これに対応するＭＯＳトランジスタ１４３はオン状態とされる。オン・オフ切替え制御信号＜Ｂ＞、及びオン・オフ切替え制御信号＜Ｃ＞についても同様である。なお、ＭＯＳトランジスタ１４０〜１４２が全てオフ状態である場合には、つまり、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞が全て“０”である場合には、ＰＡＤから“０”データが出力される必要があることから、ＭＯＳトランジスタ１４３〜１４５全てオフ状態とされる。
更に図８は、Ｄｏｕｔ１〜Ｄｏｕｔ１６の出力（“０”データ、“１”データ）が同期であってクロック信号の読み出し周波数が１０４ＭＨｚの場合における、ＭＯＳトランジスタ１４０〜１４２のオン・オフ状態を示した概念図である。
図７と同様に図８においても、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の取りうるデータ（“０”または“１”）及びＭＯＳトランジスタ１４０〜１４５のオン・オフ状態を示す。前述したように、クロック信号が１０４ＭＨｚでの同期読み出しの場合、ＶＨＦ＝“１”ＲＭ＝“１”とされる。この状態で、ラッチ回路１２０から出力されたＤｏｕｔ１の値が“１”、すなわち“Ｈ”レベルの場合、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に関わらず、ＭＯＳトランジスタ１４０〜１４２が全てオン状態とされ、ＭＯＳトランジスタ１４３〜１４５が全てオフ状態とされる。
また、ラッチ回路１２０から出力されたＤｏｕｔ１の値が“０”、すなわち“L”レベルの場合、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に関わらず、ＭＯＳトランジスタ１４０〜１４２が全てオフ状態とされ、これに対しＭＯＳトランジスタ１４３〜１４５が全てオン状態とされる。
以上からクロック信号の読み出し周波数が１０４ＭＨｚとされレジスタ６１内のＶＨＦ及びＲＭの値がそれぞれ“１”の場合、Dｏｕｔ１の信号レベルにより自動的にＭＯＳトランジスタのオン・オフ状態が可変とされる。
＜本実施形態に係る効果＞
本実施形態に係るメモリシステムであると、データ出力バッファ９３の電流供給能力を確保することで、データ出力バッファ９３から高速のデータ出力が可能とされる。すなわち、本実施形態は、ホスト機器からメモリシステム１に供給されたＣｏｎｆｉｇデータをレジスタ６１が認識する。これによって、メモリシステム１はＣｏｎｆｉｇデータ内のクロック信号の周波数、ＶＨＦ、及びＲＭの値を認識する。すなわち、非同期リードまたは同期リードであってクロック信号の周波数が６６ＭＨｚ、８３ＭＨｚであるのか、更には同期リードであって、１０４ＭＨｚのバーストリードを示すのかを判断する。
本実施形態に係るメモリシステムは、クロック信号の周波数が１０４ＭＨｚで同期リードを行うと認識すると、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に関わらず、ＭＯＳトランジスタ１４０〜１４２を全てオン状態とし、電流供給能力を最大とすることで、ノードＡＤＱにおける電圧の立ち上がり速度を上げる。つまり、立ち上がり時間が短縮されることから、単位時間当たりに転送できるデータ量が増加する。これによって、ホスト機器から供給されたクロック信号が例え１０４ＭＨｚであったとしても、ノードＡＤＱから出力されるＤｏｕｔがこの周波数に追従することが出来る。すなわち、インターフェース９０からホスト機器へのデータ出力を高速化させることが出来る。
また、本実施形態に係るメモリシステムであると、非同期リード、または同期リードであってクロック信号の周波数が６６ＭＨｚ、８３ＭＨｚの場合は、ＭＯＳトランジスタ１４０〜１４２のいずれか１つがオン状態とされればよい。これは、ゲート幅の一番小さなＭＯＳトランジスタ１４０であっても、８３ＭＨｚの周波数に追従できる程度の電流供給能力を有するからである。換言すれば、ノードＡＤＱの電圧波形の立ち上がりから立ち下がりまでの周期が、８３ＭＨｚのクロック信号の周波数に追従できるからである。またこの場合、データ出力バッファ９３はデータ出力に必要なだけの電流供給能力を確保できればよい。すなわちこれによって、ノイズを低減することが出来る。
なお、クロック信号の読み出し周波数が１０４ＭＨｚの場合、ＭＯＳトランジスタ１４０〜１４２を全てオン状態としなくともメモリシステム１が動作可能な場合、すなわちクロック信号に同期してＤｏｕｔを出力することが出来るのであれば、必要なトランジスタのみオン状態とすればよい。この場合について、以下第１変形例にて説明する。
［第１変型例］
次に図９〜図１１を用いて上記実施形態の第１変型例に係るメモリシステムについて、以下説明する。この変型例においても、半導体記憶装置の一例として、ＮＡＮＤ型フラッシュメモリとＳＲＡＭとを備えたメモリシステムを挙げる。なお、上記実施形態と同一の構成については説明を省略し、同一の構成については同一の参照符号を付す。
上記実施形態においてＶＨＦ＝１、ＲＭ＝１の場合、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に関わらずＭＯＳトランジスタ１４０〜１４２をオン状態とさせ電流供給能力を最大としたのに対し、第１変形例では電流供給能力を低下させ、ノイズを低減させたものである。すなわち、ＶＨＦ＝１、ＲＭ＝１の場合の場合であっても、ゲート幅がＷｃを有したＭＯＳトランジスタ１４０をオフ状態とさせる。
図９に第１変型例に係るバッファコントローラ９４の構成例を示す。図９に示すように、第１変形例に係るバッファコントローラ９４は、上記実施形態に係るバッファコントロール９４のインバータ１１２、及び１１６、及びＮＯＲ回路１０６を廃し、新たにインバータ２００、２０１、ＮＯＲ回路２０２、ＮＡＮＤ回路２０３、及び２０４を加えた構成である。
インバータ２００は、ＮＡＮＤ回路１００が行った演算結果を反転し、この反転結果をＮＡＮＤ回路２０４に転送する。また、インバータ２０１は、上記インバータ２００から供給される信号を更に反転し、この反転結果をＮＡＮＤ回路１０１、１０２に転送する。
また、ＮＯＲ回路２０２はオン・オフ切替え制御信号＜Ｂ＞とオン・オフ切替え制御信号＜Ｃ＞とのＮＯＲ演算を行い、この演算結果をインバータ１１０が反転する。インバータ１１０が反転したＮＯＲ回路２０２からの演算結果をＮＡＮＤ回路１０１の一方に転送する。ＮＡＮＤ回路１０１は、インバータ２０１、１１０から供給された演算結果をＮＡＮＤ演算し、この演算結果をインバータ１１３に転送する。
また、ＮＡＮＤ回路１０２は、インバータ２０１、１１１から供給された信号に基づいてＮＡＮＤ演算を行い、この演算結果をインバータ１１４に転送する。
更に、ＮＡＮＤ回路２０３はインバータ２０１による演算結果とオン・オフ切替え制御信号＜Ｃ＞とをＮＡＮＤ演算し、この演算結果をＮＡＮＤ回路１０３に転送する。また、ＮＡＮＤ回路２０４はインバータ２００による演算結果とオン・オフ切替え制御信号＜Ａ＞とのＮＡＮＤ結果をＮＡＮＤ１０３に転送する。
ＮＡＮＤ回路１０３は、ＮＡＮＤ２０３、２０４から供給される各々の演算結果に基づいて、ＮＡＮＤ演算を行い、演算結果をインバータ１１５に転送する。
＜インターフェース９０の動作について＞
次に第１変形例に係るインターフェース９０のデータ出力動作について図１０、図１１を用いて説明する。具体的には、図１０、図１１はオン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞とこの制御信号によって動作するＭＯＳトランジスタ１４０〜１４５のオン・オフ動作ついて示した概念図である。また上記実施形態と同様、図１０は、Ｄｏｕｔ１〜Ｄｏｕｔ１６の出力（“０”データ、“１”データ）が非同期、または同期の場合を示す。すなわち、ＶＨＦ、ＲＭは“０”または“１”いずれかの値とされる。図１１は、Ｄｏｕｔ１〜Ｄｏｕｔ１６の出力（“０”データ、“１”データ）が同期であって、クロック信号の読み出し周波数が１０４ＭＨｚの場合を示す。すなわち、ＶＨＦ、ＲＭの値はそれぞれ“１”とされる。
（１）非同期読み出しであって、読み出し周波数が６６ＭＨｚまたは８３ＭＨｚである場合（図１０参照）
一例として、ＶＨＦ＝ＲＭ＝０、Ｄｏｕｔ１の値が“１”、すなわち“Ｈ”レベルの場合を挙げる。この場合、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値及びバッファコントローラ９４の構成に応じてMＯＳトランジスタ１４０〜１４２がそれぞれオンまたはオフ状態、MＯＳトランジスタ１４３〜１４５がオフ状態とされる。なお、ＶＨＦ＝０、ＲＭ＝１の場合、及びＶＨＦ＝１、ＲＭ＝０の場合においても上記（１）と同様であるため説明を省略する。なお、この場合においても、図７と同様にＭＯＳトランジスタ１４３〜１４５は全てオフ状態とされる。
また、Ｄｕｏｔ１の値が“０”、すなわち“Ｌ”レベルの場合、図７と同様にオン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に関わらず、ＭＯＳトランジスタ１４０〜１４２が全てオフ状態とされる。また、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に応じて、対応するＭＯＳトランジスタ１４３〜１４５がオン・オフいずれかの状態をとる。
（２）同期読み出しであって、読み出し周波数が１０４ＭＨｚである場合（図１１参照）
すなわち、ＶＨＦ＝ＲＭ＝１の場合、オン・オフ切替え制御信号＜Ａ＞の値、に応じてＭＯＳトランジスタ１４０がそれぞれオンまたはオフ状態とされる。具体的には、オン・オフ切替え制御信号＜Ａ＞が“Ｌ”レベル（図中“０”）とされると、ＭＯＳトランジスタ１４０に供給されるオン・オフ切替え制御信号＜Ｃ＞が“Ｌ”レベル（図中、“×”）すなわちオフ状態とされる。これは、ＮＡＮＤ回路２０３、２０４における演算結果がＮＡＮＤ回路１０３によって演算されるからである。すなわち、ＮＡＮＤ回路１０３、及び２０４はＭＯＳトランジスタ１４０をオンまたはオフのいずれかを選択する選択部として機能する。
これに対して、図９中のＮＡＮＤ回路１０１、１０２、ＮＯＲ回路２０２、インバータ１１０、及び１１１は固定回路として機能する。すなわち、上記実施形態と同様にＮＯＲ回路２０２、及びインバータ１１１に入力されるオン・オフ切替え制御信号＜Ｂ＞、＜Ｃ＞の値に関わらず、ＮＡＮＤ回路１０１、及び１０２は“Ｈ”レベル信号を出力する。
＜第１変型例に係る効果＞
第１変形例に係るメモリシステムであると、上記効果に加え、データ出力時における更なるノイズの低減が出来、更には面積縮小が可能となる。
まず、ノイズ低減について説明する。
上記第１変形例においてＶＨＦ＝ＲＭ＝１の場合について説明したように、オン・オフ切替え制御信号＜Ａ＞を用いてデータ出力バッファ９３の電流供給能力を下げることで、ノードＡＤＱにおけるノイズの低減が図れる。データ出力バッファ９３の電流供給能力を上昇させ過ぎると、ノイズが発生してしまう恐れがある。そこで第１変形例では、電流供給能力を下げることで、ノイズの発生を回避することが出来る。すなわち、データ出力バッファ９３の電流供給能力の自由度を上げることが出来る。
次に、面積縮小について説明する。
第１変形例に係るメモリシステム、すなわち、ＶＨＦ＝ＲＭ＝１の場合においてデータ出力バッファ９３の電流供給能力を可変にする場合であっても、上記実施形態と同様、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞のみでＭＯＳトランジスタ１４０〜１４２を制御することが出来る。
つまり、比較例として電流供給能力が可変なデータ出力バッファであると、ＭＯＳトランジスタ１４０〜１４２をオンまたはオフするための信号として、上記オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の他、例えばオン・オフ切替え制御信号＜Ｄ＞〜＜Ｆ＞を用いる必要がある。これらオン・オフ切替え制御信号＜Ａ＞〜＜Ｆ＞は対応する選択回路を介してデータ出力バッファ９３に示すＭＯＳトランジスタ１４０〜１４２のゲートに入力されるものとする。
具体的には、一例としてＭＯＳトランジスタ１４２を制御するためには、オン・オフ制御信号＜Ａ＞、＜Ｄ＞を使用する必要がある。具体的な構成として、オン・オフ制御信号＜Ａ＞、＜Ｄ＞のいずれかが、選択回路を介してＭＯＳトランジスタ１４２のゲートに接続され、この選択回路にはオン・オフ制御信号＜Ａ＞、＜Ｄ＞のいずれかをＭＯＳトランジスタ１４２のゲートに転送するかを選択する選択信号が入力される。そして、ＭＯＳトランジスタ１４２をオンさせる際には、この選択信号によりオン・オフ制御信号＜Ａ＞がそのゲートに与えられ、オフする際にはこの選択信号によりオン・オフ制御信号＜Ｄ＞が与えられる。ＭＯＳトランジスタ１４１、１４０も同様である。その結果、１個のトランジスタあたり、２つの制御信号が必要となり、トータルとして６つの制御信号が必要となる。このオン・オフ切替え制御信号＜Ｄ＞〜＜Ｆ＞は、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞と同様にＮＡＮＤ型フラッシュメモリ２におけるメモリセルアレイ１０内の管理領域に保持され、レジスタに一旦保持された後、このデータ出力バッファ９３に入力される。つまり、このバッファコントローラ９４に入力するオン・オフ切替え制御信号＜Ｄ＞〜＜Ｆ＞を一時保持するためのレジスタが更に必要とされる。
これに対し、第１変形例のように、１０４ＭＨｚでデータをＰＡＤから出力する際に、出力ノイズを低減した場合であっても、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞のみでデータ出力バッファ９３を制御することが出来る。従って、第１変形例では、上記オン・オフ切替え制御信号＜Ｄ＞〜＜Ｆ＞を必要とせずレジスタを増やす必要性もない。
［第２変型例］
次に図１２〜図１５を用いて上記実施形態の第２変型例に係るメモリシステムについて、以下説明する。この変型例においても、半導体記憶装置の一例として、ＮＡＮＤ型フラッシュメモリとＳＲＡＭとを備えたメモリシステムを挙げる。なお、上記実施形態と同一の構成については説明を省略し、同一の構成については同一の参照符号を付す。
上記実施形態は外部のホスト機器から供給されたクロック信号の周波数に応じて、データ出力バッファ９３の電流供給能力を可変としたのに対し、第２変型例では、ホスト機器から供給される定格電圧（Ｖ１、Ｖ２（＞Ｖ１））に応じてデータ出力バッファ９３の電流供給能力を可変とするものである。すなわち、Ｖ２の場合には、データ出力バッファ９３における電流供給能力が電圧Ｖ１に比べ大きくなることから、ＭＯＳトランジスタ１４０〜１４２全てがオン状態とされることはない。
一方、電圧Ｖ１の場合には、電流供給能力が低いことからＭＯＳトランジスタ１４０〜１４２を全てオン状態とし、電流供給能力を最大に上昇させることも出来、更には必要に応じてノードＡＤＱへの電流供給能力を下げ、ノイズ低減をすることも可能とされる。
図１２に、第２変型例に係るメモリシステム１の全体構造例を示す。図１２に示すように、第２変形例に係るメモリシステム１は、ＮＡＮＤ型フラッシュメモリ２において、外部から供給される電圧を検知する検知回路１９（図、外部電位検知回路１９）を更に備える。検知回路１９は、外部から供給される電位が、電圧Ｖ１（例えば、１．８Ｖ）、または電圧Ｖ２（＞Ｖ１）かを検知し、電圧Ｖ１が供給されたことを検知すると、検知回路１９は信号ＩＦ１８Ｖ＝１をバッファコントローラ９４に供給する。なお、電圧Ｖ２の場合、信号ＩＦ１８Ｖの値は“０”とされる。
次に、図１３を用いて第２変型例に係るバッファコントローラ９４の構成例を示す。図１３に示すように、第２変形例に係るバッファコントローラ９４は、上記第１変型例に係るバッファコントローラ９４において、ＮＡＮＤ回路１００及びインバータ２００を廃し、新たにインバータ２０１に信号ＩＦ１８Ｖを入力した構成を備える。すなわち、上記実施形態、及び第１変型例において用いたＶＨＦ、ＲＭを用いることなく、信号ＩＦ１８Ｖを用いて出力バッファ９３の電流供給能力を可変とする。
＜インターフェース９０の動作について＞
次に図１４、図１５を用いて、第２変形例に係るメモリシステム１のデータ出力動作について説明する。具体的には、図１４、図１５はＤｏｕｔ１、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞、及びこの制御信号によって動作するＭＯＳトランジスタ１４０〜１４５のオン・オフ動作ついて示した概念図である。図１４は、Ｄｏｕｔ１の値が“０”または“１”いずれかとされ、且つＩＦ１８Ｖ＝０の場合を示し、これに対し図１５はＤｏｕｔ１の値が“０”または“１”いずれかとされ、且つＩＦ１８Ｖ＝１の場合の場合を示したものである。
図１４に示すように、Ｄｏｕｔ１の値が“１”とされ、且つＩＦ１８Ｖ＝“０”の場合、すなわちホスト機器からの供給電圧がＶ２である場合、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に応じてＭＯＳトランジスタ１４０〜１４５がそれぞれオンまたはオフ状態とされる。すなわち、図１３の構成及びオン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に従って、ＭＯＳトランジスタ１４０〜１４２がそれぞれオンまたはオフ状態とされる。また、この際、Ｄｏｕｔ１の値が“１”であることから、ＭＯＳトランジスタ１４３〜１４５はオン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に関わらず、オフ状態とされる。
一方、図１４中、Ｄｏｕｔ１の値が“０”、すなわち“Ｌ”レベルの場合、図７と同様にオン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に関わらず、ＭＯＳトランジスタ１４０〜１４２が全てオフ状態とされる。また、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に応じて、対応するＭＯＳトランジスタ１４３〜１４５がオン・オフいずれかの状態をとる。
これに対し、図１５に示すようにＤｏｕｔ１の値が“１”とされ、且つＩＦ１８Ｖ＝１の場合、すなわちホスト機器からの供給電圧がＶ１である場合、図１３に示すＮＡＮＤ回路１０３の演算結果は、オン・オフ切替え制御信号＜Ａ＞の値に応じた値とされる。図１５に示すようにオン・オフ切替え制御信号＜Ａ＞＝“０”、すなわち“Ｈ”レベルである場合、ＮＡＮＤ回路１０３の演算結果は“Ｌ”レベルとされ、この結果、図示するようにＭＯＳトランジスタ１４０はオフ状態（図中、“×”）とされる。これに対し、オン・オフ切替え制御信号＜Ａ＞＝“０”、すなわち“Ｌ”レベルである場合、ＮＡＮＤ回路１０３の演算結果は“Ｈ”レベルとされ、この結果、図１５に示すようにＭＯＳトランジスタ１４０はオン状態（図中、“○”）とされる。
また図１５中、Ｄｏｕｔ１の値が“０”とされ、且つＩＦ１８Ｖ＝１の場合、ノードＡＤＱから“０”データが出力される。このため、ＭＯＳトランジスタ１４０〜１４２は、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に関わらず、全てオフ状態（図中、“×”）とされる。これに対し、オン・オフ切替え制御信号＜Ａ＞〜＜Ｃ＞の値に応じて、ＭＯＳトランジスタ１４３〜１４５がそれぞれオンまたはオフ状態いずれかの状態をとる。
＜第２変型例に係る効果＞
第２変型例に係るメモリシステムであると、ホスト機器からの電圧値によってデータ出力バッファ９３の電流供給能力の大きさを可変とすることが出来る。
具体的には、電圧Ｖ１の場合、ＭＯＳトランジスタ１４０〜１４２を全てオン状態とし、電圧供給能力を上げることが必要であるが、この反面、すなわち電流供給能力を上げたことによってノードＡＤＱからデータが出力される際のノイズが発生してしまう。この場合、このノイズを低減させるべく、オン・オフ切替え制御信号＜Ａ＞の値に応じてデータ出力バッファ９３の電流供給能力を可変とする。つまり、ノイズを低減させたい場合にはオン・オフ切替え制御信号＜Ａ＞＝“０”とすることでＭＯＳトランジスタ１４０をオフ状態としてやればよい。このように第２変型例に係るメモリシステムであると、ＩＦ１８Ｖの値に応じてオン・オフ切替え制御信号＜Ａ＞を、ＭＯＳトランジスタ１４０を自動的にオン・オフさせる制御信号として機能させることが出来る。
また、ＩＦ１８Ｖ＝０、すなわちホスト機器からの供給電圧がＶ２である場合、データ出力バッファ９３における電流供給能力が上がり過ぎることから、図１４に示すように少なくともＭＯＳトランジスタ１４０〜１４２のいずれか１つがオン状態とされればよい。これによって、データ出力時のノイズを低減することが出来る。
［第３変形例］
次に図１６を用いて上記実施形態の第３変形例に係るメモリシステムについて、以下説明する。第３変型例においても、半導体記憶装置の一例として、ＮＡＮＤ型フラッシュメモリとＳＲＡＭとを備えたメモリシステムを挙げる。なお、上記実施形態と同一の構成については説明を省略し、同一の構成については同一の参照符号を付す。第３変形例は上記第１変形例と第２変形例のいずれかを選択可能な構成である。
図１６に、第３変型例に係るバッファコントローラ９４の全体構成例を示す。上述したように第３変形例に係るバッファコントローラ９４の構成は、上記第１変形例と第２変型例との構成を組み合わせ、場合に応じていずれかを選択できる切替信号を設けた構成である。図１６に示すように、上記第３変形例に係るバッファコントロール９４は、上記実施形態に係るバッファコントロール９４にＮＡＮＤ回路２１０及びインバータ２１１を新たに設け、切替信号によって、インバータ２１１の出力とＮＡＮＤ回路１００の出力とを切替えることの出来る構成を備える。
図１６に示すように、ＮＡＮＤ回路２１０は、ＮＡＮＤ回路１００による演算結果とインバータ２１１によって反転された信号ＩＦ１８Ｖとの演算結果をＮＡＮＤ演算し、インバータ２０１とＮＡＮＤ回路２０４とにそれぞれ供給する。具体的には、切替信号の値が“１”とされると、ＩＦ１８Ｖが選択され、切替信号の値が“０”とされると、ＮＡＮＤ回路１００の演算結果が選択される。動作については、上記第１、第２変型例で説明した内容と同じとされることから説明を省略する。
＜第３変形例に係る効果＞
第３変形例に係るメモリシステムであっても上記第１変形例または第２変形例いずれかの効果を得ることができる。つまり、第３変形例に係るバッファコントローラ９４は、切替信号によって上記第１変形例の構成を取ることも、第２変型例の構成を取ることも可能とされる。
なお、上記実施形態、及び第１変形例〜第３変形例における半導体記憶装置は、Ｏｎｅ ＮＡＮＤに限られない。つまり、データを保持可能なメモリ素子であれば、そのメモリ素子に本実施形態、及び第１〜第３変形例に係るデータ出力バッファ９３及びバッファコントローラ９４の構成を適用することも可能である。その際、ホスト機器からクロック信号の周波数を認識出来、また本実施形態、及び第１〜第３変形例で説明したような動作をするのであれば、データ出力バッファ９３及びバッファコントローラ９４が使用する信号はＲＭやＶＨＦなどの信号以外であってもよい。
またなお本実施形態では、一例としてＭＯＳトランジスタ１４０〜１４２の３つで構成したデータ出力バッファ９３を示したが、この値に限られない。つまり、電流供給能力を上げるといった点でメモリシステム１の特性向上を考慮すれば、ノードＡＤＱに電流を供給するＭＯＳトランジスタの数は４つでもそれ以上の数でもよい。この場合、オン・オフ制御信号＜Ａ＞〜＜Ｃ＞の３つで制御してもよいし、それ以上の制御信号を用いてもよい。
更に、本実施形態及び第１〜第３変形例では、クロック信号の周波数を６６ＭＨｚ、８３ＭＨｚ、１０４ＭＨｚとしたが、これ以上の周波数であっても、上記説明した構成を適用することが出来る。つまり、クロック信号が１０４ＭＨｚ以上の周波数であっても、そのクロック信号に同期してデータを出力さえできれば、上記構成を以ってして足りる。
また、本実施形態及び第１〜第３変形例では、Ｃｏｎｆｉｇデータまたは信号ＩＦ１８Ｖを以ってデータ出力バッファ９３及びバッファコントローラ９４を制御したが、データ出力バッファ９３及びバッファコントローラ９４を制御できればこれ以外のパラメータを用いたメモリシステム１であってもよい。
なお、上記実施形態、第１〜第３変形例では、データの高速出力が可能なインターフェース９０をメモリシステム１が搭載した場合について示したが、この構成は、ホスト側にも上記実施形態、第１〜第３変形例の概念を適用することが出来る。すなわち、ホスト側にも上記インターフェース９０を搭載することで、ホスト側に適用されたノードＡＤＱに流れ込む電流供給能力を自動で可変させることが出来る。この際、インターフェース９０における電流供給能力を可変とするパラメータ（例えば、ＶＨＦ、ＲＭ）の値をホスト自身で判断できればよく、また、ＩＦ１８Ｖをホスト機器が使用するには、ホスト機器に上記検知回路１９を設ければ済む。なお、ホスト機器に検知回路１９を搭載した場合、この検知回路１９はホスト機器に電圧を供給する外部電位を検知する機能を有する。 本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ＮＡＮＤ型フラッシュメモリ、３…ＲＡＭ部、４…コントローラ部、１０、３２…メモリセルアレイ、１１、３４…ロウデコーダ、１２…ページバッファ、１３…電圧発生回路、１４…シーケンサ、１５、１６…オシレータ、１７…メモリセルアレイ、７０…ＥＣＣ部、７１…ＥＣＣバッファ、７２…ＥＣＣエンジン、８０…ＳＲＡＭ、８１…ＤＱバッファ、８３…センスアンプ、９０…インターフェース部、９１、９２…バーストバッファ、９３…インターフェース、９９…アクセスコントローラ、６１…レジスタ、６２…コマンドユーザインターフェース、６３、６４…ステートマシン、６５…アドレス／コマンド発生回路、６６…アドレス／タイミング発生回路、２０、２０−０〜２０−ｍ…転送ゲート、２１、２１−０〜２１−ｍ…ブロックデコーダ、３１〜３５、３６−０〜３６−４、３７〜３８、４３、４４、４７〜４９…ＭＯＳトランジスタ、３０…デコードユニット、３１…保持ユニット、３２…セットユニット、３３…リセットユニット、３４…読み出しユニット、３５…レベルシフタ、４０〜４２…インバータ

Claims (4)

  1. データ、及び第１制御信号としての管理データ、を保持可能なメモリセルがマトリクス状に配置されたＮＡＮＤ型フラッシュメモリと、
    前記データの出力周波数に応じて値が可変とされる第２制御信号と前記データが前記出力周波数に同期、非同期で出力されるか否かで値が可変とされる第３制御信号とを保持する保持部と、
    前記第１〜第３制御信号に応じて前記メモリセルから読み出された前記データを外部に出力する出力部と
    を備え、
    前記出力部は、
    前記第２制御信号と前記３制御信号との演算で得られる第１結果と、前記第１制御信号と、の演算で得られる第２結果を第４制御信号として生成し、
    前記データとこの第４制御信号との演算で得られる第３結果に応じてオン状態とされ、前記出力周波数に同期して各々が前記データを前記外部に出力する第１〜第３トランジスタを備えたバッファ部を含み、
    前記出力周波数は、第１周波数及びこの第１周波数よりも大きな第２周波数を含み、
    前記第２、第３制御信号に基づき、前記出力周波数が、前記第２周波数であって、前記データが前記出力周波数に前記同期して出力される場合、
    前記第１制御信号の値に関わらず、前記第１〜第３トランジスタがオン状態とされることを可能とする
    ことを特徴とするメモリシステム。
  2. 前記第１制御信号は、前記第１〜第３トランジスタをそれぞれオン状態とする第１切替信号、第２切替信号、及び第３切替信号を含み、
    前記出力周波数は、第１周波数及びこの第１周波数よりも大きな第２周波数を含み、
    前記出力周波数が前記第１周波数である場合、
    前記第１〜第３切替信号に応じて、対応する少なくとも前記第１〜第３トランジスタのうち１つがオン状態とされる
    ことを特徴とする請求項１記載のメモリシステム。
  3. 前記出力周波数が、前記第２周波数である場合、
    前記第１切替信号に応じて前記第１トランジスタをオンまたはオフとする
    ことを特徴とする請求項２記載のメモリシステム。
  4. 前記第１トランジスタは、第１幅のゲート幅を有し、前記第２トランジスタは、前記第１幅よりも大きな第２幅のゲート幅を有し、前記第３トランジスタは前記第２幅よりも大きな第３幅のゲート幅を有する
    ことを特徴とする請求項３記載のメモリシステム。
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