TWI443661B - 具有多層列解碼之反及閘快閃架構 - Google Patents

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Description

具有多層列解碼之反及閘快閃架構
本發明揭示一種NAND(反及閘)快閃記憶體裝置。
在習用的NAND快閃記憶體中，以每個區塊為基礎實行擦除。相對地，以每個頁面為基礎進行讀取及程式化操作。
本發明實施例提供一種具有多層列解碼的NAND快閃記憶體核心。
本發明實施例也提供一種NAND快閃記憶體裝置包含：週邊電路系統、輸入/輸出墊、及一高電壓產生器；一NAND快閃記憶體核心包含：一包含複數個列與複數個行的NAND記憶體胞元陣列，該等胞元係配置成複數個區段，每個區段包含複數個該等行的該等胞元；該等胞元係配置成複數個區塊，每個區塊包含複數個該等列的胞元；該NAND記憶體胞元陣列被組態可擦除達到一個區段中之一個區塊的一解析度，且被組態可達到讀取及程式化達到一個區段中之一個列的解析度。
本發明實施例另外提供一種在一NAND快閃記憶體核心中的方法包含：實行多層列解碼。由於讀取/程式化及擦除間的大小失配，上述區塊複製操作引起不必要的程式化操作，因為在區塊之頁面中不受影響的資料連同修改的資料被重新程式化(複製)於新區塊。如果最小可擦除陣列大小小於整個區塊，則可 明顯延長裝置使用期限。
參考以下說明及隨附申請專利範圍或利用如下文所提之本發明的實施方式，即可更加明瞭本發明的這些特色及優點。
圖1圖解NAND快閃記憶體中的記憶體核心架構。NAND快閃記憶體核心包含：NAND記憶體胞元陣列100、列解碼器102以及頁面緩衝器電路103與行解碼器104。列解碼器102由一組字線連接至NAND記憶體胞元陣列100，在圖1中為了簡單明瞭僅顯示一個字線106。頁面緩衝器電路103藉由一組位元線連接至NAND記憶體胞元陣列100，在圖1中為了簡單明瞭僅顯示一個位元線105。
NAND快閃記憶體的胞元陣列結構包含一組n個可擦除區塊。每個區塊又分成m個可程式化頁面(列)。
以每個區塊為基礎實行圖1之記憶體核心架構的擦除。相對地，以每個頁面為基礎進行讀取及程式化操作。
具有圖1快閃記憶體之核心架構的NAND快閃記憶體遭受至少三個限制。第一，位元只有在擦除目標記憶體陣列之後才能被程式化。第二，每個胞元只能禁得起有限的擦除數目，之後將不再可靠地儲存資料。換句話說，胞元在擦除及程式化的週期數上有限制(即，持久性一般為10,000~100,000個週期)。第三，最小可擦除陣列大小比最小可程式化陣列大小大上許 多。由於這些限制，因而建置精密資料結構及演算法以有效利用快閃記憶體。
當快閃控制器即使請求僅對一小部分的頁面進行資料寫入或資料修改時，通常含有待修改頁面的區塊將被重新程式化於擦除單元回收程序所宣佈的閒置(空白)區塊之一。在此例中，在原始區塊中含有原始資料的有效頁面被複製於選定的閒置區塊。其後，具有修改資料於一頁面中及原始資料於其餘頁面中的新區塊由快閃控制器中的虛擬映射系統重新映射於有效的區塊位址。原始區塊現已過時且在其被擦除之後將由擦除單元回收程序宣佈為閒置區塊。
有限的擦除-程式化週期數目(持久性)限制了快閃裝置的使用期限。有利的是，具有越長越好的使用期限，而這取決於存取快閃裝置的模式。重複且頻繁的重新寫入單一胞元或少量胞元將使失效很快發生，因而快速結束裝置的有效使用期限。
此外，在具有多重快閃裝置的快閃記憶體系統中，如果在快閃記憶體系統的裝置之間存在明顯不平均的使用，一個裝置將在其他裝置還有很長的使用期限時到達使用期限終點。當一個裝置到達使用期限終點時，可能必須更換整個記憶體系統，此舉大幅減少快閃記憶體系統的使用期限。
如果能夠將重新寫入平均分配給裝置的所有胞元，則將儘可能使失效延緩發生，因而使裝置的使用期限增加到最大。為了在裝置所有胞元上平均使用而延長裝置使用期限，已提出許 多耗損均衡技術及演算法且將其建置在快閃記憶體系統中。
NAND快閃的胞元陣列隨時間演進而如此微型化，致使其已到達預期製程技術中任何進一步的縮減將明顯減少擦除-程式化週期最大數目的地步。
根據一廣義方面，提供一種具有多層列解碼的NAND快閃記憶體核心。
根據另一廣義方面，提供一種NAND快閃記憶體裝置包含：週邊電路系統、輸入/輸出墊、及一高電壓產生器；一NAND快閃記憶體核心包含：一包含複數個列乘複數個行的NAND記憶體胞元陣列，該等胞元係配置成複數個區段，每個區段包含複數個該等行的該等胞元；該等胞元係配置成複數個區塊，每個區塊包含複數個該等列的胞元；該NAND記憶體胞元陣列被組態可擦除達到一個區段中之一個區塊的一解析度，且被組態可達到讀取及程式化達到一個區段中之一個列的解析度。
根據另一廣義方面，提供一種在一NAND快閃記憶體核心中的方法包含：實行多層列解碼。由於讀取/程式化及擦除間的大小失配，上述區塊複製操作引起不必要的程式化操作，因為在區塊之頁面中不受影響的資料連同修改的資料被重新程式化(複製)於新區塊。如果最小可擦除陣列大小小於整個區塊，則可明顯延長裝置使用期限。
圖2為含有NAND快閃記憶體裝置152之裝置150的方塊 圖。NAND快閃記憶體裝置152包含具有多層列解碼的記憶體核心，大致如158所示。此外，NAND快閃記憶體裝置152具有週邊電路系統154、輸入及輸出墊156、及高電壓產生器160。週邊電路系統154例如可包含以下一或多個：用於位址及資料的輸入及輸出緩衝器；用於控制及命令信號的輸入緩衝器；包括命令解碼器、位址計數器、列及行個別解碼器、及狀態暫存器的狀態機。裝置150可以是使用NAND快閃記憶體裝置152的任何裝置。特定範例包括行動裝置、記憶體卡、相機、固態磁碟機、及MP3播放器。快閃裝置152可形成裝置150的固定部分，或可為抽取式。具有多層列解碼之記憶體核心的詳細範例建置提供如下。一般而言，任何具有多層列解碼的記憶體核心均被考慮在內。胞元陣列由區段形成，每個區段包含複數個行的胞元。胞元亦形成區塊，每個區塊包含複數個列，又稱為「頁面」。在一些具體實施例中，多層列解碼涉及實行對於所有區段之第一層級的列解碼，及在每個區段內，實行僅對於該區段之第二層級的列解碼。在一些具體實施例中，記憶體核心內的擦除係實行達到一個區段中一個區塊的解析度，及讀取及程式化操作進行達到一個區段中一個列的解析度。
現在參考圖3，顯示一範例具體實施例所提供的核心架構。核心架構包括NAND記憶體胞元陣列，其被建置為至少兩個NAND記憶體胞元陣列區段，以下簡稱為「區段」，在圖解範例中顯示四個區段200、202、204、206。NAND記憶體胞元陣列由複數個區塊形成，區塊進而由頁面(又稱為「列」)形成。NAND記憶體胞元陣列之每個區段的胞元亦配置成行(未顯示)。列解碼功能性由全域列解碼器208結合一組局域列解碼器210、212、 214、216提供；全域列解碼器208對區塊層級實行列解碼，局域列解碼器210、212、214、216對由全域列解碼器選定之區塊中的頁面層級實行解碼。一般而言，全域列解碼器208實行第一層級的列解碼，以選擇一子組複數個列。在文中詳細說明的範例具體實施例中，可選擇的子組為連續區塊，但這在所有建置中未必都如此。局域列解碼器210、212、214、216實行第二層級的列解碼，以選擇由全域列解碼器208選定之該子組複數個列中的一列。局域列解碼器210、212、214、216包括一個與每個相應區段200、202、204、206相關聯的局域列解碼器，並實行局限於相關聯之區段的頁面選擇。頁面緩衝器功能性以四個頁面緩衝器電路220、222、224、226來建置，每個區段200、202、204、206一個頁面緩衝器電路。行解碼器功能性以四個行解碼器221、223、225、227來建置，每個區段200、202、204、206一個行解碼器。
讀取操作係實行達到區段內區塊中頁面的解析度。程式化操作係亦實行達到區段內區塊中頁面的解析度。然而，區段內區塊中的頁面在被程式化之前先被擦除。擦除操作係實行達到區段中區塊的解析度。
對於讀取操作，使用全域列解碼器208選擇NAND記憶體胞元陣列之複數個區塊中的一個區塊。用相關聯於所要記憶體區段的頁面緩衝器電路及行解碼器來選擇行，即可選擇區段。這可例如藉由記憶體控制器啟用相關聯的頁面緩衝器電路及行解碼器及/或發送行解碼器信號至相關聯的頁面緩衝器電路及行解碼器來實現。利用相關聯於選定區段的局域列解碼器，即可 選擇頁面。以此方式，可以讀取選定區段內選定區塊中的選定頁面。在讀取操作期間，選定區塊中及選定區段中之選定頁面的資料被感測及鎖存至選定區段的感測放大器(未顯示)及頁面緩衝器電路。其後，儲存在頁面緩衝器電路中的資料係透過相關聯的行解碼器依序讀出，然後例如儲存在全域緩衝器(未顯示)中。
對於擦除操作，使用全域列解碼器208選擇NAND記憶體胞元陣列之複數個區塊中的一個區塊。用相關聯於所要記憶體區段的頁面緩衝器電路及行解碼器來選擇行，即可選擇區段。然後施加適當的擦除信號。以此方式，可以擦除選定區段內的選定區塊。
對於程式化操作，使用全域列解碼器208選擇NAND記憶體胞元陣列之複數個區塊中的一個區塊。用相關聯於所要記憶體區段的頁面緩衝器電路及行解碼器來選擇行，即可選擇區段。利用相關聯於選定區段的局域列解碼器，即可選擇頁面。然後，將與選定區段相關聯之頁面緩衝器電路的內容程式化於選定區段內選定區塊中的選定頁面。在程式化操作期間，輸入資料(例如，來自全域緩衝器電路，未顯示)經由相關聯的行解碼器依序載入選定區段的頁面緩衝器電路。接著將鎖存在頁面緩衝器電路中的輸入資料程式化於選定區段的選定頁面。
圖4顯示一範例具體實施例提供之核心架構的另一範例。此範例具體實施例類似於圖3，且相似組件已使用相似參考數字加以標示。圖4的範例具體實施例具有透過區塊解碼器線231 連接至全域列解碼器208的區塊預解碼器230。全域列解碼器208透過複數個區塊線連接至記憶體陣列，每個區塊一個區塊線，但在圖解範例中僅顯示一個區塊線240。區塊線共同連接至所有局域列解碼器210、212、214、216。每個局域列解碼器210、212、214、216亦由相應頁面解碼器232、234、236、238之相應組的頁面解碼器線233、235、237、239驅動。每個局域列解碼器210、212、214、216透過複數個字線連接至對應的區段，每個區段僅顯示一個字線，如211、213、215、217所示。
在操作中，為了選擇特定區塊，區塊預解碼器230將例如來自記憶體控制器的輸入轉換為區塊解碼器線231上的適當信號。全域列解碼器208選擇區塊線之一。為了選擇特定區段中的特定頁面，相關聯之區段的頁面解碼器(頁面解碼器232、234、236、238之一)被啟用並用於選擇選定區塊中的特定頁面。
單一區段選擇的範例描繪於圖5，其中針對局域列解碼器210顯示在區塊中選擇頁面。在一些範例具體實施例中，電路被組態以允許同時啟用多重頁面解碼器。在此類範例具體實施例中，在選定區塊內，可藉由啟用多重頁面解碼器以選擇多重區段中的相應頁面。多重區段選擇的範例顯示於圖6，其中顯示利用列解碼器210及214之每一者在區塊中選擇一列。區塊線選擇所有區段中的區塊之一，而頁面解碼器線選擇每個區段中選定區塊內的頁面(即，字線)之一。
在此範例具體實施例中，讀取操作將導致一或多個頁面緩衝器電路含有讀出資料。接著逐一讀出這些頁面緩衝器電路的 內容。程式化操作將導致同時程式化一或多個頁面緩衝器電路的內容。通常，在此之前是一連串寫入頁面緩衝器的操作，多個頁面緩衝器電路藉此寫入操作被依序寫入。
圖7顯示一範例具體實施例提供之更詳細的核心架構，其中同樣地，此範例具體實施例類似於圖3，且相似組件已使用相似參考數字加以標示。在圖7中，如同其他方塊圖，為免模糊範例具體實施例的特徵，未顯示特定組件(例如，行解碼器)。範例中，NAND核心(這可以是整個裝置核心架構、平面或記憶體組)包含四個區段，及每個區段的頁面大小為512位元組。一般而言，每個區段的頁面大小為至少一個位元組。在此範例中，存在2048個區塊，全體如217所示。每個區塊被分到四個區段中。全域列解碼器208共同由2048個區塊線(未顯示)連接至所有局域列解碼器210、212、214、216，每個區塊一個區塊線。每個區塊具有32個頁面。
圖7之全域列解碼器208的範例建置描繪於圖8。全域列解碼器208具有對於每個區塊的相應區塊解碼器，即對應於區塊數目的2048個區塊解碼器，全體如209所示。區塊解碼器之每一者係連接至區塊解碼器線231。在此範例中，區塊解碼器線231包含用於載送區塊解碼器位址信號Xp、Xq、Xr及Xt的線路Xp、Xq、Xr、Xt。Xp、Xq、Xr及Xt[0]為預解碼線。Xp對應於位址A0~A2。Xq對應於位址A3~A5。Xr對應於位址A6~A8。Xt對應於位址A9~A10。每個區塊解碼器驅動相應區塊線(未顯示)。區塊解碼器線231上如位址信號所示之與區塊相關聯的區塊解碼器驅動將在選擇狀態中的相應區塊線，而所有 其他區塊線則在取消選擇狀態中。
單一區塊解碼器的範例電路建置描繪於圖9。注意，區塊解碼器的電路建置存在許多變化，及此類變化對於熟習本技術者是很容易明白的。
該電路具有區塊解碼器位址鎖存器302，其具有鎖存器輸出BDLCH_out在RST_BD為高(實際上為短脈衝)時重設至0V且在LCHBD為高(可以是短脈衝)時被鎖存，其中在NAND邏輯閘303接收Xp、Xq、Xr及Xt(區塊解碼器線)的有效預解碼位址信號。詳細的時序資訊顯示於其後說明的圖12、13及14。
區塊解碼器具有為高電壓切換電路的局域充電泵350，以在讀取、程式化及擦除操作期間提供電壓。局域充電泵350包括空乏模式n-通道傳遞電晶體352、原生n-通道二極體-連接升壓電晶體354、高崩潰電壓n-通道解耦電晶體356、高崩潰電壓n-通道箝位電晶體358、NAND邏輯閘360、及電容器362。NAND邏輯閘360具有一個輸入端子用於接收鎖存器輸出BDLCH_out及另一個輸入端子用於接收驅動電容器362之一個端子的控制信號OSC。傳遞電晶體352由信號HVen的互補(稱為HVenb)加以控制。解耦電晶體356及箝位電晶體358的共同端子係耦合至高電壓Vhv。
每個區塊解碼器的最終輸出信號BD_out共同連接至所有局域列解碼器，例如，如在圖7中描繪的。
現將說明局域充電泵350的操作。在讀取操作期間，HVenb處於高邏輯位準及OSC維持於低邏輯位準。因此，電路元件362、354、356及358不在作用中，及輸出端子BD_out反映在BDLCH_out上顯現的邏輯位準。在程式化操作期間，HVenb處於低邏輯位準，及OSC被允許以預定頻率在高邏輯位準及低邏輯位準之間振盪。如果鎖存器輸出BDLCH_out處於高邏輯位準，則電容器362將在其另一個端子處一再累積電荷及透過升壓電晶體354釋放累積的電荷。解耦電晶體356隔離Vhv與升壓電晶體354之閘極上的升壓電壓。箝位電晶體358維持輸出端子BD_out的電壓位準於約Vhn+Vth，其中Vth是箝位電晶體358的臨限電壓。圖9顯示的局域充電泵350是一種範例電路，其可用來驅動信號至高於供應電壓VCC的電壓位準，但熟習本技術者應明白，可以相似或相同效率來使用其他充電泵電路。以下表1顯示在讀取及程式化操作期間用於局域充電泵350的範例偏壓條件。
在區塊解碼器鎖存器輸出BDLCH_out為Vcc、HVenb為0V及OSC振盪時，區塊解碼器的輸出信號BD_out升高至Vhv。
參考圖10，區塊解碼器的另一範例使用區塊選擇電晶體。Vhwl是基於操作而有不同位準的高電壓源。在此範例具體實施例中，由區塊選擇電晶體而非局域充電泵的大小決定BD_out的可驅動性。因此，對於NAND記憶體核心中較多數量的局域列解碼器而言，此電路提供更強的可驅動性。
圖11描繪局域列解碼器的範例。局域列解碼器具有2048個區段解碼器，全體如500所示，每個區塊一個區段解碼器。這些稱為區段解碼器，因為區段中的頁面被選定，而非整個記憶體陣列中的頁面被選定。至局域列解碼器的輸入為頁面解碼器線，其在圖解範例中包括串選擇(SS)、字線選擇信號S0-S31(每個字線一個)，及接地選擇(GS)。字線選擇信號S0-S31共同連接至區段解碼器。
現在參考圖12，將說明單一區段解碼器的範例電路。由SS、S0至S31及GS的共同信號透過傳遞電晶體TSS、TS0至TS31及TGS驅動串選擇線SSL、字線WL0至WL31及接地選 擇線GSL，該等傳遞電晶體由相關聯之區塊解碼器的輸出信號BD_out共同控制。頁面解碼器線(即串選擇信號SS)、接地選擇信號GS、及共同串解碼信號S0至S31係由頁面解碼器提供。
在操作中，針對選定的區塊，啟動所有對應之區段解碼器的BD_out輸入。這將包括每個區段中針對該區塊的一個區段解碼器。對於所有未選定的剩餘區塊，停用所有對應之區段解碼器的BD_out。對於該區段內將要實行操作的區段，所有區段解碼器均由共同頁面解碼器線共同控制。可存在將要實行操作的一或多個區段。對於將要實行操作的區段，所有共同頁面解碼器線不在作用中，致使所有共同連接的區段解碼器不在作用中。對於由選擇狀態之BD_out及由在作用中之頁面解碼器線二者選定的區段解碼器，區段解碼器導致相應選定字線(WL0至WL31之一)在剩餘字線處於取消選擇狀態時處於選定狀態。
表2顯示在讀取、程式化及擦除期間對區塊解碼器、局域列解碼器及NAND胞元陣列的範例偏壓條件組。應明白，所有值可基於胞元特性及製程技術而有所不同。
採用此範例具體實施例，可實行單一區段操作或多重區段操作。對於讀取操作，可實行單一區段頁面讀取及平行實行多達四個區段頁面讀取。一般而言，可平行讀取之區段的最大數目係由NAND記憶體核心中的區段數目決定。對於程式化操作，可實行單一區段頁面程式化及平行實行多達四個區段頁面程式化。一般而言，可平行程式化之區段的最大數目係由NAND記憶體核心中的區段數目決定。對於擦除，可實行單一區段區塊擦除及平行實行多達四個區段區塊擦除。一般而言，可平行擦除之區段的最大數目係由NAND記憶體核心中的區段數目決定。
圖13顯示根據一些範例具體實施例之讀取操作時序的範例。針對此範例在讀取期間的電壓偏壓條件如以上表2針對此範例所定義。每個未選定之區段中的所有信號維持於0V。此操作時序基於使用圖9顯示的區塊解碼器。
圖14顯示根據一些範例具體實施例之程式化操作時序的範例。針對此範例在程式化期間的電壓偏壓條件如以上表2針對此範例所定義。每個未選定之區段中的所有信號維持於0V。此操作時序基於使用圖9顯示的區塊解碼器。
圖15顯示根據一些範例具體實施例之擦除操作時序的範例。在擦除期間的電壓偏壓條件如以上表2針對此範例所定義。在未選定之區段中的所有信號維持於0V。此操作時序基於使用圖9顯示的區塊解碼器。
在圖13、14、15中，Sel_Si是任何「選定」Si輸入信號(其中Si={S0...S31})的簡短形式。Unsel_Si是任何「未選定」Si輸入信號(其中Si={S0...S31})的簡短形式。Sel_WLi是任何「選定」字線信號(其中WLi={WL0...WL31})的簡短形式。Unsel_WLi是任何「未選定」字線信號(其中WLi={WL0...WL31})的簡短形式。
應明白，當文中表示一個元件「連接」或「耦合」至另一元件時，該元件係直接連接或耦合至另一元件或可存有中間元件。反之，當文中表示一個元件「直接連接」或「直接耦合」至另一元件，便表示其間沒有中間元件。其他用於說明元件間之關係的用語應以相似方式解釋(即，「在之間」對照「直接在之間」，「相鄰」對照「直接相鄰」等)。
可以對所述具體實施例進行某些改變及修改。因此，可將上述具體實施例視為解說性，而非限制性。
100‧‧‧NAND記憶體胞元陣列
102‧‧‧列解碼器
103‧‧‧頁面緩衝器電路
104‧‧‧行解碼器
105‧‧‧位元線
106‧‧‧字線
150‧‧‧裝置
152‧‧‧NAND快閃記憶體裝置
154‧‧‧週邊電路系統
156‧‧‧輸入及輸出墊
158‧‧‧具有多層列解碼的記憶體核心
160‧‧‧高電壓產生器
200、202、204、206‧‧‧NAND記憶體胞元陣列區段
208‧‧‧全域列解碼器
210、212、214、216‧‧‧局域列解碼器
211、213、215、217‧‧‧字線
220、222、224、226‧‧‧頁面緩衝器電路
221、223、225、227‧‧‧行解碼器
230‧‧‧區塊預解碼器
231‧‧‧區塊解碼器線
232、234、236、238‧‧‧頁面解碼器
233、235、237、239‧‧‧頁面解碼器線
240‧‧‧區塊線
300‧‧‧局域充電泵
302‧‧‧區塊解碼器位址鎖存器
303、360‧‧‧NAND邏輯閘
350‧‧‧局域充電泵
352‧‧‧空乏模式n-通道傳遞電晶體
354‧‧‧原生n-通道二極體-連接升壓電晶體
356‧‧‧高崩潰電壓n-通道解耦電晶體
358‧‧‧高崩潰電壓n-通道箝位電晶體
362‧‧‧電容器
範例具體實施例係參考附圖來說明，圖中：圖1為NAND快閃記憶體中典型記憶體核心架構的方塊圖；圖2為範例NAND快閃裝置的方塊圖，可在該NAND快閃裝置中建置文中所述NAND核心架構中的一個；圖3為一範例具體實施例所提供之NAND快閃記憶體之記憶體核心架構的方塊圖；圖4為一範例具體實施例所提供之NAND快閃記憶體之記憶體核心架構的方塊圖；圖5及圖6分別顯示圖3之範例具體實施例的單一頁面讀取及多重頁面讀取操作；圖7為根據一範例具體實施例之NAND快閃記憶體之記憶體核心架構的方塊圖；圖8為根據一範例具體實施例之全域列解碼器的方塊圖；圖9為圖8之單一區塊解碼器之範例建置的電路圖；圖10為圖8之單一區塊解碼器之另一範例建置的方塊圖；圖11為根據一範例具體實施例之局域列解碼器的方塊圖；圖12為圖10之單一區段解碼器之範例建置的電路圖；圖13為根據一範例具體實施例之讀取的時序圖；圖14為根據一範例具體實施例之程式化的時序圖；圖15為根據一範例具體實施例之擦除的時序圖。
200、202、204、206‧‧‧NAND胞元陣列區段
208‧‧‧全域列解碼器
210、212、214、216‧‧‧局域列解碼器
220、222、224、226‧‧‧頁面緩衝器電路
221、223、225、227‧‧‧行解碼器

Claims (24)

  1. 一種NAND快閃記憶體核心，係具有多層列解碼(row decoding)，該NAND快閃記憶體核心包含：一包含複數個區段的NAND記憶體胞元陣列，每個區段具有複數個行及複數個列；一全域列解碼器，實行對於所有該等區段之一第一層級的列解碼；一用於每個區段的對應局域列解碼器，實行僅對於該區段之一第二層級的列解碼；其中該複數個區段由n個區段組成，及該NAND快閃記憶體核心被組態以：執行一選定單一區段的第一讀取及程式化操作；及平行執行選定複數個區段至多達該等區段全部n個的第二讀取及程式化操作。
  2. 如申請專利範圍第1項所述之NAND快閃記憶體核心，其中：該NAND記憶體胞元陣列包含複數個區塊，每個區塊包含複數個列，每個列包含該等區段之每一者的記憶體胞元；該全域列解碼器實行列解碼以從該複數個區塊選擇一個區塊。
  3. 如申請專利範圍第2項所述之NAND快閃記憶體核心，被組態以實行讀取及程式化操作達到一個區段內之一個列的一解析度，及實行擦除操作達到一個區段內之一個區塊的一解析度。
  4. 如申請專利範圍第1項所述之NAND快閃記憶體核心，其中： 該NAND記憶體胞元陣列的該複數個區段及局域列解碼器以在該NAND記憶體胞元陣列之局域列解碼器及對應的區段之間交替(alternate)的一布局加以配置。
  5. 如申請專利範圍第1項所述之NAND快閃記憶體核心，另外包含：對於每個區段的一對應頁面緩衝器電路。
  6. 如申請專利範圍第1項所述之NAND快閃記憶體核心，另外包含：對於每個區段的一對應頁面解碼器。
  7. 如申請專利範圍第1項所述之NAND快閃記憶體核心，另外包含：對於每個區段的一對應行解碼器。
  8. 如申請專利範圍第1項所述之NAND快閃記憶體核心，另外包含：在該全域列解碼器及該等局域列解碼器之間的連接，該等連接包含複數個分別共同連接至每個局域列解碼器的區塊線。
  9. 如申請專利範圍第8項所述之NAND快閃記憶體核心，其中該全域列解碼器包含：複數個分別共同連接至區塊解碼器線的區塊解碼器，每個區塊解碼器連接至該複數個區塊線之一。
  10. 如申請專利範圍第9項所述之NAND快閃記憶體核心，另外包含：一區塊預解碼器，其接收一位址或一位址之部分，且在該等區塊解碼器線上產生一區塊解碼器輸出；該全域列解碼器包含複數個共同連接至該等區塊解碼器線的區塊解碼器。
  11. 如申請專利範圍第1項所述之NAND快閃記憶體核心，另外包含：在該局域列解碼器及該NAND記憶體胞元陣列之間用於每個局域列解碼器的連接，該等連接包含複數個字線，每個字線將該局域列解碼器連接至該對應區段之一相關聯列的記憶體胞元。
  12. 如申請專利範圍第1項所述之NAND快閃記憶體核心，另外包含：一用於每個區段的對應頁面解碼器，其透過頁面解碼器線連接至該區段的該局域列解碼器。
  13. 如申請專利範圍第12項所述之NAND快閃記憶體核心，其中每個局域列解碼器包含複數個區段解碼器，其中一給定局域列解碼器的該等區段解碼器共同連接至該區段之該頁面解碼器的該等頁面解碼器線。
  14. 如申請專利範圍第1項所述之NAND快閃記憶體核心，其中該複數個區段由n個區段組成，且：該NAND快閃記憶體核心被組態以執行該選定單一區段的該 第一讀取及程式化操作，其係藉由：該全域列解碼器實行該第一層級之列解碼，以選擇一子組該複數個列；該選定單一區段之該對應局域列解碼器實行該第二層級之列解碼，以在由該全域列解碼器選定之該子組該複數個列內選擇一列；及該NAND快閃記憶體核心被組態以平行執行該選定複數個區段至多達該等區段所有n個的該第二讀取及程式化操作，其係藉由：該全域列解碼器實行該第一層級之列解碼，以選擇一子組該複數個列；及用於該選定複數個區段之每個區段之該區段的該對應局域列解碼器實行該第二層級之列解碼，以在由該全域列解碼器選定的該子組該複數個列內選擇一列。
  15. 一種NAND快閃記憶體核心，係具有多層列解碼(row decoding)包含：一包含複數個區段的NAND記憶體胞元陣列，每個區段具有複數個行及複數個列；一全域列解碼器，實行對於所有該等區段之一第一層級的列解碼；一用於每個區段的對應局域列解碼器，實行僅對於該區段之一第二層級的列解碼；對於每個區段的一對應頁面解碼器；頁面解碼器線，其將每個頁面解碼器連接至該對應局域列解碼器； 其中該NAND快閃記憶體核心被組態以執行一選定單一區段的第一讀取及程式化操作，其係藉由：該全域列解碼器實行一第一層級的列解碼，以選擇一子組該複數個列；該選定單一區段的該頁面解碼器接收一位址或一位址之部分，且在該等頁面解碼器線上產生一頁面解碼器輸出；該選定單一區段的該對應局域列解碼器依據該頁面解碼器輸出實行該第二層級之列解碼，以在由該全域列解碼器選定之該子組該複數個列內選擇一列；對於該第一讀取及程式化操作，讀取包含將該選定區段之該選定列的內容傳輸至該對應頁面緩衝器電路，及程式化操作包含將該對應頁面緩衝器電路的內容傳輸至該選定區段的該選定列；為平行執行選定複數個區段至多達該等區段所有n個的第二讀取及程式化操作，該全域列解碼器實行一第一層級的列解碼以選擇一子組該複數個列，及對於該選定複數個區段的每個區段：該區段的該頁面解碼器接收一位址或一位址之部分，且在該等頁面解碼器線上產生一頁面解碼器輸出；該區段之該對應局域列解碼器依據該頁面解碼器輸出實行該第二層級之列解碼，以在由該全域列解碼器選定之該子組該複數個列內選擇一列；對於該第二讀取及程式化操作，讀取包含將該選定列的內容傳輸至該對應頁面緩衝器電路，及程式化操作包含將該對應頁面緩衝器電路的內容傳輸至該選定區段的該選定列。
  16. 一種NAND快閃記憶體核心，係具有多層列解碼(row decoding)，該NAND快閃記憶體核心包含：一包含複數個區段的NAND記憶體胞元陣列，每個區段具有複數個行及複數個列；一全域列解碼器，實行對於所有該等區段之一第一層級的列解碼；一用於每個區段的對應局域列解碼器，實行僅對於該區段之一第二層級的列解碼；其中該NAND記憶體胞元陣列包含複數個區塊，每個區塊包含複數個列，每個列包含該等區段之每一者的記憶體胞元；其中該全域列解碼器實行列解碼以從該複數個區塊選擇一個區塊；執行一選定單一區段內之選定區塊的一第一擦除；及平行執行選定複數個區段至多達該等區段所有n個之一選定區塊的一第二擦除。
  17. 一種在NAND快閃記憶體中進行解碼的方法，包含：在一NAND快閃記憶體核心中實行多層列解碼；用於該NAND快閃記憶體核心的方法，該NAND快閃記憶體核心包含一包含複數個區段的NAND記憶體胞元陣列，每個區段具有複數個行及複數個列，該方法包含：實行對於所有該等區段之一第一層級的列解碼；以及實行對於至少一個區段之一第二層級的解碼；用於該NAND快閃記憶體核心的方法，該NAND快閃記憶體核心包含複數個區塊，每個區塊包含複數個列，每個列包含該等區段之每一者的記憶體胞元，其中： 實行一第一層級之列解碼包含實行列解碼以從該複數個區塊選擇一個區塊；用於該NAND快閃記憶體核心的方法，其中該複數個區段由n個區段組成，該方法另外包含：實行一選定單一區段之第一讀取及程式化操作達到一個區段中之一個列的一解析度；及平行實行選定複數個區段至多達該等區段全部n個之第二讀取及程式化操作達到一個區段中之一個列的一解析度。
  18. 一種在NAND快閃記憶體核心中進行解碼的方法，包含：在一NAND快閃記憶體核心中實行多層列解碼；用於該NAND快閃記憶體核心的方法，該NAND快閃記憶體核心包含一包含複數個區段的NAND記憶體胞元陣列，每個區段具有複數個行及複數個列，該方法包含：實行對於所有該等區段之一第一層級的列解碼；實行對於至少一個區段之一第二層級的解碼；用於該NAND快閃記憶體核心的方法，，該NAND快閃記憶體核心包含複數個區塊，每個區塊包含複數個列，每個列包含該等區段之每一者的記憶體胞元，其中：實行一第一層級之列解碼包含實行列解碼以從該複數個區塊選擇一個區塊，包含：實行一選定單一區段的第一讀取及程式化操作，其係藉由：實行該第一層級之列解碼以選擇一子組該複數個列；實行該第二層級之列解碼以在該選定子組該複數個列內選擇一列；及平行實行選定複數個區段至多達該等區段全部n個的第二讀 取及程式化操作，其係藉由：該全域列解碼器實行該第一層級的列解碼，以選擇一子組該複數個列，及對於該選定複數個區段的每個區段，實行該第二層級之列解碼以在該選定子組該複數個列內選擇一列。
  19. 一種NAND快閃記憶體裝置，包含：一NAND快閃記憶體核心，該NAND快閃記憶體核心包含複數個NAND記憶體胞元陣列區段，該NAND快閃記憶體核心被組態以：執行一選定單一記憶體胞元陣列區段的第一程式化；以及平行執行選定複數個區段至多達該等記憶體胞元陣列區段全部n個的第二程式化。
  20. 如申請專利範圍第19項所述之NAND快閃記憶體裝置，其中該NAND快閃記憶體核心更包含：一全域列解碼器，實行對於所有n個該等記憶體胞元陣列區段之一第一層級的列解碼；其中該NAND快閃記憶體核心更包含：一用於每個區段的對應局域列解碼器，實行僅對於該區段之一第二層級的列解碼。
  21. 如申請專利範圍第20項所述之NAND快閃記憶體裝置，其中：該n個記憶體胞元陣列區段及局域列解碼器以在該NAND快閃記憶體核心之局域列解碼器及對應的區段之間交替的一布局加 以配置。
  22. 如申請專利範圍第19項所述之NAND快閃記憶體裝置，另外包含：對於每個記憶體胞元陣列區段的一對應頁面緩衝器電路。
  23. 如申請專利範圍第19項所述之NAND快閃記憶體裝置，另外包含：對於每個記憶體胞元陣列區段的一對應頁面解碼器。
  24. 如申請專利範圍第19項所述之NAND快閃記憶體裝置，另外包含：對於每個記憶體胞元陣列區段的一對應行解碼器。
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