KR20110132584A - 멀티-레벨 로우 디코딩을 이용하는 낸드 플래시 아키텍처 - Google Patents

멀티-레벨 로우 디코딩을 이용하는 낸드 플래시 아키텍처 Download PDF

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KR20110132584A
KR20110132584A KR20117023334A KR20117023334A KR20110132584A KR 20110132584 A KR20110132584 A KR 20110132584A KR 20117023334 A KR20117023334 A KR 20117023334A KR 20117023334 A KR20117023334 A KR 20117023334A KR 20110132584 A KR20110132584 A KR 20110132584A
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모사이드 테크놀로지스 인코퍼레이티드
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Abstract

낸드 플래시 메모리 디바이스가 개시되어 있다. 낸드 플래시 메모리 디바이스는 복수의 섹터들로서 정의된 낸드 플래시 메모리 어레이를 포함한다. 로우 디코딩은 2개의 레벨들로 수행된다. 섹터들 모두에 대해 적용 가능한 제 1 레벨이 수행된다. 이것은, 예를 들어 블록을 선택하는 데 이용될 수 있다. 제 2 레벨은 특정 섹터에 대해 수행되어, 예를 들어 특정 섹터에서의 블록 내에서 페이지를 선택한다. 판독 동작 및 프로그램 동작은 섹터 내에서 페이지의 해상도로 일어나는 한편, 소거 동작은 섹터 내에서 블록의 해상도로 일어난다.

Description

멀티-레벨 로우 디코딩을 이용하는 낸드 플래시 아키텍처{NAND FLASH ARCHITECTURE WITH MULTI-LEVEL ROW DECODING}
본 특허출원은, 그 내용이 전반에 걸쳐 참조에 의해 본 명세서에 통합된, 2009년 3월 5일에 출원된 미국 가출원 제61/157,594호 및 2009년 6월 30일에 출원된 미국 특허출원 제12/495,089호를 기초로 하여 우선권 주장한다.
낸드 플래시 메모리 디바이스가 개시되어 있다.
종래의 낸드 플래시 메모리에서, 소거는 블록 단위에 기초하여 수행된다. 반대로, 판독 및 프로그램 동작은 페이지 단위에 기초하여 일어난다.
이제, 첨부 도면을 참조하여 예시적인 실시형태들에 대해 설명하기로 한다.
도 1 은 낸드 플래시 메모리에서의 통상적인 메모리 코어 아키텍처의 블록도이다.
도 2 는 본 명세서에 기재된 낸드 코어 아키텍처들 중 하나가 내부에 구현될 수도 있는 예시적인 낸드 플래시 디바이스의 블록도이다.
도 3 은 예시적인 실시형태에 의해 제공되는 낸드 플래시 메모리에 대한 메모리 코어 아키텍처의 블록도이다.
도 4 는 예시적인 실시형태에 의해 제공되는 낸드 플래시 메모리에서의 메모리 코어 아키텍처에 대한 블록도이다.
도 5 및 도 6 은 도 3 의 예시적인 실시형태에 대한 단일 페이지 판독 및 다수의 페이지 판독 동작을 나타낸다.
도 7 은 예시적인 실시형태에 따른 낸드 플래시 메모리에서의 메모리 코어 아키텍처에 대한 블록도이다.
도 8 은 예시적인 실시형태에 따른 글로벌 로우 디코더 (global row decoder) 의 블록도이다.
도 9 는 도 8 의 단일 블록 디코더의 예시적인 구현형태에 대한 회로도이다.
도 10 은 도 8 의 단일 블록 디코더의 다른 예시적인 구현형태에 대한 블록도이다.
도 11 은 예시적인 실시형태에 따른 로컬 로우 디코더에 대한 블록도이다.
도 12 는 도 10 의 단일 섹터 디코더의 예시적인 구현형태에 대한 회로도이다.
도 13 은 예시적인 실시형태에 따른 판독에 대한 타이밍도이다.
도 14 는 예시적인 실시형태에 따른 프로그램에 대한 타이밍도이다.
도 15 는 예시적인 실시형태에 따른 소거에 대한 타이밍도이다.
도 1 은 낸드 플래시 메모리에서의 메모리 코어 아키텍처를 도시하고 있다. 낸드 플래시 메모리 코어는 낸드 메모리 셀 어레이 (100), 로우 디코더 (102) 와 페이지 버퍼 회로 (103) 와 컬럼 디코더 (column decoder) (104) 를 포함한다. 로우 디코더 (102) 는 한 세트의 워드라인들에 의해 낸드 메모리 셀 어레이 (100) 에 접속되며, 도 1 에서는 편의상 하나의 워드라인 (106) 만을 나타내었다. 페이지 버퍼 회로 (103) 는 한 세트의 비트라인들을 통해 낸드 메모리 셀 어레이 (100) 에 접속되며, 도 1 에서는 편의상 하나의 비트라인 (108) 만을 나타내었다.
낸드 플래시 메모리의 셀 어레이 구조는 한 세트의 n개의 소거 가능 블록을 포함한다. 각각의 블록은 m개의 프로그램 가능의 페이지들 (로우들) 로 세분화된다.
도 1 의 메모리 코어 아키텍처를 위한 소거는 블록 단위에 기초하여 수행된다. 반대로, 판독 및 프로그램 동작은 페이지 단위에 기초하여 일어난다.
도 1 의 코어 아키텍처를 갖는 낸드 플래시 메모리는 적어도 3가지 제한들로 인해 불이익을 받는다. 첫째, 비트들은 타겟 메모리 어레이를 소거한 후에만 프로그래밍될 수 있다. 둘째, 각각의 셀은 제한된 수의 소거들만을 유지할 수 있으며, 그 후에는 더 이상 데이터를 신뢰성 있게 저장할 수 없다. 환언하면, 셀에 대한 소거 및 프로그램 사이클 (즉, 내구성, 통상적으로 10,000 ~ 100,000 사이클) 의 개수에 있어서의 제한이 존재한다. 셋째, 최소 소거 가능의 어레이 크기는 최소 프로그램 가능의 어레이 크기보다 훨씬 더 크다. 이들 제한들로 인해, 플래시 메모리들을 효율적으로 이용하기 위해, 정교한 데이터 구조들 및 알고리즘들이 구현된다.
플래시 제어기가 단지 페이지의 작은 부분에 대한 데이터 기록 또는 데이터 수정을 요청하는 경우, 통상적으로 수정될 페이지를 포함하는 블록은, 소거 단위 재생 (reclamation) 프로세스에 의해 선언된 자유 (공백) 블록들 중 하나에 재프로그래밍될 것이다. 이 경우, 원시 블록에서 원시 데이터를 포함하는 유효한 페이지들이, 선택된 자유 블록에 카피된다. 그 후, 어느 일 페이지에서는 수정된 데이터를 가지면서 나머지 페이지들에서는 원시 데이터를 갖는 새로운 블록이, 플래시 제어기에서의 가상 매핑 시스템에 의해 유효한 블록 어드레스에 리매핑 (remap) 된다. 원시 블록은 이제 더 이상 쓸모가 없으며, 원시 블록이 소거된 후에 소거 단위의 재생 프로세스에 의해 자유 블록으로서 선언될 것이다.
소거-프로그램 사이클들 (내구성) 의 제한된 수는 플래시 디바이스의 수명을 제한한다. 가능한 한 긴 수명을 갖는 것이 유리할 것이며, 이것은 플래시 디바이스로의 액세스의 패턴에 달려있다. 단일 셀 또는 작은 수의 셀들에 대한 반복적이고 빈번한 재기록들은, 실패들의 시작을 바로 가져올 것이므로 디바이스의 유용한 수명을 빠르게 종료시킨다.
게다가, 다수의 플래시 디바이스들을 갖는 플래시 메모리에서, 플래시 메모리 시스템에서의 디바이스들 사이에서 상당히 불균일한 사용이 있는 경우, 어느 일 디바이스는, 다른 디바이스들이 이들에 있어서 상당한 수명이 남겨졌을 때에, 수명의 종료에 도달할 것이다. 어느 일 디바이스가 수명의 종료에 도달하는 경우, 전체적인 메모리 시스템이 교체되어야 할 수도 있으며, 이것은 플래시 메모리 시스템의 수명을 크게 감소시킨다.
재기록들이 디바이스의 모든 셀들에 대해 균일하게 분포될 수 있다면, 실패들의 시작은 가능한 한 많이 지연되고, 디바이스의 수명을 최대화할 것이다. 디바이스의 모든 셀들에 걸친 균일한 사용에 의해 디바이스 수명을 연장하기 위해, 플래시 메모리 시스템들에서 많은 웨어-레벨링 기술들 및 알고리즘들이 제안되고 구현되어 왔다.
낸드 플래시의 셀 어레이들은 시간의 흐름을 통해 매우 소형화되어, 프로세스 기술에서의 임의의 추가적인 축소가 소거-프로그램 주기들의 최대 개수를 과감하게 감소시킬 것으로 기대되는 지점에 낸드 플래시의 셀 어레이들이 도달했다.
폭넓은 일 양태에 따르면, 멀티-레벨 로우 디코딩을 이용하는 낸드 플래시 메모리 코어가 제공된다.
다른 폭넓은 양태에 따르면, 낸드 플래시 메모리 디바이스로서, 주변 회로, 입/출력 패드들, 및 고전압 생성기를 포함하고; 복수의 컬럼 (column) 들에 의한 복수의 로우 (row) 들을 포함하는 낸드 메모리 셀 어레이, 복수의 섹터들로 배열되는 셀들, 복수의 컬럼들의 셀들을 포함하는 각각의 섹터를 포함하는 낸드 메모리 셀 어레이로서, 셀들은 복수의 블록들로 배열되고, 각각의 블록은 복수의 로우들의 셀들을 포함하는, 낸드 메모리 셀 어레이; 및 하나의 섹터 내에서 하나의 블록의 해상도 (resolution) 로 소거를 위해 구성되고, 하나의 섹터 내에서 하나의 로우의 해상도로 판독 및 프로그램을 위해 구성되는 낸드 메모리 셀 어레이를 포함하는, 낸드 플래시 메모리 코어를 포함하는, 낸드 플래시 메모리 디바이스가 제공된다.
다른 폭넓은 양태에 따르면, 멀티-레벨 로우 디코딩을 수행하는 단계를 포함하는, 낸드 플래시 메모리 코어에서의 방법이 제공된다. 판독/프로그램 및 소거 사이의 사이즈 부정합으로 인해, 블록에서의 페이지들에서 영향을 받지 않은 데이터가, 수정된 데이터와 함께 새로운 블록에 재프로그래밍 (카피) 되기 때문에, 전술한 블록 카피 동작들은 불필요한 프로그램 동작들을 도입한다. 최소 소거 가능의 어레이 사이즈가 전체 블록보다 작다면, 디바이스 수명에 대한 비약적인 연장이 있을 수도 있다.
도 2 는 낸드 플래시 메모리 디바이스 (152) 를 포함하는 디바이스 (150) 의 블록도이다. 낸드 플래시 메모리 디바이스 (152) 는, 일반적으로 158 로 나타낸 멀티-레벨 로우 디코딩을 이용하는 메모리 코어를 갖는다. 또한, 낸드 플래시 메모리 디바이스 (152) 는 주변 회로 (peripheral circuitry) (154), 입력 및 출력 패드들 (156), 및 고전압 생성기 (들) (160) 를 갖는다. 주변 회로 (154) 는, 예를 들어 어드레스 및 데이터를 위한 하나 이상의 입력 및 출력 버퍼들, 제어 및 커맨드 신호들을 위한 입력 버퍼들, 커맨드 디코더, 어드레스 카운터, 로우 및 컬럼 단위 디코더, 그리고 상태 레지스터들을 포함할 수도 있다. 디바이스 (150) 는 낸드 플래시 메모리 디바이스 (152) 를 위해 사용하는 임의의 디바이스일 수도 있다. 구체적인 예들로는, 모바일 디바이스, 메모리 스틱, 카메라, 고체 디스크 드라이브, 및 MP3 플레이어를 들 수 있다. 플래시 디바이스 (152) 는 디바이스 (150) 의 영구 부품을 형성할 수 있고, 또는 착탈 가능할 수도 있다. 멀티-레벨 로우 디코딩을 이용하는 메모리 코어의 상세한 예시적인 구현형태들이 이하에 제공된다. 보다 일반적으로, 멀티-레벨 로우 디코딩을 이용하는 임의의 메모리 코어가 고려된다. 셀 어레이는 섹터들로 형성되며, 각 섹터는 복수 컬럼 (column) 들의 셀들을 포함한다. 셀들은 또한 블록들을 형성하며, 각 블록은 페이지들로도 지칭되는 복수의 로우 (row) 들을 포함한다. 몇몇 실시형태들에서, 멀티-레벨 로우 디코딩은 섹터들 모두에 대해 제 1 레벨의 로우 디코딩을 수행하는 것, 및 각 섹터들에 있어서는 그 섹터에 대해서만 제 2 레벨의 로우 디코딩을 수행하는 것을 포함한다. 몇몇 실시형태들에서는, 일 섹터 내에서 일 블록의 해상도로 메모리 코어 내에서의 소거가 수행되고, 일 섹터 내에서 일 로우의 해상도로 판독 동작 및 프로그램 동작이 일어난다.
이제, 도 3 을 참조하면, 예시적인 실시형태에 의해 제공된 코어 아키텍처가 나타나 있다. 코어 아키텍처는, 적어도 2개의 낸드 메모리 셀 어레이 섹터들, 이하, 간략히 "섹터들" 로서 구현되는 낸드 메모리 셀 어레이를 포함하며, 도시된 예에는 4개의 섹터들 (200, 202, 204, 206) 이 나타나 있다. 낸드 메모리 셀 어레이는, 결국, 로우들로도 지칭되는 페이지들로 형성되는 복수의 블록들로 형성된다. 낸드 메모리 셀의 각 섹터의 셀들은 또한 컬럼들 (미도시) 로 배열된다. 로우 디코딩 기능성은, 글로벌 로우 디코더에 의해 선택된 블록 내에서의 페이지의 레벨에 대해 디코딩을 수행하는 한 세트의 로컬 로우 디코더들 (210, 212, 214, 216) 과 조합하여, 블록들의 레벨에 대해 로우 디코딩을 수행하는 글로벌 로우 디코더 (208) 에 의해 제공된다. 보다 일반적으로, 글로벌 로우 디코더 (208) 는, 한 서브세트의 복수 로우들을 선택하기 위해 제 1 레벨의 로우 디코딩을 수행한다. 본 명세서에 기재된 예시적인 실시형태들에서, 선택 가능한 서브세트들은 인접하고 있는 블록들이지만, 모든 구현형태들에서 반드시 이와 같을 필요는 없다. 로컬 로우 디코더들 (210, 212, 214, 216) 은 글로벌 로우 디코더 (208) 에 의해 선택된 이 서브세트의 복수 로우들 내에서 로우를 선택하기 위해 제 2 레벨의 로우 디코딩을 수행한다. 로컬 로우 디코더들 (210, 212, 214, 216) 은 각각의 섹터 (200, 202, 204, 206) 와 각각 연관된 하나의 로컬 로우 디코더를 포함하며, 연관된 섹터에 페이지 선택 로컬을 수행한다. 페이지 버퍼 기능성은 4개의 페이지 버퍼 회로들 (220, 222, 224, 226) 을 이용하여 섹터 (200, 202, 204, 206) 당 하나씩 구현된다. 컬럼 디코더 기능성은 4개의 컬럼 디코더들 (221, 223, 225, 227) 을 이용하여 섹터 (200, 202, 204, 206) 당 하나씩 구현된다.
판독 동작은 섹터 내의 블록 내에서 페이지의 해상도로 수행된다. 프로그램 동작도 또한 섹터 내의 블록 내에서 페이지의 해상도로 수행된다. 그러나, 섹터 내의 블록 내의 페이지는 프로그래밍되기 전에 소거된다. 소거 동작은 섹터 내에서 블록의 해상도로 수행된다.
판독 동작에 있어서, 글로벌 로우 디코더 (208) 는 낸드 메모리 셀 어레이의 복수의 블록들 중 일 블록을 선택하는 데 이용된다. 섹터 선택은, 원하는 메모리 섹터와 연관된 페이지 버퍼 회로 및 컬럼 디코더를 이용하여 컬럼 선택을 수행함으로써 실시된다. 이것은, 예를 들어, 연관된 페이지 버퍼 회로 및 컬럼 디코더를 인에이블하고, 및/또는 연관된 페이지 버퍼 회로 및 컬럼 디코더에 컬럼 디코더 신호들을 전송하는 메모리 제어기에 의해 달성될 수 있다. 페이지 선택은, 선택된 섹터와 연관된 로컬 로우 디코더에 의해 수행된다. 이 방식으로, 선택된 섹터 내에서 선택된 블록 내의 선택된 페이지가 판독될 수 있다. 판독 동작 동안, 선택된 블록 내에서 및 선택된 섹터 내에서의 선택된 페이지의 데이터가 감지되고, 감지 증폭기 (미도시) 및 선택된 섹터의 페이지 버퍼 회로에 래치 (latch) 된다. 그 후, 페이지 버퍼 회로에 저장된 데이터는 연관된 컬럼 디코더를 통해 순차적으로 판독되고, 예를 들어 글로벌 버퍼 (미도시) 에 저장된다.
소거 동작에 있어서, 글로벌 로우 디코더 (208) 는 낸드 메모리 셀 어레이의 복수의 블록들 중 일 블록을 선택하는 데 사용된다. 섹터 선택은, 원하는 메모리 섹터와 연관된 페이지 버퍼 회로 및 컬럼 디코더를 이용하여 컬럼 선택을 수행함으로써 실시된다. 그 후, 적절한 소거 신호가 인가된다. 이 방식으로, 선택된 섹터 내에서의 선택된 블록이 소거된다.
프로그램 동작에 있어서, 글로벌 로우 디코더 (208) 는 낸드 메모리 셀 어레이의 복수의 블록들 중 일 블록을 선택하는 데 사용된다. 섹터 선택은, 원하는 메모리 섹터와 연관된 페이지 버퍼 회로 및 컬럼 디코더를 이용하여 컬럼 선택을 수행함으로써 실시된다. 페이지 선택은 선택된 섹터와 연관된 로컬 로우 디코더에 의해 수행된다. 그 후, 선택된 섹터와 연관된 페이지 버퍼 회로의 컨텐츠가, 선택된 섹터 내에서의 선택된 블록 내에서의 선택된 페이지에 프로그래밍된다. 프로그램 동작 동안, (예를 들어, 미도시의 글로벌 버퍼 회로로부터의) 입력 데이터가, 연관된 컬럼 디코더를 통해, 선택된 섹터의 페이지 버퍼 회로에 순차적으로 로딩된다. 그 후, 페이지 버퍼 회로에 래칭된 입력 데이터가, 선택된 섹터의 선택된 페이지에 프로그래밍된다.
도 4 는 예시적인 실시형태에 의해 제공되는 코어 아키텍처의 다른 예를 나타낸다. 이 예시적인 실시형태는 도 2 등과 유사하며, 동일한 컴포넌트들은 동일한 참조 번호들을 사용하여 라벨링된다. 도 4 의 예시적인 실시형태는 블록 디코더 라인들 (231) 을 통해 글로벌 로우 디코더 (208) 에 접속된 블록 프리-디코더 (pre-decoder) (230) 를 갖는다. 글로벌 로우 디코더 (208) 는, 도시된 예에는 블록라인 (240) 만이 나타나 있지만, 복수의 블록라인들을 통해 블록당 하나씩 메모리 어레이에 접속된다. 블록라인들은 모든 로컬 로우 디코더들 (210, 212, 214, 216) 에 공통으로 접속된다. 각각의 로컬 로우 디코더 (210, 212, 214, 216) 는 또한 각 페이지 디코더 (232, 234, 236, 238) 로부터의 각 세트의 페이지 디코더 라인들 (233, 235, 237, 239) 에 의해 구동된다. 각각의 로컬 로우 디코더 (210, 212, 214, 216) 는, 섹터 당 하나씩만 나타낸 211, 213, 215, 219 로 지시된 복수의 워드라인들을 통해 대응 섹터에 접속된다.
동작시에, 특정 블록을 선택하기 위해, 블록 프리-디코더 (230) 는, 예를 들어 메모리 제어기로부터의 입력을 블록 디코더 라인들 (231) 상에서의 적절한 신호로 변환한다. 글로벌 로우 디코더 (208) 는 블록라인들 중 하나를 선택한다. 특정 섹터 내에서의 특정 페이지를 선택하기 위해, 연관된 섹터의 페이지 디코더 (페이지 디코더들 (232, 234, 236, 238) 중 하나) 는 인에이블되어, 선택된 블록 내에서의 특정 페이지를 선택하는 데 사용된다.
로컬 로우 검출기 (210) 에 있어서, 블록 내에서의 페이지의 선택을 나타내는 도 5 에, 단일의 섹터 선택의 예가 도시되어 있다. 몇몇 예시적인 실시형태들에서, 회로는 다수의 페이지 디코더들이 동시에 인에이블될 수 있게 하도록 구성된다. 이러한 예시적인 실시형태들에서는, 선택된 블록 내에서, 다수의 페이지 디코더들을 인에이블함으로써, 다수의 섹터들 내에서의 각 페이지의 선택이 수행될 수 있다. 로우 디코더들 (210 및 214) 의 각각에 의해 블록 내에서의 로우의 선택을 나타내는 도 6 에, 다수의 섹터 선택의 예가 나타나 있다. 블록라인은 모든 섹터들 내에서의 블록들 중 하나를 선택하는 한편, 페이지 디코더 라인들은 선택된 블록 내에서의 페이지들 중 하나 (즉, 워드라인들) 를 선택한다.
이 예시적인 실시형태에서, 판독 동작은 판독된 데이터를 포함하는 하나 또는 다수의 페이지 버퍼 회로들로 귀결될 것이다. 그 후, 이들 페이지 버퍼 회로들의 콘텐츠는 개별적으로 판독된다. 프로그램 동작은 동시에 프로그래밍된 하나 또는 다수의 페이지 버퍼 회로들의 콘텐츠로 귀결될 것이다. 통상적으로, 이것은, 다수의 페이지 버퍼 회로들이 순차적으로 기록되게 되는 페이지 버퍼 동작들에 대한 일련의 기록이 선행한 후에 올 것이다.
도 7 은 이 예시적인 실시형태가 도 3 과 유사한 예시적인 실시형태에 의해 다시 제공되는 보다 상세한 코어 아키텍처를 나타내며, 동일한 컴포넌트들은 동일한 참조 번호들을 이용하여 라벨링되었다. 도 7 에서는, 다른 블록도들에서와 같이, 예시적인 실시형태들의 특징들을 불명료하게 하지 않도록, (예를 들어, 컬럼 디코더들과 같은) 어떤 컴포넌트들은 나타내지 않기로 한다. 이 예에서, 낸드 코어 (이것은 전체적인 디바이스 코어 아키텍처, 플레인 또는 뱅크일 수 있음) 는 4개의 섹터들을 포함하며, 각 섹터의 페이지 크기는 512 바이트이다. 보다 일반적으로, 각 섹터의 페이지 크기는 적어도 1 바이트이다. 이 예에서, 217 로 집합적으로 지시되는 2048개의 블록들이 존재한다. 각 블록은 4개의 섹터들로 스플릿된다. 글로벌 로우 디코더 (208) 는 모든 로컬 로우 디코더들 (210, 212, 214, 216) 에 2048개의 블록라인들 (미도시) 에 의해 공통으로 접속된다. 각 블록은 32페이지들을 갖는다.
도 7 의 글로벌 로우 디코더 (208) 의 예시적인 구현형태가 도 8 에 나타나 있다. 글로벌 로우 디코더 (208) 는 각 블록에 대한 각각의 블록 디코더, 즉, 블록들의 수에 대응하여 209 로 집합적으로 지시된 2048개의 블록 디코더들을 갖는다. 블록 디코더들의 각각은 블록 디코더 라인들 (231) 에 접속된다. 이 예에서, 블록 디코더 라인들 (231) 은 블록 디코더 어드레스 신호들 (Xp, Xq, Xr 및 Xt) 을 반송하는 라인들 (xp, xq, xr, xt) 을 포함한다. Xp, Xq, Xr 및 Xt 는 프리-디코딩된 라인들이다. Xp 는 어드레스 A0~A2 에 대응한다. Xq 는 어드레스 A3~A5 에 대응한다. Xr 은 A6~A8 에 대응한다. Xt 는 어드레스 A9~A10 에 대응한다. 각각의 블록 디코더는 각각의 블록라인 (미도시) 을 구동한다. 블록 디코더 라인들 (231) 상의 어드레스 신호들에 의해 지시되는 블록과 연관되는 블록 디코더는 각각의 블록라인을 구동하여, 선택 상태에 있게 하고, 모든 다른 블록라인들은 탈-선택 상태 (de-select state) 에 있다.
단일의 블록 디코더의 예시적인 회로 구현형태는 도 9 에 나타나 있다. 블록 디코더에 있어서의 회로 구현형태에 대한 많은 변형형태들이 존재하며, 이러한 변형형태들은 당업자 입장에서 용이하게 이해될 수도 있다는 점에 유의한다.
회로는, RST-BD 가 하이 (실제로는 짧은 펄스) 인 경우에는 0V 로 리셋되고, 낸드 로직 게이트 (303) 에서 수신되는 Xp, Xq, Xr 및 Xt (블록 디코더 라인들) 의 유효한 프리디코딩된 어드레스 신호들을 이용하여 LCHBD 가 하이인 경우에는 래치되는 래치 출력 (BDLCH_out) 을 갖는 블록 디코더 어드레스 래치 (302) 를 갖는다. 상세한 타이밍 정보는 이하에서 설명되는 도 12, 도 13 및 도 14 에 나타낸다.
블록 디코더는, 판독 동작, 프로그램 동작 및 소거 동작 동안에 전압을 제공하기 위해, 고전압 스위칭 회로인 로컬 전하 펌프 (300) 를 갖는다. 로컬 전하 펌프 (300) 는 삭제 모드 n-채널 패스 트랜지스터 (352), 네이티브 n-채널 다이오드 접속형 부스트 트랜지스터 (354), 높은 항복 전압 n-채널 디커플링 트랜지스터 (356), 높은 항복 전압 n-채널 클램프 트랜지스터 (358), 낸드 로직 게이트 (360), 및 커패시터 (362) 를 포함한다. 낸드 로직 게이트 (360) 는, 커패시터 (362) 의 일 단자를 구동하기 위해, 래치 출력 BDLCH_out 을 수신하는 일 입력 단자 및, 제어 신호 OSC 를 수신하는 다른 입력 단자를 갖는다. 패스 트랜지스터 (352) 는, HVenb 로도 지칭되는 신호 HVen 의 상보신호에 의해 제어된다. 디커플링 트랜지스터 (356) 및 클램프 트랜지스터 (358) 의 공통 단자들은 고전압 Vhv 에 커플링된다.
예를 들어 도 9 에 도시된 바와 같이, 각각의 블록 디코더의 최종 출력 신호 BD_out 는 모든 로컬 로우 디코더들에 공통으로 접속된다.
이제, 로컬 전하 펌프 (350) 에 대해 설명하기로 한다. 판독 동작 동안, HVenb 는 높은 로직 레벨에 있으며, OSC 는 낮은 로직 레벨에서 유지된다. 그러므로, 회로 엘리먼트들 (362, 354, 356 및 358) 은 비활성이며, 출력 단자 BD_out 는 BDLCH_out 상에 출현하는 로직 레벨을 반영한다. 프로그램 동작 동안, HVenb 는 낮은 로직 레벨에 있으며, OSC 는 높은 로직 레벨과 낮은 로직 레벨 사이에서 오실레이팅하도록 허용된다. 래치 출력 BDLCH_out 이 높은 로직 레벨에 있는 경우, 커패시터 (362) 는 커패시터 (362) 의 다른 단자 상에 전하를 반복적으로 축적할 수 있으며 축적된 전하를 부스트 트랜지스터 (354) 를 통해 방전한다. 디커플링 트랜지스터 (356) 는 부스트 트랜지스터 (354) 의 게이트 상의 부스트된 전압으로부터 Vhv 를 분리한다. 클램프 트랜지스터 (358) 는 약 Vhn+Vth 에서의 출력 단자 BD_out 의 전압 레벨을 유지하며, 여기서 Vth 는 클램프 트랜지스터 (358) 의 임계 전압이다. 도 9 에 나타낸 로컬 전하 펌프 (300) 는 공급 전압 VCC 보다 높은 전압 레벨들로 신호들을 구동하는 데 사용될 수 있는 일 예시적인 회로이지만, 당업자는 유사 또는 동일한 효과로 사용될 수 있는 다른 전하 펌프 회로들을 이해할 것이다. 이하의 표 1 은 판독 동작 및 프로그램 동작 동안에 로컬 충전 펌프 (300) 에 대한 예시적인 바이어스 조건들을 나타낸다.
Figure pct00001
블록 디코더 래치 출력 BDLCH_out 은 Vcc 이고 HVenb 는 0V 이고 OSC 는 오실레이팅하고 있는 경우, 블록 디코더의 출력 신호 BD_out 은 Vhv 로 상승된다.
도 10 을 참조하면, 블록 디코더의 다른 예는 블록 선택 트랜지스터를 사용한다. Vhwl 은 동작들에 기초하여 다양한 레벨들을 갖는 고전압원이다. 이 예시적인 실시형태에서, BD_out 의 구동능력은, 로컬 전하 펌프가 아닌, 블록 선택 트랜지스터의 크기에 의해 결정된다. 그러므로, 이 회로는, 낸드 메모리 코어에서 로컬 로우 디코더들의 수가 더 높은 경우에 더 강한 구동능력을 제공한다.
도 11 은 로컬 로우 디코더의 예를 나타낸다. 로컬 로우 디코더는 500 으로 집합적으로 지시된 2048개의 섹터 디코더들을 블록당 하나씩 갖는다. 이들은, 전반적인 메모리 어레이 내에서의 페이지와는 대조적으로, 섹터 내에서의 페이지가 선택되기 때문에 섹터 디코더들로 지칭된다. 로컬 로우 디코더로의 입력들은, 도시된 예에서, 스트링 선택 (SS), 워드라인 선택 신호들 (S0-S31)(워드라인당 하나), 및 그라운드 선택 (GS) 를 포함하는 페이지 디코더 라인들이다. 워드라인 선택 신호들 (S0-S31) 은 섹터 디코더들에 공통으로 접속한다.
이제, 도 12 를 참조하여, 단일의 섹터 디코더에 대한 예시적인 회로에 대해 설명한다. 스트링 선택 라인 (SSL), 워드라인 (WLO 내지 WL31) 및 그라운드 선택 라인 (GSL) 은, 연관된 블록 디코더의 출력 신호 BD_out 에 의해 공통으로 제어되는 패스 트랜지스터 (TSS, TSO 내지 TS31 및 TGS) 를 통한 SS, SO 내지 S31 및 GS 의 공통 신호들에 의해 구동된다. 페이지 디코더 라인들, 즉, 스트링 선택 신호 (SS), 그라운드 선택 신호 (GS) 및 공통 스트링 디코드 신호들 (SO 내지 S31) 은 페이지 디코더에 의해 제공된다.
동작시에, 선택되는 블록에 있어서, 모든 대응하는 섹터 디코더들의 BD_out 입력은 활성화된다. 이것은 각 섹터에서의 그 블록을 위한 하나의 섹터 디코더를 포함할 것이다. 선택되지 않은 모든 잔존하는 블록들에 있어서, 모든 대응하는 섹터 디코더들의 BD_out 은 비활성화된다. 동작이 수행되는 섹터에 있어서, 그 섹터 내에서, 모든 섹터 디코더들은 공통 페이지 디코더 라인들에 의해 공통으로 제어된다. 동작이 수행되는 하나 이상의 섹터들이 존재할 수도 있다. 동작이 수행되지 않는 섹터에 있어서, 모든 공통 페이지 디코더 라인들은, 공통으로 접속된 섹터 디코더들 모두가 비활성화되도록 비활성화된다. 선택 상태에서의 BD_out 에 의해, 그리고 활성화된 페이지 디코더 라인들에 의해, 선택되는 섹터 디코더에 있어서, 섹터 디코더는 각각의 선택된 워드라인 (WLO 내지 WL31 중 하나) 으로 하여금 선택된 상태에 있게 하는 한편, 잔존하는 워드라인들은 탈-선택된 상태에 있다.
표 2 는 판독, 프로그램 및 소거 동안에 블록 디코더, 로컬 로우 디코더 및 낸드 셀 어레이에 대한 바이어스 조건들의 예시적인 세트를 나타낸다. 모든 값들은 셀 특징 및 프로세스 기술에 기초하여 변화할 수도 있음은 이해되는 것이다.
Figure pct00002
Figure pct00003
Figure pct00004
이 예시적인 실시형태에 있어서, 단일의 섹터 동작 또는 다수의 섹터 동작 중 어느 하나가 수행된다. 판독 동작들에 있어서, 단일의 섹터 페이지 판독 및 4개의 섹터 페이지 판독까지 병렬로 수행될 수 있다. 보다 일반적으로, 병렬로 판독될 수 있는 섹터들의 최대 개수는 낸드 메모리 코어에서의 섹터들의 개수에 의해 결정된다. 프로그램 동작들에 있어서는, 단일의 섹터 페이지 프로그램 및 병렬로 4개의 섹터 페이지 프로그램까지 수행될 수 있다. 보다 일반적으로 병렬로 프로그램될 수 있는 섹터들의 최대 개수는 낸드 메모리 코어에서의 섹터들의 개수에 의해 결정된다. 소거에 있어서는, 단일의 섹터 블록 소거 및 4개의 섹터 블록 소거까지 병렬로 수행될 수 있다. 보다 일반적으로, 병렬로 소거될 수 있는 섹터들의 최대 개수는 낸드 메모리 코어에서의 섹터들의 개수에 의해 결정된다.
도 13 은 몇몇 예시적인 실시형태들에 따른 판독 동작의 예를 나타낸다. 이 예에서의 판독 동안의 전압 바이어스 조건들은, 이 예에 있어서 상기 표 2 에 정의된다. 각각의 비선택된 섹터들에서의 모든 신호들은 0V 로 존속한다. 이 동작 타이밍은 도 9 에 나타낸 블록 디코더의 사용에 기초한다.
도 14 는 몇몇 예시적인 실시형태들에 따른 프로그램 동작 타이밍의 예를 나타낸다. 이 예에서의 프로그램 동안의 전압 바이어스 조건들은, 이 예에 있어서 상기 표 2 에 정의된다. 각각의 비선택된 섹터들의 모든 신호들은 0V 로 존속한다. 이 동작 타이밍은 도 9 에 나타낸 블록 디코더의 사용에 기초한다.
도 15 는 몇몇 예시적인 실시형태들에 따른 소거 동작 타이밍의 예를 나타낸다. 소거 동안의 전압 바이어스 조건들은 이 예에 있어서 상기 표 2 에 정의된다. 비선택된 섹터들에서의 모든 신호들은 OV 로 존속한다. 이 동작 타이밍은 도 9 에 나타낸 블록 디코더의 사용에 기초한다.
도 13, 도 14 및 도 15 에서, Sel_Si 는 임의의 "선택된" Si 입력 신호의 약술 형식이다 (여기서, Si = {S0 ... S31}). Unsel_Si 는 임의의 "비선택된" Si 입력 신호의 약술 형식이다 (여기서, Si = {S0 ... S31}). Sel_WLi 는 임의의 "선택된" 워드라인 신호의 약술 형식이다 (여기서, WLi = {WL0 ... WL31}). Unsel_WLi 는 임의의 "비선택된" 워드라인 신호의 약술 형식이다 (여기서, WLi = {WL0 ... WL31}).
본 명세서에서 어떤 엘리먼트는 다른 엘리먼트들에 "접속" 또는 "커플링" 된 것으로 지칭되는 경우, 그 다른 엘리먼트에 직접 접속되거나 커플링될 수 있고, 또는 매개 엘리먼트들이 존재할 수도 있다. 반대로, 본 명세서에서 어떤 엘리먼트가 다른 엘리먼트에 "직접 접속" 또는 "직접 커플링" 된 것으로 지칭되는 경우, 매개 엘리먼트들이 존재하지 않는 것이다. 엘리먼트들 사이의 관련성을 설명하는 데 사용되는 다른 용어들은 동일한 형식으로 해석되어야 한다 (즉, "사이에" 대 "사이에 직접", "인접하는" 대 "직접 인접하는", 등).
전술한 실시형태들에 대한 어떤 적용예 및 변형예들이 이루어질 수 있다. 그러므로, 상기 논의된 실시형태들은 예시적인 것이지 한정적인 것이 아님을 유념한다.

Claims (27)

  1. 멀티-레벨 로우 디코딩 (row decoding) 을 이용하는, 낸드 플래시 메모리 코어.
  2. 제 1 항에 있어서,
    복수의 섹터들을 포함하는 낸드 메모리 셀 어레이로서, 각각의 섹터는 복수의 컬럼 (column) 들 및 복수의 로우들을 갖는, 상기 낸드 메모리 셀 어레이;
    상기 섹터들 모두에 대해 제 1 레벨의 로우 디코딩을 수행하는 글로벌 로우 디코더; 및
    각각의 섹터에 대해, 그 섹터에 대해서만 제 2 레벨의 로우 디코딩을 수행하는 대응 로컬 로우 디코더를 포함하는, 낸드 플래시 메모리 코어.
  3. 제 2 항에 있어서,
    상기 낸드 메모리 셀 어레이는 복수의 블록들을 포함하고, 각각의 블록은 복수의 로우들을 포함하고, 각각의 로우는 상기 섹터들 각각의 메모리 셀들을 포함하고;
    상기 글로벌 로우 디코더는 상기 복수의 블록들로부터 하나의 블록을 선택하기 위해 로우 디코딩을 수행하는, 낸드 플래시 메모리 코어.
  4. 제 3 항에 있어서,
    하나의 섹터 내에서 하나의 로우의 해상도로 판독 동작 및 프로그램 동작을 수행하고, 하나의 섹터 내에서 하나의 블록의 해상도로 소거 동작들을 수행하도록 구성되는, 낸드 플래시 메모리 코어.
  5. 제 2 항에 있어서,
    상기 낸드 메모리 셀 어레이의 복수의 섹터들 및 로컬 로우 디코더들은, 로컬 로우 디코더와 상기 낸드 메모리 셀 어레이의 대응 섹터 사이에서 교호하는 레이아웃으로 배열되는, 낸드 플래시 메모리 코어.
  6. 제 1 항에 있어서,
    각각의 섹터에 대해, 대응 페이지 버퍼 회로를 더 포함하는, 낸드 플래시 메모리 코어.
  7. 제 1 항에 있어서,
    각각의 섹터에 대해, 대응 페이지 디코더를 더 포함하는, 낸드 플래시 메모리 코어.
  8. 제 1 항에 있어서,
    각각의 섹터에 대해, 대응 컬럼 디코더를 더 포함하는, 낸드 플래시 메모리 코어.
  9. 제 1 항에 있어서,
    각각의 로컬 로우 디코더에 각각 공통으로 접속되는 복수의 블록라인들을 포함하는, 글로벌 로우 디코더 및 상기 로컬 로우 디코더들 사이에서의 접속들을 더 포함하는, 낸드 플래시 메모리 코어.
  10. 제 9 항에 있어서,
    상기 글로벌 로우 디코더는,
    블록 디코더 라인들에 각각 공통으로 접속되는 복수의 블록 디코더들로서, 각각의 블록 디코더는 상기 복수의 블록라인들 중 하나에 접속되는, 상기 복수의 블록 디코더들을 포함하는, 낸드 플래시 메모리 코어.
  11. 제 10 항에 있어서,
    어드레스 또는 어드레스의 일부를 수신하고 상기 블록 디코더 라인들 상에 블록 디코더 출력을 생성하는 블록 프리-디코더 (block pre-decoder); 및
    상기 블록 디코더 라인들에 공통으로 접속되는 복수의 블록 디코더들을 포함하는 글로벌 로우 디코더를 더 포함하는, 낸드 플래시 메모리 코어.
  12. 제 1 항에 있어서,
    각각의 로컬 로우 디코더에 대해, 복수의 워드라인들을 포함하는, 로컬 로우 디코더 및 낸드 메모리 셀 어레이 사이에서의 접속들을 더 포함하며,
    각각의 워드라인은 대응 섹터에서의 연관된 로우의 메모리 셀들에 상기 로컬 로우 디코더를 접속하는, 낸드 플래시 메모리 코어.
  13. 제 1 항에 있어서,
    각각의 섹터에 대해, 페이지 디코더 라인들을 통해 그 섹터의 로컬 로우 디코더에 접속되는 대응 페이지 디코더를 더 포함하는, 낸드 플래시 메모리 코어.
  14. 제 13 항에 있어서,
    각각의 상기 로컬 로우 디코더는 복수의 섹터 디코더들을 포함하고,
    주어진 로컬 로우 디코더의 상기 섹터 디코더들은 그 섹터에 대한 상기 페이지 디코더의 상기 페이지 디코더 라인들에 공통으로 접속되는, 낸드 플래시 메모리 코어.
  15. 제 1 항에 있어서,
    복수의 섹터들은 n개의 섹터들로 이루어지고,
    상기 낸드 플래시 메모리 코어는,
    선택된 단일의 섹터에 대해 판독 동작 및 프로그램 동작을 실행하고;
    모두 n개의 섹터들까지의 선택된 복수의 섹터들에 대해 병렬로 상기 판독 동작 및 상기 프로그램 동작을 실행하도록 구성되는, 낸드 플래시 메모리 코어.
  16. 제 2 항에 있어서,
    상기 낸드 플래시 메모리 코어는,
    상기 복수의 로우들의 서브세트를 선택하기 위해 상기 제 1 레벨의 로우 디코딩을 수행하는 상기 글로벌 로우 디코더, 및
    상기 글로벌 로우 디코더에 의해 선택된 상기 복수의 로우들의 서브세트 내에서의 로우를 선택하기 위해 상기 제 2 레벨의 로우 디코딩을 수행하는 선택된 단일의 섹터의 상기 대응 로컬 로우 디코더에 의해,
    상기 선택된 단일의 섹터에 대한 판독 동작 및 프로그램 동작을 실행하도록 구성되고;
    상기 낸드 플래시 메모리 코어는,
    상기 복수의 로우들의 서브세트를 선택하기 위해 상기 제 1 레벨의 로우 디코딩을 수행하는 상기 글로벌 로우 디코더, 및
    상기 선택된 복수의 섹터들의 각 섹터에 대해, 상기 글로벌 로우 디코더에 의해 선택된 상기 복수의 로우들의 서브세트 내에서 로우를 선택하기 위해 상기 제 2 레벨의 로우 디코딩을 수행하는 상기 섹터의 대응 로컬 로우 디코더에 의해,
    모두 n개의 섹터들까지의 선택된 복수의 섹터들에 대해 병렬로 판독 동작 및 프로그램 동작을 실행하도록 구성되는, 낸드 플래시 메모리 코어.
  17. 제 7 항에 있어서,
    상기 낸드 플래시 메모리 코어는, 상기 대응 로컬 로우 디코더에 각각의 페이지 디코더를 접속하는 페이지 디코더 라인들을 포함하고;
    상기 낸드 플래시 메모리 코어는,
    상기 복수의 로우들의 서브세트를 선택하기 위해 제 1 레벨의 로우 디코딩을 수행하는 상기 글로벌 로우 디코더;
    어드레스 또는 어드레스의 일부를 수신하고, 상기 페이지 디코더 라인들 상에 페이지 디코더 출력을 생성하는 상기 선택된 단일의 섹터의 상기 페이지 디코더; 및
    판독 동작에서, 상기 선택된 섹터의 상기 선택된 로우의 콘텐츠를 상기 대응 페이지 버퍼 회로에 전송하고;
    프로그램 동작에서, 상기 대응 페이지 버퍼 회로의 콘텐츠를 상기 선택된 섹터의 상기 선택된 로우에 전송하는,
    상기 페이지 디코더 출력의 함수로서, 상기 글로벌 로우 디코더에 의해 선택된 상기 복수의 로우들의 상기 서브세트 내에서 로우를 선택하기 위해 상기 제 2 레벨의 로우 디코딩을 수행하는 상기 선택된 단일의 섹터의 상기 대응 로컬 로우 디코더에 의해,
    선택된 단일 섹터에 대해 판독 동작 및 프로그램 동작을 실행하도록 구성되고,
    모두 n개의 섹터들까지의 선택된 복수의 섹터들에 대해 병렬로 판독 동작 및 프로그램 동작을 실행하기 위해, 상기 글로벌 로우 디코더는 상기 복수의 로우들의 서브세트를 선택하기 위해 상기 제 1 레벨의 로우 디코딩을 수행하며,
    어드레스 또는 어드레스의 일부를 수신하고 상기 페이지 디코더 라인들 상에 페이지 디코더 출력을 생성하는 섹터의 상기 페이지 디코더; 및
    판독 동작에서, 상기 선택된 로우의 콘텐츠를 상기 대응 페이지 버퍼 회로에 전송하고;
    프로그램 동작에서, 상기 선택된 섹터의 상기 선택된 로우에 상기 대응 페이지 버퍼 회로의 콘텐츠를 전송하는,
    상기 페이지 디코더 출력의 함수로서, 상기 글로벌 로우 디코더에 의해 선택된 상기 복수의 로우들의 서브세트 내에서 로우를 선택하기 위해 제 2 레벨의 로우 디코딩을 수행하는 상기 섹터의 상기 대응 로컬 로우 디코더에 의해,
    상기 선택된 복수의 섹터들의 각 섹터들에 대해 상기 판독 동작 및 상기 프로그램 동작을 실행하도록 구성되는, 낸드 플래시 메모리 코어.
  18. 제 3 항에 있어서,
    선택된 단일의 섹터 내에서의 선택된 블록에 대한 소거 동작을 실행하고;
    모두 n개의 섹터들까지의 상기 선택된 복수의 섹터들에 대해 병렬로, 선택된 블록에 대해 소거를 실행하도록 구성되는, 낸드 플래시 메모리 코어.
  19. 제 1 항에 기재된 낸드 플래시 메모리 코어를 포함하는, 낸드 플래시 메모리 디바이스.
  20. 낸드 플래시 메모리 디바이스로서,
    주변 회로, 입/출력 패드들, 및 고전압 생성기; 및
    낸드 플래시 메모리 코어를 포함하고;
    상기 낸드 플래시 메모리 코어는,
    복수의 컬럼 (column) 들 및 복수의 로우 (row) 들을 포함하는 낸드 메모리 셀 어레이로서, 셀들이 복수의 섹터들로 배열되며, 각각의 섹터는 복수의 상기 컬럼들의 상기 셀들을 포함하고, 상기 셀들은 복수의 블록들로 배열되고, 각각의 블록은 복수의 상기 로우들의 셀들을 포함하는, 상기 낸드 메모리 셀 어레이를 포함하며,
    상기 낸드 메모리 셀 어레이는, 하나의 섹터 내에서 하나의 블록의 해상도로 소거를 위해 구성되고, 하나의 섹터 내에서 하나의 로우의 해상도로 판독 및 프로그램을 위해 구성되는, 낸드 플래시 메모리 디바이스.
  21. 제 20 항에 있어서,
    상기 낸드 플래시 메모리 코어는,
    상기 섹터들 모두에 대해 제 1 레벨의 로우 디코딩을 수행하는 글로벌 로우 디코더; 및
    각각의 섹터에 대해, 그 섹터에 대해서만 제 2 레벨의 로우 디코딩을 수행하는 대응 로컬 로우 디코더를 포함하는, 낸드 플래시 메모리 디바이스.
  22. 멀티-레벨 로우 디코딩을 수행하는 단계를 포함하는, 낸드 플래시 메모리 코어에서의 방법.
  23. 제 22 항에 있어서,
    상기 섹터들 모두에 대해 제 1 레벨의 로우 디코딩을 수행하는 단계; 및
    적어도 하나의 섹터에 대해 제 2 레벨의 디코딩을 수행하는 단계를 포함하는,
    각각의 섹터가 복수의 컬럼들 및 복수의 로우들을 갖는 복수의 섹터들을 포함하는 낸드 메모리 셀 어레이를 포함하는 낸드 플래시 메모리 코어에서의 이용을 위한, 낸드 플래시 메모리 코어에서의 방법.
  24. 제 23 항에 있어서,
    상기 제 1 레벨의 로우 디코딩을 수행하는 단계는, 로우 디코딩을 수행하여 상기 복수의 블록들로부터 하나의 블록을 선택하는 단계를 포함하는,
    각각의 블록이 복수의 로우들을 포함하고, 각각의 로우는 상기 섹터들 각각의 메모리 셀들을 포함하는 복수의 블록들을 포함하는 상기 낸드 플래시 메모리 코어에서의 이용을 위한, 낸드 플래시 메모리 코어에서의 방법.
  25. 제 24 항에 있어서,
    하나의 섹터 내에서 하나의 로우 해상도로 판독 동작 및 프로그램 동작을 수행하는 단계; 및
    하나의 섹터 내에서 하나의 블록의 해상도로 소거 동작을 수행하는 단계를 더 포함하는, 낸드 플래시 메모리 코어에서의 방법.
  26. 제 24 항에 있어서,
    선택된 단일의 섹터에 대해 하나의 섹터 내에서 하나의 로우의 해상도로 판독 동작 및 프로그램 동작을 수행하는 단계; 및
    모두 n개의 섹터들까지의 선택된 복수의 섹터들에 대해 병렬로 하나의 섹터 내에서 하나의 로우의 해상도로 판독 동작 및 프로그램 동작을 수행하는 단계를 더 포함하는,
    상기 복수의 섹터들이 n개의 섹터들로 구성되는 상기 낸드 플래시 메모리 코어에서의 이용을 위한, 낸드 플래시 메모리 코어에서의 방법.
  27. 제 24 항에 있어서,
    상기 복수의 로우들의 서브세트를 선택하기 위해 상기 제 1 레벨의 로우 디코딩을 수행하는 단계;
    상기 복수의 로우들의 상기 선택된 서브세트 내에서 로우를 선택하기 위해 상기 제 2 레벨의 로우 디코딩을 수행하는 단계에 의해 선택된 단일의 섹터에 대해 판독 동작 및 상기 프로그램 동작을 수행하는 단계; 및
    글로벌 로우 디코더가 상기 복수의 로우들의 서브세트를 선택하기 위해 상기 제 1 레벨의 로우 디코딩을 수행하는 단계,
    상기 선택된 복수의 섹터들의 각 섹터에 대해, 상기 복수의 로우들의 상기 선택된 서브세트 내에서 로우를 선택하기 위해 상기 제 2 레벨의 로우 디코딩을 수행하는 단계에 의해,
    모두 n개의 섹터들까지의 선택된 복수의 섹터들에 대해 병렬로 판독 동작 및 프로그램 동작을 수행하는 단계를 더 포함하는, 낸드 플래시 메모리 코어에서의 방법.
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