CN104217751A - 一种存储器 - Google Patents
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Abstract
本发明提供了一种存储器，包括两组存储单元子阵列以及并排设置在两组存储单元子阵列之间的译码模块。译码模块包括：至少一个预译码模块、至少一个第一最终译码模块和至少一个第二最终译码模块。第一最终译码模块与预译码模块数目相同。每个第一最终译码模块经由第一预译码地址信号线与一个对应的预译码模块相连接。每个第二最终译码模块经由第二预译码地址信号线与一个对应的预译码模块相连接。连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于同一个预译码模块的两侧。本发明有效减少了字线在译码模块上的分布，从而减少存储器内的布线拥塞，提高了布线效率。
Description
技术领域
本发明总地涉及数据存储领域，并且，更具体地，涉及一种存储器。
背景技术
对于当今的芯片，存储器消耗了大量的芯片面积，并且一直是限制芯片以较低操作电压和较高速度运行的瓶颈。此外，在布局布线设计中，存储器一直占用大量金属布线资源，并导致了严重的较高金属层的布线拥塞问题，例如40nm工艺中的第五金属层。
对存储器来说，是字线而非时钟来决定设计。字线的寄生阻容（RC）延迟极大地影响了所要求的目标频率和最小供电电压。
单侧结构是存储器设计中最常使用的结构之一。在单侧结构中，存储器包括一组存储单元阵列和译码模块。译码模块包括预译码模块和最终译码模块。译码模块在该组存储单元子阵列的一侧。这种技术的缺点是，随着数据位宽的增加，字线长度也增加，而寄生RC延迟与字线长度的平方成正比。过高的寄生RC延迟限制了存储器的最大数据位宽。
为解决单侧存储器的字线的高寄生RC延迟问题，在现有技术中一些存储器采用了中央驱动结构。存储单元阵列分为2组。在两组存储单元阵列之间并排设置有译码模块。经最终译码的地址信号经由字线以两个方向传送到2组存储单元子阵列。字线物理地分布在译码模块上。字线长度减少一半，因此字线的寄生RC延迟得到改进。
但由于经最终译码的地址信号经由字线被传送到存储单元子阵列，并且字线物理地分布在译码模块上，因此在译码模块中可能出现布线拥塞。为了解决该拥塞问题，需要使用存储器的较高金属层的布线资源，布线效率低下。
因此，本领域所需要的是一种用于减少布线拥塞、提高布线效率的存储器。
发明内容
本发明阐述了一种存储器，包括两组存储单元子阵列以及并排设置在两组存储单元子阵列之间的译码模块。译码模块包括：用于对地址信号进行预译码的至少一个预译码模块以及用于对经预译码的地址信号进行最终译码并经由字线将经最终译码的地址信号传送到对应的一组存储单元子阵列的至少一个第一最终译码模块和至少一个第二最终译码模块。第一最终译码模块与预译码模块数目相同。每个第一最终译码模块经由第一预译码地址信号线与一个对应的预译码模块相连接。每个第二最终译码模块经由第二预译码地址信号线与一个对应的预译码模块相连接。连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于同一个预译码模块的两侧。
在本发明的一个可选实施方式中，预译码模块包括多个译码器。
可选地，上述译码器包括2-4译码器、3-8译码器和/或4-16译码器。
在本发明的一个可选实施方式中，存储器包括多个预译码模块。
可选地，上述存储器包括与多个预译码模块相同数目的第二最终译码模块。
可选地，连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于同一个预译码模块和至少另一个预译码模块的两侧。
可选地，连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于所有预译码模块的两侧。
在本发明的另一个可选实施方式中，存储器包括一个预译码模块、一个第一最终译码模块和一个第二最终译码模块。
在本发明的一个可选实施方式中，存储单元子阵列是近似正方形。
在本发明的一个可选实施方式中，两组存储单元子阵列中的每一组包括一个或多个存储单元子阵列，每个存储单元子阵列包括相同行数的存储单元。
可选地，每个存储单元子阵列包括相同个数的存储单元。
在本发明的一个可选实施方式中，存储器是只读存储器。
在本发明的一个可选实施方式中，存储器是静态随机存取存储器。
可选地，静态随机存取存储器包括两个预译码模块和两个第一最终译码模块。
可选地，静态随机存取存储器包括两个第二最终译码模块。
可选地，连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于两个预译码模块的两侧。
可选地，两个预译码模块包括读预译码模块和写预译码模块。两个第一最终译码模块包括第一读最终译码模块和第一写最终译码模块。两个第二最终译码模块包括第二读最终译码模块和第二写最终译码模块。
在本发明的一个可选实施方式中，两组存储单元子阵列中的每一组包括一个256行*256列的存储单元子阵列。
在本发明的一个可选实施方式中，字线位于存储器的第三金属层。
在本发明的一个可选实施方式中，存储器采用线宽为40nm的半导体工艺制造。
本发明显著减少了字线在译码模块上的分布，从而减少布线拥塞，提高了布线效率。
附图说明
因此，可以详细地理解本发明的上述特征，并且可以参考实施例得到对如上面所简要概括的本发明更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅示出了本发明的典型实施例，因此不应被认为是对其范围的限制。
图1示出了双端口存储器。
图2示出了根据本发明的一个实施例的存储器。
图3示出了根据本发明的一个实施例的单端口存储器。
图4示出了根据本发明的另一个实施例的双端口存储器。
具体实施方式
在下面的描述中，将阐述大量的具体细节以提供对本发明更透彻的理解。然而，本领域的技术人员应该清楚，本发明可以在没有一个或多个这些具体细节的情况下得以实施。在其他实例中，未描述公知特征以避免对本发明造成混淆。
图1示出了双端口存储器100。如图1所示，双端口存储器100可包括地址使能触发器110、控制电路120、译码模块、存储单元子阵列150以及输入输出电路160等部件。译码模块包括预译码模块130和第一最终译码模块140。存储单元子阵列150分为2组。地址使能触发器110、控制电路120、预译码模块130、第一最终译码模块140位于2组存储单元子阵列150之间，并且预译码模块130和第一最终译码模块140并排设置。输入输出电路160用于向存储单元子阵列150中写数据或从存储单元子阵列150中读数据。经最终译码的地址信号经由用于读操作和写操作的字线以两个方向分别传送到2组存储单元子阵列150。用于读操作和写操作的字线均物理地分布在译码模块上。如果两组存储单元子阵列150中的每一组包括一个256行*256列的存储单元子阵列，则字线为256个。即在每个预译码模块130上物理地分布有256+256=512个字线。如果字线在同一金属层中布线，其会完全阻止该金属层中的其他布线，因此在译码模块中出现布线拥塞，例如图1中所示的位于预译码模块130上的布线拥塞区域170。为了解决该拥塞问题，需要使用存储器中的较高金属层的布线资源，布线效率低下。
图2示出了根据本发明的一个实施例的存储器200。存储器200包括两组存储单元子阵列250。存储器200还包括并排设置在两组存储单元子阵列250之间的译码模块。该译码模块包括用于对地址信号进行预译码的至少一个预译码模块；以及用于对经预译码的地址信号进行最终译码并经由字线将经最终译码的地址信号传送到对应的一组存储单元子阵列的至少一个第一最终译码模块和至少一个第二最终译码模块。如图2所示，存储器200包括两个预译码模块230、两个第一最终译码模块240（2）、240（4）和两个第二最终译码模块240（3）、240（1）。
在一个实施例中，预译码模块230可包括多个译码器。多个译码器可有效减少经预译码地址信号线的数目。在一个实施例中，译码器可包括2-4译码器、3-8译码器和/或4-16译码器。这种译码器价格较低，可降低存储器总成本。其中2-4译码器是指接收2位的数据作为输入，并输出22=4位的译码器。3-8译码器是指接收3位的数据作为输入，并输出23=8位的译码器。4-16译码器是指接收4位的数据作为输入，并输出24=16位的译码器。
在一个实施例中，两组存储单元子阵列中的每一组可包括一个256行*256列的存储单元子阵列。
每个字线物理地分布在如果在对应的第一最终译码模块与对应的一组存储单元子阵列之间或者对应的第二最终译码模块与对应的一组存储单元子阵列之间存在的所有译码模块上。如图2所示实施例中，对于字线270（1），在第一最终译码模块240（2）和对应的存储单元子阵列250之间存在第二最终译码模块240（1），字线270（1）物理地分布在第二最终译码模块240（1）上。对于字线270（2），在第二最终译码模块240（3）和对应的存储单元子阵列250之间存在第一最终译码模块240（4），字线270（2）物理地分布在第一最终译码模块240（4）上。
至少一个第一最终译码模块与至少一个预译码模块数目相同。每个第一最终译码模块经由第一预译码地址信号线与一个对应的预译码模块相连接。如图2所示实施例中，第一最终译码模块共有两个，即第一最终译码模块240（2）和240（4），与预译码模块数目相同。第一最终译码模块240（2）经由第一预译码地址信号线280与预译码模块230（1）相连接，并且第一最终译码模块240（4）经由第一预译码地址信号线280与预译码模块230（2）相连接。
每个第一预译码地址信号线物理地分布在如果在对应的第一最终译码模块与对应的预译码模块之间存在的所有译码模块上。在图2所示实施例中，在第一最终译码模块240（4）和对应的预译码模块230（2）之间存在第二最终译码模块240（3），第一预译码地址信号线280物理地分布在第二最终译码模块240（3）上。
每个第二最终译码模块经由第二预译码地址信号线与一个对应的预译码模块相连接。如图2所示实施例中，第二最终译码模块240（3）经由第二预译码地址信号线290与预译码模块230（2）相连接，并且第二最终译码模块240（1）经由第二预译码地址信号线290与预译码模块230（1）相连接。
每个第二预译码地址信号线物理地分布在如果在对应的第二最终译码模块与对应的预译码模块之间存在的所有译码模块上。在图2所示实施例中，在第二最终译码模块240（3）和对应的预译码模块230（1）之间存在预译码模块230（2），第二预译码地址信号线290物理地分布预译码模块230（2）上；在第二最终译码模块240（1）和对应的预译码模块230（2）之间存在预译码模块230（1）和第一最终译码模块240（2），第二预译码地址信号线290物理地分布预译码模块230（1）和第一最终译码模块240（2）上。
连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于同一个预译码模块的两侧。在图2所示实施例中，第一最终译码模块240（2）和第二最终译码模块240（3）连接到同一个预译码模块230（1），第一最终译码模块240（2）和第二最终译码模块240（3）分别位于预译码模块230（1）的两侧。
本领域的技术人员可以理解，存储器200还可包括诸如地址使能触发器210、控制电路220和输入输出电路260的附加的部件，在此不再赘述。本领域的技术人员可以理解其功能和结构。为了不遮蔽本发明的思想，在此不再赘述。
在一个示例中，两组存储单元子阵列250中的每一组可包括一个256行*256列的存储单元子阵列。每个预译码模块包括1个2-4译码器和2个3-8译码器。存储器的每个地址信号包括8位数据用于由256个字线驱动256行的存储单元。由3个译码器对8位数据进行预译码后，经由4+8+8=20个第一预译码地址信号线传送到对应的第一最终译码模块，或者经由4+8+8=20个第二预译码地址信号线传送到对应的第二最终译码模块。如图2所示，没有字线物理分布在预译码模块上，因此有效避免了译码模块上的布线拥塞。
图2示出了包括2个预译码模块的存储器。本领域的技术人员可以理解，存储器可以包括任意数目的预译码模块。
具体地，存储器可包括多个预译码模块，例如3个。多个预译码模块可用于同时进行对存储器中的数据的多个访问。
存储器可包括与多个预译码模块相同数目的第二最终译码模块。例如，存储器200包括与预译码模块230（1）和230（2）相同数目的第二最终译码模块240（1）和240（3）。采用与多个预译码模块相同数目的第二最终译码模块可使每个预译码模块与两个最终译码模块相连接，从而避免字线物理地分布在预译码模块上的情况，提高了布线效率。
连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于同一个预译码模块和至少另一个预译码模块的两侧。在图2所示实施例中，连接到预译码模块230（1）的第一最终译码模块240（2）和第二最终译码模块240（3）分别位于预译码模块230（1）和预译码模块230（2）的两侧。这种配置使得字线可物理地分布在更少的预译码模块上，提高了布线效率。
连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于所有预译码模块的两侧。在图2所示实施例中，共包括两个预译码模块230（1）、230（2）。连接到预译码模块230（1）的第一最终译码模块240（2）和第二最终译码模块240（3）分别位于预译码模块230（1）和预译码模块230（2）的两侧。这种配置使得字线不物理地分布在预译码模块上，进一步提高布线效率。
存储器还可只包括1个预译码模块。图3示出了根据本发明的一个实施例的单端口存储器300。存储器300可包括一个预译码模块330、一个第一最终译码模块340（1）和一个第二最终译码模块340（2）。存储器300中的其他附加的部件与存储器100中的类似，在此不再赘述。如图3所示，在第一最终译码模块340（1）与对应的存储单元子阵列350之间以及在第二最终译码模块340（2）与对应的存储单元子阵列350之间不存在任何译码模块，使得字线不物理地分布在预译码模块330上，避免了布线拥塞。
优选地，存储单元子阵列可以是近似正方形。换言之，存储单元子阵列中存储单元的行数和列数尽可能相等。这种配置可尽可能减小存储单元子阵列中的字线和位线的长度，从而降低与字线和位线长度相关的延迟。
两组存储单元子阵列中的每一组可包括一个或多个存储单元子阵列，每个存储单元子阵列可包括相同行数的存储单元。例如，对于存储单元的列数大于256的情况，每一组存储单元子阵列包括2个或更多个存储单元子阵列。每个存储单元子阵列可包括相同个数的存储单元。这种存储单元子阵列规格统一，有利于其生产。
存储器可以是只读存储器。存储器中的预译码模块所接收的地址信号均用于读操作。
存储器还可以是静态随机存取存储器。静态随机存取存储器可包括两个预译码模块和两个第一最终译码模块。例如图2所示的存储器200，其包括两个预译码模块230（1）和230（2），以及两个第一最终译码模块240（2）和240（4）。静态随机存取存储器可包括两个第二最终译码模块。又例如图2所示的存储器200，其包括两个第二最终译码模块240（1）和240（3）。对于静态随机存取存储器中的译码模块的连接关系可参见上面描述。
在静态随机存取存储器中，两个预译码模块可包括读预译码模块和写预译码模块。两个第一最终译码模块可包括第一读最终译码模块和第一写最终译码模块。两个第二最终译码模块可包括第二读最终译码模块和第二写最终译码模块。如图2所示，预译码模块230（1）可以是读预译码模块，230（2）可以是写预译码模块。第一最终译码模块240（2）可以是第一读最终译码模块，第一最终译码模块240（4）可以是第一写最终译码模块。第二最终译码模块240（3）可以是第二读最终译码模块，第二最终译码模块240（1）可以是第二写最终译码模块。
图4示出了根据本发明的另一个实施例的存储器400。在一个实施例中，存储器400可包括并排设置的两个预译码模块430（1）和430（2）、两个第一最终译码模块440（1）和440（3）、以及一个第二最终译码模块440（2）。如所示，第一最终译码模块440（1）和第二最终译码模块440（2）连接到同一个预译码模块430（1），并分别位于预译码模块430（1）的两侧。字线470（1）物理地分布在第一最终译码模块440（3）与对应的一组存储单元子阵列450（1）之间的所有译码模块上。字线470（2）物理地分布在第二最终译码模块440（2）与对应的一组存储单元子阵列450（2）之间的所有译码模块上。
与常规技术相比，物理地分布在预译码模块430（1）上的字线的数目相比于物理地分布在预译码模块130上的字线有所减少，提高了布线效率。
存储器可采用线宽为40nm的半导体工艺制造。该工艺集成度较高，可减小存储器体积。字线可位于存储器的第三金属层。没有或较少的字线物理地分布在译码模块上，所以字线可以位于存储器的第三金属层，避免占用其他较高金属层的布线资源。
本领域的技术人员应理解的是，预译码地址信号线的数目小于字线的数目，因此预译码地址信号线占用的布线空间小于字线占用的布线空间。现有技术中，从预译码模块一侧的最终译码模块连接到预译码模块另一侧的存储单元子阵列的字线物理地分布在预译码模块上。根据本发明的实施例，预译码地址信号线代替至少一部分字线分布在一些译码模块上。因此本发明的技术减少了布线空间，避免了布线拥塞，提高了布线效率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员应理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (20)
1.一种存储器，包括两组存储单元子阵列以及并排设置在所述两组存储单元子阵列之间的译码模块，所述译码模块包括：
用于对地址信号进行预译码的至少一个预译码模块；以及
用于对经预译码的地址信号进行最终译码并经由字线将经最终译码的地址信号传送到对应的一组存储单元子阵列的至少一个第一最终译码模块和至少一个第二最终译码模块；
其中，所述至少一个第一最终译码模块与所述至少一个预译码模块数目相同，每个第一最终译码模块经由第一预译码地址信号线与一个对应的预译码模块相连接；
每个第二最终译码模块经由第二预译码地址信号线与一个对应的预译码模块相连接；以及
连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于所述同一个预译码模块的两侧。
2.根据权利要求1所述的存储器，其特征在于，所述预译码模块包括多个译码器。
3.根据权利要求2所述的存储器，其特征在于，所述译码器包括2-4译码器、3-8译码器和/或4-16译码器。
4.根据权利要求1所述的存储器，其特征在于，所述存储器包括多个预译码模块。
5.根据权利要求4所述的存储器，其特征在于，所述存储器包括与所述多个预译码模块相同数目的第二最终译码模块。
6.根据权利要求4所述的存储器，其特征在于，所述连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于所述同一个预译码模块和至少另一个预译码模块的两侧。
7.根据权利要求4所述的存储器，其特征在于，所述连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于所有预译码模块的两侧。
8.根据权利要求1所述的存储器，其特征在于，所述存储器包括一个预译码模块、一个第一最终译码模块和一个第二最终译码模块。
9.根据权利要求1所述的存储器，其特征在于，所述存储单元子阵列是近似正方形。
10.根据权利要求1所述的存储器，其特征在于，所述两组存储单元子阵列中的每一组包括一个或多个存储单元子阵列，每个存储单元子阵列包括相同行数的存储单元。
11.根据权利要求10所述的存储器，其特征在于，所述每个存储单元子阵列包括相同个数的存储单元。
12.根据权利要求1所述的存储器，其特征在于，所述存储器是只读存储器。
13.根据权利要求1所述的存储器，其特征在于，所述存储器是静态随机存取存储器。
14.根据权利要求13所述的存储器，其特征在于，所述静态随机存取存储器包括两个预译码模块和两个第一最终译码模块。
15.根据权利要求14所述的存储器，其特征在于，所述静态随机存取存储器包括两个第二最终译码模块。
16.根据权利要求15所述的存储器，其特征在于，所述连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于所述两个预译码模块的两侧。
17.根据权利要求16所述的存储器，其特征在于，所述两个预译码模块包括读预译码模块和写预译码模块，所述两个第一最终译码模块包括第一读最终译码模块和第一写最终译码模块，所述两个第二最终译码模块包括第二读最终译码模块和第二写最终译码模块。
18.根据权利要求13所述的存储器，其特征在于，所述两组存储单元子阵列中的每一组包括一个256行*256列的存储单元子阵列。
19.根据权利要求1所述的存储器，其特征在于，所述字线位于所述存储器的第三金属层。
20.根据权利要求1所述的存储器，其特征在于，所述存储器采用线宽为40nm的半导体工艺制造。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20141217 |
|
| WD01 | Invention patent application deemed withdrawn after publication |