CN101512658B - 存储器、存取存储器的系统和方法 - Google Patents
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Abstract
存储器(10)，包括多个存储阵列。多个存储阵列的每个包括多个子阵列(52-129)。多个电源导体(158，160)提供在存储器(10)上面，用于提供电源到多个存储阵列。当存取存储器(10)以从存储器(10)中同时读取多个位时，存取子阵列(52，129)以便在多个电源导体上提供相对均匀的电流需量。在一种实施方案中，组织存取的子阵列(52，129)使得每个存取的子阵列的边或边缘不彼此相邻。
Description
技术领域
本发明涉及电路，尤其涉及存储电路。
背景技术
存储电路已经持续具有越来越多的存储位，主要因为在制造存储电路时使用的工艺的持续缩小。随着这发展，每次存取越来越多的位已经变得常见，将存储电路划分成越来越多的块的实践同样也在发展。例如，1MB(大约8百万位)的存储器可以划分成64个块，并且每个块具有8个子阵列，并且每次存取数据的512位。随着该缩小发展，不仅最小特征尺寸的大小变得更小，电压电源也变得更小。所有这些存储器中的持续问题是跨越存储器的电源电压降，使得提供的实际电压低于电源电压。已经开发了许多方案，例如具有跨越存储器的多层互连，其中电源线与信号线交错。另一种已经提出的技术是错开各种存储块的存取从而减小峰值IR(电流乘以电阻)降。IR降是当电流流动时发生的电压的减小。较高的电流引起较高的IR降，从而较多的电压减小。从铝到铜互连的过渡的主要原因之一是具有较低的电阻互连，从而较小的IR降，以及减小的RC(电阻乘以电容)常数。
因此，当前仍然存在对于存储电路的IR降效果的进一步改进的需求。
发明内容
一种存储器，包括：
多个存储器阵列，该多个存储器阵列中的每个包括多个子阵列，其中当存取存储器以从存储器中同时读取多个位时，所述多个位被从以棋盘图案布置的所述多个存储器阵列中多于一个的存储器阵列读取，所述多个存储器阵列中的每个存储器阵列具有相邻于所述多个存储器阵列中的至少两个其它存储器阵列的边，并且仅具有彼此不相邻的边的子阵列被存取。
一种用于存取存储器的系统，包括：
用于执行指令的处理器；以及
耦连到处理器的存储器，该存储器具有多个存储器阵列，所述多个存储器阵列中的每个包括多个子阵列，其中当存取存储器以从存储器中同时读取多个位时，所述多个位被从以棋盘图案布置的所述多个存储器阵列中多于一个的存储器阵列读取，所述多个存储器阵列中的每个存储器阵列具有相邻于所述多个存储器阵列中的至少两个其它存储器阵列的边，并且仅具有彼此不相邻的边的子阵列被存取。
一种存取存储器的方法，该存储器具有多个阵列，该多个阵列中的每个具有第一多个子阵列，该方法包括如下步骤：
提供到存储器的地址，所述地址用于同时从所述存储器存取多个位；以及
响应所述地址选择第二多个子阵列，所述第二多个子阵列是所述第一多个子阵列的子集，所述第二多个子阵列中的每个用于存储所述多个位中的至少一个，其中第二多个子阵列中的每个所选子阵列被定位成使得每个所选子阵列的每个边与未被选择的子阵列的边相邻，其中含有所述第二多个子阵列的阵列布置成棋盘图案的形式。
附图说明
本发明的前述和另外更多具体目的和优点将从下面结合附随附图进行的优选实施方案详细描述中变得对本领域技术人员容易明白：
图1是根据本发明实施方案的存储电路的布局；
图2是图1的存储电路的一部分的布局，以描绘图1的存储电路的某些特征；
图3是图2中显示的图1的存储电路的部分的布局，以描绘图1的存储电路的某些其他特征；以及
图4是使用图1的存储器的特征实现高速缓冲存储器的存储电路布局。
具体实施方式
在一个方面，存储器具有许多块，其中一组(bank)多块对于给定存取周期而存取。为了在一组的存取期间减小该组内给定位置的电压降，一组内的多个块分隔以避免高电流浓度。对于以两组排列的存储器的情况，给定组的多个块以棋盘(checkerboard)的方式排列。结果是避免相邻块的同时存取，从而增加电源电压，优于同时存取相邻块的情况。这通过参考附图和下面的描述更好地理解。
图1中显示存储电路10，以自顶向下的次序包括存储块的行28，30，32，34，36，38，40和42，以及以从左到右的次序包括存储块的列12，14，16，18，20，22，24和26。每行包括8个存储块。类似地，每列包括8个存储块。行28以从左到右的次序包括存储块52，53，54，55，56，57，58和59。行30以从左到右的次序包括存储块62，63，64，65，66，67，68和69。行32以从左到右的次序包括存储块72，73，74，75，76，77，78和79。行34以从左到右的次序包括存储块82，83，84，85，86，87，88和89。行36以从左到右的次序包括存储块92，93，94，95，96，97，98和99。行38以从左到右的次序包括存储块102，103，104，105，106，107，108和109。行40以从左到右的次序包括存储块112，113，114，115，116，117，118和119。行42以从左到右的次序包括存储块122，123，124，125，126，127，128和129。列12以自顶向下的次序包括存储块52，62，72，82，92，102，112和122。列14以自顶向下的次序包括存储块53，63，73，83，93，103，113和123。列16以自顶向下的次序包括存储块54，64，74，84，94，104，114和124。列18以自顶向下的次序包括存储块55，65，75，85，95，105，115和125。列20以自顶向下的次序包括存储块56，66，76，86，96，106，116和126。列22以自顶向下的次序包括存储块57，67，77，87，97，107，117和127。列24以自顶向下的次序包括存储块58，68，78，88，98，108，118和128。列26以自顶向下的次序包括存储块59，69，79，89，99，109，119和129。使用截面线显示的第一组包括存储块52，54，56，58，63，65，67，69，72，74，76，78，83，85，87，89，92，94，96，98，103，105，107，109，112，114，116，118，123，125，127和129。不使用截面线显示的第二组包括53，55，57，59，62，64，66，68，73，75，77，79，82，84，86，88，93，95，97，99，102，104，106，108，113，115，117，119，122，124，126和128。
在该实例中每个存储块包括8个子阵列。块和子阵列的数目可以是不同数目。每个子阵列由多个存储单元构成，并且在该实例中由大约64k(千)位构成。每次存取响应从该实例中32块的一组中选择512位的地址。在存取期间，对于大多数存储器类型可以是读出或写入，每个块16位。因此，响应地址的存取是32乘以16(32×16)位，等于512位。地址在该实例中包括14位。如从图1中可以了解，第一组的存储块都不彼此相邻。类似地，对于第二组，存储块都不彼此相邻。第一组的存储块可以看作采取棋盘图案，使得给定组的存储块不具有相邻的边。在该描述中，块和阵列认为是可互换的。存储阵列显示为相隔，表示存取存储块内的存储单元的电路系统所需的空间。这种电路系统对于存储器设计领域中的技术人员众所周知。
图2中显示包括存储块64，65，74和75的存储电路10的一部分150。存储块64和65处于行30中。存储块74和75处于行32中。存储块64和74处于列16中。存储块65和75处于列18中。存储块74和65处于第一组中。存储块64和75处于第二组中。图2中还显示跨越存储块64，65，74和75的多个电源线。像典型的存储器和集成电路中一样，某些金属层具有主要在一个方向上行进的导线，而另一个金属层具有主要在正交方向上行进的导线。例如，正电源(VDD)线和负电源(VSS)线制造在存储电路10作为其一部分的集成电路的不同金属线中。导线从更直接地连接到VDD和VSS的点接触，并且最终到集成电路外部的触点。这些触点显示为图2中的方块。两个实例是触点162和164。导线也在许多位置连接到底层的存储块。这些触点可能仅相隔几个存储单元。电源触点可以例如每十六个单元一个。
如所示，四个导线沿每个方向在每个块上行进，但是存在有在每个方向上跨越每个块的没有显示的许多更多这种导线。如所示导线不跨越同时存取的相邻块。例如，作为VSS线的线174跨越块64和65，其相邻但不会同时存取，因为它们处于不同组中。线174在具有给定组中交替存储块的行30中行进。类似地，对于行进在行30中的线176，对于176不存在同时存取的相邻块。效果是提供到存取块的电源电压不受由相邻块吸收的电流负面地影响。因为电源作为电源线的网格而提供，如果允许同时存取相邻块，因IR降而引起的电压降将更大。因此，在存储器10的情况下并且如对于部分150所示，来自与存取的存储块相邻的存储块的电流最小，因为由没有存取的存储块吸收的电流最小。
图3中显示具有另外信息的部分150，即存储块进一步包括子阵列。存储块64，65，74和75每个在左列中包括子阵列S0，S1，S2和S3并且在与左列相邻的右列中包括子阵列S4，S5，S6和S7。第一行子阵列包括子阵列S0和S4。第二行子阵列包括子阵列S1和S5。第三行子阵列包括子阵列S2和S6。第四行子阵列包括子阵列S3和S7。当存取第一组并且存取子阵列S2时，存取存储块74和65的子阵列S2。这显示它们在水平方向上由一列子阵列以及在垂直方向上由等于四行的距离分离，并且该距离由正在存取的所有子阵列维持。有效地，存取子阵列之间的距离对于所有存取子阵列基本上相同。因此，最小电源电压对于所有存取子阵列基本上相同，并且处于它们全都相同的最大可能的值。效果是电源电压增加的最坏情况优于存取存储块相邻的情况。
图4中显示使用存储器10的组件的高速缓冲存储器200，存储器10具有在制造连接到CPU的高速缓冲存储器时有用的另外特征。增加到存储器10的是逻辑145，行34和36之间的TAG 132，TAG 132的顶面上的第一状态块134，以及TAG 132底面上的第二状态块136。逻辑145将TAG 132分离成两部分，每部分具有8个块。TAG块的实例是排列在逻辑145右侧的方块中并且沿着存储器200的右侧的块143，144，146和148。状态块的实例是分别位于TAG块148和143的上面并且与其相邻的状态块151和152，以及分别位于TAG块146和144下面并且与其相邻的状态块154和156。状态块交替地位于第一组和第二组中。例如，状态块154和152在第一组中，而状态块154和156在第二组中。同样关于TAG块，它们与存储块类似地排列。例如，TAG块144和148在第一组中，而TAG块143和146在第三组中。因此，看到第一组中的状态块仅与TAG块以及第二组中的状态块相邻。这避免与因同时存取相邻块或阵列而负面地影响电源电压的IR降相关联的问题。使用存储器200的特征作为2级高速缓冲存储器的能力对于高速缓冲存储器设计领域的技术人员众所周知。
存储器200显示可以使用更一般地对于存储器10描述的方法实现的特定高速缓冲存储器。高速缓冲存储器通常由尽可能快地可用的存储单元构成，其典型地指静态随机存取存储器(SRAM)单元。但是，图10中显示的方法同样可以适用于其他存储器类型。存储器10以及存储器200可以是另一种类型的存储器，例如动态随机存取存储器(DRAM)、非易失性存储器(NVM)或另一种类型。
对于为了说明目的而选择的这里实施方案的各种其他改变和修改将容易由本领域技术人员想到。例如，操作对于两组而描述，但是描述的原理可以适用于不止存取两组。作为分层描述，描述的最高层是组，然后块，然后子阵列，但是最高层可以是阵列，继之以子阵列，继之以另一个术语例如子块。在这种修改和变化不背离本发明本质的程度上，它们打算包括在仅由下面权利要求的公正解释所评定的范围内。
Claims (19)
1.一种存储器，包括：
多个存储器阵列，该多个存储器阵列中的每个包括多个子阵列，其中当存取存储器以从存储器中同时读取多个位时，所述多个位被从以棋盘图案布置的所述多个存储器阵列中多于一个的存储器阵列读取，所述多个存储器阵列中的每个存储器阵列具有相邻于所述多个存储器阵列中的至少两个其它存储器阵列的边，并且仅具有彼此不相邻的边的子阵列被存取。
2.根据权利要求1的存储器，其中所述多个位的特征是高速缓冲存储器线。
3.根据权利要求1的存储器，其进一步特征在于：所述存储器具有用于存取所述存储器的地址，其中在对所述存储器的存取期间，所述地址选择其间具有预定距离的子阵列，其中所述预定距离被选择以提供所选子阵列之间的最大间隔。
4.根据权利要求1的存储器，还包括用于提供电力到所述多个存储器阵列的多个电源导体，其中所述子阵列被存取以在所述多个电源导体上提供相对均匀的电流需量。
5.根据权利要求1的存储器，其中存储器的特征是嵌入式静态随机存取存储器。
6.根据权利要求5的存储器，其中所述存储器是2级高速缓冲存储器，并且所述多个存储器阵列包括标记阵列、状态阵列和数据阵列中的一个或更多个。
7.根据权利要求1的存储器，其中被存取的子阵列的阵列是按棋盘图案布置的。
8.根据权利要求1的存储器，其中所述存储器使用集成电路上的数据处理器实现。
9.根据权利要求1的存储器，还包括用于提供第一电源电压到所述多个存储器阵列的第一多个电源导体，以及用于提供第二电源电压到所述多个存储器阵列的第二多个电源导体。
10.一种用于存取存储器的系统，包括：
用于执行指令的处理器；以及
耦连到所述处理器的存储器，该存储器具有多个存储器阵列，所述多个存储器阵列中的每个包括多个子阵列，其中当存取存储器以从所述存储器中同时读取多个位时，所述多个位被从以棋盘图案布置的所述多个存储器阵列中多于一个的存储器阵列读取，所述多个存储器阵列中的每个存储器阵列具有相邻于所述多个存储器阵列中的至少两个其它存储器阵列的边，并且仅具有彼此不相邻的边的子阵列被存取。
11.根据权利要求10的系统，其中所述多个位的特征是用于提供到处理器的高速缓冲存储器线。
12.根据权利要求10的系统，其中所述存储器具有用于存取所述存储器的地址，其中在对所述存储器的存取期间，所述地址选择其间具有预定距离的子阵列，其中所述预定距离被选择以提供所选子阵列之间的最大间隔。
13.根据权利要求10的系统，还包括用于提供电力到所述多个存储器阵列的多个电源导体，其中所述子阵列被存取以在所述多个电源导体上提供相对均匀的电流需量。
14.根据权利要求10的系统，其中所述存储器是2级高速缓冲存储器，并且所述多个存储器阵列包括标记阵列、状态阵列和数据阵列中的一个或更多个。
15.根据权利要求10的系统，其中被存取的子阵列的阵列是按棋盘图案布置的。
16.根据权利要求10的系统，其中所述存储器使用集成电路上的数据处理器实现。
17.根据权利要求10的系统，还包括用于提供第一电源电压到所述多个存储器阵列的第一多个电源导体，以及用于提供第二电源电压到所述多个存储器阵列的第二多个电源导体。
18.一种存取存储器的方法，该存储器具有多个阵列，该多个
阵列中的每个具有第一多个子阵列，该方法包括如下步骤：
提供到所述存储器的地址，所述地址用于同时从所述存储器存取多个位；以及
响应所述地址选择第二多个子阵列，其中所述第二多个子阵列是所述第一多个子阵列的子集，所述第二多个子阵列中的每个用于存储所述多个位中的至少一个，其中第二多个子阵列中的每个所选子阵列被定位成使得每个所选子阵列的每个边与未被选择的子阵列的边相邻，其中含有所述第二多个子阵列的阵列布置成棋盘图案的形式。
19.根据权利要求18的方法，还包括选择第二多个子阵列以提供所选子阵列之间的最大间隔。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Texas in the United States Patentee after: NXP America Co Ltd Address before: Texas in the United States Patentee before: Fisical Semiconductor Inc. |