CN117672284A - 存储阵列及其互联结构、操作方法 - Google Patents

存储阵列及其互联结构、操作方法 Download PDF

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CN117672284A CN202211011155.6A CN202211011155A CN117672284A CN 117672284 A CN117672284 A CN 117672284A CN 202211011155 A CN202211011155 A CN 202211011155A CN 117672284 A CN117672284 A CN 117672284A
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Abstract

本发明提供一种存储阵列及其互联结构、操作方法。存储阵列包括：多条位线，一行设置两条位线，包括第一位线和第二位线；多条源线，一行设置两条源线，包括第一源线和第二源线；位于每列和每行上的存储单元和晶体管，每个晶体管具有第一源/漏极和第二源/漏极；对于存储阵列的任意一行，有如下连接关系：奇数列存储单元一端与第一位线连接，另一端与第二源线连接；奇数列晶体管的第一源/漏极与第一源线连接；奇数列晶体管的第二源/漏极与第二源线连接；偶数列存储单元一端与第二位线连接，另一端与第一源线连接；偶数列晶体管的第一源/漏极与第二源线连接；偶数列晶体管的第二源/漏极与第一源线连接。

Description

存储阵列及其互联结构、操作方法
技术领域
本发明涉及存储器技术领域，尤其涉及一种存储阵列及其互联结构、操作方法。
背景技术
磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)是其存储单元使用磁性状态存储信息的存储器。通过某一MRAM，可以存储非易失性存储器并且可以在存储器的使用寿命内多次写入单元。
为了实现MRAM高低阻态的转变，通常由存储单元以及晶体管组成1T1R结构，通过改变晶体管的电流方向，可以将存储单元写成低阻态或者高阻态。
在传统1T1R-MRAM存储器件中，晶体管的宽度必须做得足够大才能保证供电能力，双finger结构晶体管是一种通用的实现大供电能力的实现方式，但是现有的双finger1T1R结构的MRAM读写电路有以下技术缺陷：晶体管提供了大供电能力的同时，增大了晶体管的单位面积，从而限制了MRAM的存储单元密度。
发明内容
为解决上述问题，本发明提供了一种存储阵列，无需改变晶体管的单管供电能力，能够实现在保持晶体管供电能力保持不变的情况下，大幅增加存储单元的阵列密度。
一方面，本发明提供一种存储阵列，包括：
多条位线，一行设置两条位线，包括第一位线和第二位线；
多条源线，一行设置两条源线，包括第一源线和第二源线；
位于每列和每行上的存储单元和晶体管，每个晶体管具有第一源/漏极和第二源/漏极；
对于所述存储阵列的任意一行，有如下连接关系：
奇数列存储单元一端与所述第一位线连接，另一端与所述第二源线连接；
奇数列晶体管的第一源/漏极与所述第一源线连接；
奇数列晶体管的第二源/漏极与所述第二源线连接；
偶数列存储单元一端与所述第二位线连接，另一端与所述第一源线连接；
偶数列晶体管的第一源/漏极与所述第二源线连接；
偶数列晶体管的第二源/漏极与所述第一源线连接。
可选地，所述存储阵列还包括：多条字线，各列晶体管的栅极与对应字线连接。
可选地，所述存储单元是MRAM、PCRAM、RRAM、FRAM中的任意一种类型的存储单元。
另一方面，本发明提供一种存储阵列的互联结构，包括：
多条有源区，每条所述有源区对应于存储阵列的一行，用于形成一行上晶体管的源/漏极；
跨越每条所述有源区的多条字线，每条所述字线对应于存储阵列的一列，所述多条字线将每条所述有源区间隔开；
位于多条字线间隔的存储单元，奇数列存储单元一端连接到奇数列字线和后一列的偶数列字线之间的有源区，偶数列存储单元一端连接到偶数列字线和后一列的奇数列字线之间的有源区；
以及，位于每条所述有源区的第一位线、第二位线、第一源线、第二源线，
所述第一位线连接到奇数列存储单元另一端；
所述第二位线连接到偶数列存储单元另一端；
所述第一源线连接到偶数列字线和后一列的奇数列字线之间的有源区；
所述第二源线连接到奇数列字线和后一列的偶数列字线之间的有源区。
可选地，所述第一位线、所述第二位线、所述第一源线和所述第二源线均位于每条所述有源区上方，沿字线延伸方向平行排列，垂直方向不存在重叠区域。
可选地，所述第一源线和所述第二源线位于每条所述有源区的边缘区域；
或者，所述第一源线和所述第二源线位于每条所述有源区的中间区域；
或者，所述第一源线和所述第二源线其中一条位于每条所述有源区的中间区域，另一条位于每条所述有源区的边缘区域。
可选地，所述存储单元位于有源区上方；
所述存储单元位于接触插塞上，或者任意一层过孔中。
可选地，所述第一源线和所述第二源线包含一层或者多层金属线。
可选地，所述第一位线和所述第一源线上下排列，垂直方向存在重叠区域；所述第二位线和所述第二源线上下排列，垂直方向存在重叠区域。
可选地，所述第一位线位于所述第一源线上方，所述第一位线通过金属走线交错排列引出到有源区之间的浅沟槽隔离上方，所述第二位线位于所述第二源线上方，所述第二位线通过金属走线交错排列引出到有源区之间的浅沟槽隔离上方，
或者，所述第一源线位于所述第一位线上方，所述第一源线通过金属走线交错排列引出到有源区之间的浅沟槽隔离上方，所述第二源线位于所述第二位线上方，所述第二源线通过金属走线交错排列引出到有源区之间的浅沟槽隔离上方。
可选地，所述存储单元位于有源区上方，或者由金属走线引出到有源区之间的浅沟槽隔离上方；
所述存储单元位于接触插塞上，或者任意一层过孔中；
奇数列存储单元和偶数列存储单元位于同一个平面，或者位于不同的平面。
可选地，所述第一源线和所述第二源线包含一层或者多层金属线。
另一方面，本发明提供一种存储阵列的操作方法，所述方法包括：
在对任意一行上的奇数列存储单元进行读写操作时，选中的奇数列存储单元相邻的字线开启，第一位线和第一源线接入控制电位，其余字线对应的晶体管关断，同时第二位线和第二源线保持悬浮；其他行中的位线，源线均接0或负压或悬浮，字线接0；
在对任意一行上的偶数列存储单元进行读写操作时，选中的偶数列存储单元相邻的字线开启，第二位线和第二源线接入控制电位，其余字线对应的晶体管关断，同时第一位线和第一源线保持悬浮；其他行中的位线，源线均接0或负压或悬浮，字线接0。
本发明提供的一种存储阵列及其互联结构、操作方法，一个存储单元与其相邻两个晶体管构成基本操作单元，也就是说相邻的存储单元可以复用彼此间的晶体管，通过晶体管的复用能够实现在保持晶体管供电能力保持不变的情况下，大幅增加存储单元的阵列密度，解决了现有阵列使用双finger结构晶体管密度较低的问题。
附图说明
图1为本发明一实施例存储阵列的电路结构示意图；
图2为本发明一实施例存储阵列的基本操作单元示意图；
图3为本发明一实施例存储阵列的互联结构局部立视图；
图4为本发明一实施例存储阵列的互联结构局部剖视图；
图5为本发明一实施例存储阵列的互联结构局部剖视图；
图6为本发明一实施例存储阵列的互联结构局部剖视图；
图7为本发明一实施例存储阵列的互联结构局部剖视图；
图8为本发明一实施例存储阵列的互联结构局部立视图；
图9为本发明一实施例存储阵列的互联结构局部剖视图；
图10为本发明一实施例存储阵列的互联结构局部剖视图；
图11为本发明一实施例存储阵列的互联结构局部剖视图；
图12为本发明一实施例存储阵列的互联结构局部剖视图；
图13为本发明一实施例奇数列存储单元写0操作示意图；
图14为本发明一实施例奇数列存储单元写1操作示意图；
图15为本发明一实施例偶数列存储单元写0操作示意图；
图16为本发明一实施例偶数列存储单元写1操作示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本申请中，术语“上”、“下”、“左”、“右”、“前”、“后”、“顶”、“底”、“内”、“外”、“中”、“竖直”、“水平”、“横向”、“纵向”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本申请及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。
并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本申请中的具体含义。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
本发明一实施例提供一种存储阵列，如图1所示，该存储阵列包括：
多条位线，一行设置两条位线，包括第一位线和第二位线；
多条源线，一行设置两条源线，包括第一源线和第二源线；
位于每列和每行上的存储单元和晶体管，每个晶体管具有第一源/漏极和第二源/漏极；
存储阵列各行具有相同的结构，其中对于存储阵列的任意一行，有如下连接关系：
奇数列存储单元一端与第一位线连接，另一端与第二源线连接；
奇数列晶体管的第一源/漏极与第一源线连接；
奇数列晶体管的第二源/漏极与第二源线连接；
偶数列存储单元一端与第二位线连接，另一端与第一源线连接；
偶数列晶体管的第一源/漏极与第二源线连接；
偶数列晶体管的第二源/漏极与第一源线连接。
进一步地，该存储阵列还包括：多条字线，各列晶体管的栅极与对应字线连接。
本实施例中，存储阵列横向为一行，纵向为一列。横向的BL和SL连接到行解码器(Row Decorder)；纵向的WL连接到列解码器(Colume Decorder)。
需要说明的是，本发明实施例的存储阵列，可以应用到各类存储器，存储单元的类型可以是MRAM、PCRAM、RRAM、FRAM中的任意一种类型的存储单元。
本发明实施例提供的存储阵列，每一行上的奇数列存储单元、同一列的奇数列晶体管以及后一列的偶数列晶体管构成一个基本操作单元，每一行上的偶数列存储单元、同一列的偶数列晶体管以及后一列的奇数列晶体管构成一个基本操作单元，两个基本操作单元进一步构成存储阵列的最小重复单元。
例如，如图2所示，存储单元A1和晶体管M1、M2构成基本操作单元A1.1，WL1、WL2、BLA1、SLA1对应于基本操作单元A1.1，控制基本操作单元A1.1的读写操作。
类似地，存储单元A2和晶体管M3、M4构成基本操作单元A1.2，WL3、WL4、BLA1、SLA1对应于基本操作单元A1.2，控制基本操作单元A1.2的读写操作。
存储单元B1和晶体管M2、M3构成基本操作单元B1.1，WL2、WL3、BLB1、SLB1对应于基本操作单元B1.1，控制基本操作单元B1.1的读写操作。
存储单元B2和晶体管M4、M5构成基本操作单元B1.2，WL4、WL5、BLB1、SLB1对应于基本操作单元B1.2，控制基本操作单元B1.2的读写操作。
基本操作单元A1.1和B1.1构成最小重复单元，基本操作单元A1.2和B1.2构成最小重复单元，按照最小重复单元的结构延拓，就可以得到整个存储阵列。
扩展到其他行，每条字线WL均可以跨越多行，对于任意一行：
第一位线连接至奇数列存储单元另一端，记为BLAn；
第二位线连接至偶数列存储单元另一端，记为BLBn；
第一源线连接至奇数列晶体管的第一源/漏极和偶数列晶体管的第二源/漏极，记为SLAn；
第二源线连接至奇数列晶体管的第二源/漏极和偶数列晶体管的第一源/漏极，记为SLBn。
BLAn中的任一存储单元与相邻的的两条WL及SLAn组成一个基本操作单元；BLBn中的任一存储单元与相邻的的两条WL及SLBn组成一个基本操作单元。
本发明实施例提供的一种存储阵列，一个存储单元与其相邻两个晶体管构成基本操作单元，也就是说相邻的存储单元可以复用彼此间的晶体管，通过晶体管的复用能够实现在保持晶体管供电能力保持不变的情况下，大幅增加存储单元的阵列密度，解决了现有阵列使用双finger结构晶体管密度较低的问题。
另一方面，本发明一实施例提供一种存储阵列的互联结构，该互联结构包括：
多条有源区，每条有源区对应于存储阵列的一行，用于形成一行上晶体管的源/漏极；
跨越每条有源区的多条字线，每条字线对应于存储阵列的一列，多条字线将每条有源区间隔开；
位于多条字线间隔的存储单元，奇数列存储单元一端连接到奇数列字线和后一列的偶数列字线之间的有源区，偶数列存储单元一端连接到偶数列字线和后一列的奇数列字线之间的有源区；
以及，位于每条有源区的第一位线、第二位线、第一源线、第二源线，
第一位线连接到奇数列存储单元另一端；
第二位线连接到偶数列存储单元另一端；
第一源线连接到偶数列字线和后一列的奇数列字线之间的有源区；
第二源线连接到奇数列字线和后一列的偶数列字线之间的有源区。
上述互联结构可以有多种实现方式，下面举例说明。
互联结构1：
图3示出了本发明实施例一种存储阵列的互联结构局部示意图，该互联结构表示存储阵列第一行上，起始的两个最小重复单元之间的互联结构，即图2存储阵列中框选的基本操作单元A1.1、B1.1、A1.2和B1.2之间的互联结构。
参考图3，在第一行的有源区(Active Area，AA)上，多条字线将有源区间隔开。奇数列字线和后一列的偶数列字线之间的有源区被奇数列晶体管和后一列的偶数列晶体管共用，用于形成奇数列晶体管的第二源/漏极和偶数列晶体管的第一源/漏极。偶数列字线和后一列的奇数列字线之间的有源区被偶数列晶体管和后一列的奇数列晶体管共用，用于形成偶数列晶体管的第二源/漏极和奇数列晶体管的第一源/漏极。
在同一字线隔开的有源区上同时有存储单元对应的CT(contact，接触插塞)和源线对应的CT。存储单元一端通过存储单元对应的过孔Via和CT连接到有源区，并且被垂直方向的WL间隔开。奇数列存储单元另一端连接组成第一位线BLA1，偶数列存储单元另一端连接组成第二位线BLB1。第一源线SLA1连接到偶数列字线和后一列的奇数列字线之间的有源区，第二源线SLB1连接到奇数列字线和后一列的偶数列字线之间的有源区。
扩展到其他有源区，每条字线可以跨越多条有源区，不同有源区之间通过浅沟槽隔离(STI)间隔开。举例说明，对于任意一条有源区AAn：
第一位线连接至奇数列存储单元另一端，记为BLAn；
第二位线连接至偶数列存储单元另一端，记为BLBn；
第一源线通过VIA及CT连接至偶数列字线和后一列的奇数列字线之间的有源区，记为SLAn；
第二源线通过VIA及CT连接至奇数列字线和后一列的偶数列字线之间的有源区，记为SLBn。
BLAn中的任一存储单元与相邻的的两条WL及SLAn组成一个基本操作单元；BLBn中的任一存储单元与相邻的的两条WL及SLBn组成一个基本操作单元。
该互联结构中，每条有源区的第一位线、第二位线、第一源线和第二源线均位于每条有源区上方，沿字线延伸方向平行排列，垂直方向不存在重叠区域。
作为一种实施方式，图4示出了图3所示互联结构任意相邻两个有源区AAn-1和AAn的剖视图。参考图4，图4的(a)为沿WL延伸方向在第4列存储单元的剖视图，图4的(b)为沿WL延伸方向在第3列存储单元的剖视图。在一条有源区上，分别由交错排列的接触插塞(contact，CT，一般将有源区和金属层M1之间的金属连接称为CT)引出，其中存储单元集成在过孔(Via，一般将不同金属层之间的金属连接称为Via，例如可以将金属层M1和M2之间的金属连接记为Via1,将金属层M2和M3之间的金属连接记为Via2，以此类推)中，存储单元可以位于Via1，也可以位于其他的Via层中。有存储单元的Via上的金属连线对应BL，没有存储单元的CT上的金属连线对应SL。SL位于AA的边缘区域，BL位于AA中间区域。SL可以由一层金属M1/M2组成，也可以由M1+M2共同组成。本实施中，SL由M1层金属线引出，BL由M2层金属线引出。
需要说明的是，互联结构1还可以有其他实现方式。例如，可以改变源线和位线的相对位置，第一源线和第二源线可以位于每条有源区的边缘区域；或者，第一源线和第二源线位于每条有源区的中间区域；或者，第一源线和第二源线其中一条位于每条有源区的中间区域，另一条位于每条有源区的边缘区域。例如，还可以改变存储单元的位置，存储单元形成于每条有源区被字线间隔开的有源区的上方，可以位于接触插塞上，通过存储单元对应的接触插塞连接到有源区，或者位于任意一层过孔中，通过存储单元对应的过孔和接触插塞连接到有源区。例如，第一源线和第二源线可以包含一层或者多层金属线。BL和SL可以由同一层金属线引出，也可以由不同层金属线引出。
图5至图7给出了互联结构1的几种变形结构。
作为一种实施方式，参考图5，图5的(a)为沿WL延伸方向在第4列存储单元的剖视图，图5的(b)为沿WL延伸方向在第3列存储单元的剖视图。在一条有源区上，分别由交错排列的CT引出，其中存储单元集成在Via中，有存储单元的CT及Via上的金属连线对应BL，没有存储单元的CT上的金属连线对应SL。相比于图4，区别在于：BL位于AA的边缘区域，SL位于AA中间区域。
作为一种实施方式，参考图6，图6的(a)为沿WL延伸方向在第4列存储单元的剖视图，图6的(b)为沿WL延伸方向在第3列存储单元的剖视图。在一条有源区上，分别由交错排列的CT引出，其中存储单元集成在CT上，有存储单元的CT及Via上的金属连线对应BL，没有存储单元的CT上的金属连线对应SL。相比于图4，区别在于：存储单元处于不同的位置。
作为一种实施方式，参考图7，图7的(a)为沿WL延伸方向在第4列存储单元的剖视图，图7的(b)为沿WL延伸方向在第3列存储单元的剖视图。相比于图4，图7调整了BL和SL的位置，同时调整了存储单元的位置。
本发明实施例提供的存储阵列的互联结构，在同一WL间隔开的有源区上同时有存储单元和源线对应的CT，每行的位线和源线分别根据奇数列、偶数列分成两组，可以分开进行操作。本发明实施例在保证供电能力不降低的同时，可以提高BL方向存储单元密度。在大幅降低单位存储单元面积的同时，后段金属连线工艺节点保持不变，具有很强的兼容性。
互联结构2：
图8示出了本发明实施例一种存储阵列的互联结构局部示意图，该互联结构表示存储阵列第一行上，起始的两个最小重复单元之间的互联结构，即图2存储阵列中框选的基本操作单元A1.1、B1.1、A1.2和B1.2之间的互联结构。
参考图8，在第一行的有源区上，多条字线将有源区间隔开。奇数列字线和后一列的偶数列字线之间的有源区被奇数列晶体管和后一列的偶数列晶体管共用，用于形成奇数列晶体管的第二源/漏极和偶数列晶体管的第一源/漏极。偶数列字线和后一列的奇数列字线之间的有源区被偶数列晶体管和后一列的奇数列晶体管共用，用于形成偶数列晶体管的第二源/漏极和奇数列晶体管的第一源/漏极。
在同一字线隔开的有源区上同时有存储单元对应的CT(contact，接触插塞)和源线对应的CT。存储单元一端通过存储单元对应的过孔Via和CT连接到有源区，并且被垂直方向的WL间隔开。奇数列存储单元另一端连接组成第一位线BLA1，偶数列存储单元另一端连接组成第二位线BLB1。第一源线SLA1连接到偶数列字线和后一列的奇数列字线之间的有源区，第二源线SLB1连接到奇数列字线和后一列的偶数列字线之间的有源区。
该互联结构中，每条有源区的第一位线和第一源线上下排列，垂直方向存在重叠区域；第二位线和第二源线上下排列，垂直方向存在重叠区域。
作为一种实施方式，图9示出了图8所示互联结构任意相邻两个有源区AAn-1和AAn的剖视图。参考图9，图9的(a)为沿WL延伸方向在第4列存储单元的剖视图，图9的(b)为沿WL延伸方向在第3列存储单元的剖视图。存储单元的金属连线在STI上方交错排列，存储单元位于STI上方的Via中；从AA向STI方向引出的金属走线可以是任意一层金属层或者是存储单元的顶电极或者底电极层。
具体地，在一条有源区上，分别有两排CT引出。其中靠左侧沿BL方向奇数位的CT直接连接到M1，并随后垂直连接到V1；靠右侧沿BL方向偶数位的CT直接连接到M1，并随后垂直连接到V1。
相应地，靠右侧沿BL方向奇数位的CT在M1层向右引出到STI上；靠左侧沿BL方向偶数位的CT在M1层向左引出到STI上；从而在STI上形成交错排列的结构。
随后，垂直引出的V1在M2层连接形成SL；侧向引出到STI上的M1在STI上方连接到V1，在V1上连接到M2，M2向上连接到V2及存储单元，存储单元向上连接到M3；M3侧向引出到AA上方，形成两条BL。
需要说明的是，互联结构2还可以有其他实现方式。例如，存储单元可以在AA上方，也可以由金属走线引出到STI上方；存储单元可以位于CT上，或者任意一层过孔Via中；奇数列存储单元和偶数列存储单元可以不在同一个平面上，从AA上方引出到STI上方的走线可以是金属层，存储单元的顶电极或者存储单元的底电极层。例如，第一源线和第二源线可以包含一层或者多层金属线。BL和SL可以由同一层金属线引出，也可以由不同层金属线引出。
图10至图12给出了互联结构2的几种变形结构。
作为一种实施方式，参考图10，图10的(a)为沿WL延伸方向在第4列存储单元的剖视图，图10的(b)为沿WL延伸方向在第3列存储单元的剖视图。存储单元的金属连线在STI上交错排列，存储单元位于STI上方的Via中；偶数列存储单元和奇数列存储单元不在同一个平面上；从AA向STI方向引出的金属走线可以是任意一层金属层或者是存储单元的顶电极或者底电极层。相比于图9，区别在于，对应两条BL上的存储单元，分别在M1和M2之间以及M2和M3之间。
作为一种实施方式，参考图11，图11的(a)为沿WL延伸方向在第4列存储单元的剖视图，图11的(b)为沿WL延伸方向在第3列存储单元的剖视图。存储单元位于AA正上方的CT或者Via中(如果位于Via，存储单元不随走线引出到STI上方)；存储单元的金属连线在STI上交错排列；从AA向STI方向引出的金属走线可以是任意一层金属层或者是存储单元的顶电极或者底电极层。相比于图9，区别在于，存储单元直接集成在CT上，没有引出到STI上方。
作为一种实施方式，参考图12，图12的(a)为沿WL延伸方向在第4列存储单元的剖视图，图12的(b)为沿WL延伸方向在第3列存储单元的剖视图。SL对应的金属连线在STI上交错排列；存储单元位于AA上方的CT或者Via中。相比于图9，区别在于，引出到STI上方的金属走线对应的是SL；因此，SL金属层最终在BL金属层的上方。
本发明实施例提供的存储阵列的互联结构，利用有源区之间的浅沟槽隔离实现金属互联，其中存储单元连接的走线在AA之间的STI上交错排列或者源线对应的金属走线在AA之间的STI上交错排列，从而降低WL方向的尺寸，达到提升阵列密度的目的。
可以理解的是，本发明实施例提供的存储阵列的互联结构1和互联结构2，适用于前述实施例提供的存储阵列，是存储阵列的一种具体物理实现方式。
另一方面，本发明实施例提供一种存储阵列的操作方法，适用于前述实施例提供的存储阵列，该操作方法包括：
在对任意一行上的奇数列存储单元进行读写操作时，选中的奇数列存储单元相邻的字线开启，第一位线和第一源线接入控制电位，其余字线对应的晶体管关断，同时第二位线和第二源线保持悬浮；其他行中的位线，源线均接0或负压或悬浮，字线接0；
在对任意一行上的偶数列存储单元进行读写操作时，选中的偶数列存储单元相邻的字线开启，第二位线和第二源线接入控制电位，其余字线对应的晶体管关断，同时第一位线和第一源线保持悬浮；其他行中的位线，源线均接0或负压或悬浮，字线接0。
以奇数列存储单元A2为例，对读写操作进行说明。
写0操作：如图13所示，BLA1接高电位，SLA1接低电位，WL3，WL4对应晶体管开启，BLB1及SLB1悬浮，电流从BLA1经过存储单元A2流向SLA1，其余BL，SL接0或负压或悬浮，其余WL接0。
写1操作：如图14所示，BLA1接低电位，SLA1接高电位，WL3，WL4对应晶体管开启，BLB1及SLB1悬浮，电流从SLA1经过存储单元A2流向BLA1，其余BL，SL接0或负压或悬浮，其余WL接0。
读操作：具体操作电路与写0操作电路相同，可以参考图13。BLA1接小电位，SLA1接低电位，WL3，WL4对应晶体管开启，BLB1及SLB1悬浮，电流从BLA1经过存储单元A2流向SLA1，其余BL，SL接0或负压或悬浮，其余WL接0。
以偶数列存储单元B1为例，对读写操作进行说明。
写0操作：如图15所示，BLB1接高电位，SLB1接低电位，WL2，WL3对应晶体管开启，BLA1及SLA1悬浮，电流从BLB1经过存储单元B1流向SLB1，其余BL，SL接0或负压或悬浮，其余WL接0。
写1操作：如图16所示，BLB1接低电位，SLB1接高电位，WL2，WL3对应晶体管开启，BLA1及SLA1悬浮，电流从SLB1经过存储单元B1流向BLB1，其余BL，SL接0或负压或悬浮，其余WL接0。
读操作：具体操作电路与写0操作电路相同，可以参考图15。BLB1接小电位，SLB1接低电位，WL2，WL3对应晶体管开启，BLA1及SLA1悬浮，电流从BLB1经过存储单元B1流向SLB1，其余BL，SL接0或负压或悬浮，其余WL接0。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (13)

1.一种存储阵列，其特征在于，所述存储阵列包括：
多条位线，一行设置两条位线，包括第一位线和第二位线；
多条源线，一行设置两条源线，包括第一源线和第二源线；
位于每列和每行上的存储单元和晶体管，每个晶体管具有第一源/漏极和第二源/漏极；
对于所述存储阵列的任意一行，有如下连接关系：
奇数列存储单元一端与所述第一位线连接，另一端与所述第二源线连接；
奇数列晶体管的第一源/漏极与所述第一源线连接；
奇数列晶体管的第二源/漏极与所述第二源线连接；
偶数列存储单元一端与所述第二位线连接，另一端与所述第一源线连接；
偶数列晶体管的第一源/漏极与所述第二源线连接；
偶数列晶体管的第二源/漏极与所述第一源线连接。
2.根据权利要求1所述的存储阵列，其特征在于，所述存储阵列还包括：多条字线，各列晶体管的栅极与对应字线连接。
3.根据权利要求1所述的存储阵列，其特征在于，所述存储单元是MRAM、PCRAM、RRAM、FRAM中的任意一种类型的存储单元。
4.一种存储阵列的互联结构，其特征在于，所述互联结构包括：
多条有源区，每条所述有源区对应于存储阵列的一行，用于形成一行上晶体管的源/漏极；
跨越每条所述有源区的多条字线，每条所述字线对应于存储阵列的一列，所述多条字线将每条所述有源区间隔开；
位于多条字线间隔的存储单元，奇数列存储单元一端连接到奇数列字线和后一列的偶数列字线之间的有源区，偶数列存储单元一端连接到偶数列字线和后一列的奇数列字线之间的有源区；
以及，位于每条所述有源区的第一位线、第二位线、第一源线、第二源线，
所述第一位线连接到奇数列存储单元另一端；
所述第二位线连接到偶数列存储单元另一端；
所述第一源线连接到偶数列字线和后一列的奇数列字线之间的有源区；
所述第二源线连接到奇数列字线和后一列的偶数列字线之间的有源区。
5.根据权利要求4所述的存储阵列的互联结构，其特征在于，所述第一位线、所述第二位线、所述第一源线和所述第二源线均位于每条所述有源区上方，沿字线延伸方向平行排列，垂直方向不存在重叠区域。
6.根据权利要求5所述的存储阵列的互联结构，其特征在于，所述第一源线和所述第二源线位于每条所述有源区的边缘区域；
或者，所述第一源线和所述第二源线位于每条所述有源区的中间区域；
或者，所述第一源线和所述第二源线其中一条位于每条所述有源区的中间区域，另一条位于每条所述有源区的边缘区域。
7.根据权利要求5所述的存储阵列的互联结构，其特征在于，
所述存储单元位于有源区上方；
所述存储单元位于接触插塞上，或者任意一层过孔中。
8.根据权利要求5所述的存储阵列的互联结构，其特征在于，所述第一源线和所述第二源线包含一层或者多层金属线。
9.根据权利要求4所述的存储阵列的互联结构，其特征在于，所述第一位线和所述第一源线上下排列，垂直方向存在重叠区域；所述第二位线和所述第二源线上下排列，垂直方向存在重叠区域。
10.根据权利要求9所述的存储阵列的互联结构，其特征在于，
所述第一位线位于所述第一源线上方，所述第一位线通过金属走线交错排列引出到有源区之间的浅沟槽隔离上方，所述第二位线位于所述第二源线上方，所述第二位线通过金属走线交错排列引出到有源区之间的浅沟槽隔离上方，
或者，所述第一源线位于所述第一位线上方，所述第一源线通过金属走线交错排列引出到有源区之间的浅沟槽隔离上方，所述第二源线位于所述第二位线上方，所述第二源线通过金属走线交错排列引出到有源区之间的浅沟槽隔离上方。
11.根据权利要求9所述的存储阵列的互联结构，其特征在于，
所述存储单元位于有源区上方，或者由金属走线引出到有源区之间的浅沟槽隔离上方；
所述存储单元位于接触插塞上，或者任意一层过孔中；
奇数列存储单元和偶数列存储单元位于同一个平面，或者位于不同的平面。
12.根据权利要求9所述的存储阵列的互联结构，其特征在于，所述第一源线和所述第二源线包含一层或者多层金属线。
13.一种存储阵列的操作方法，适用于如权利要求1所述的存储阵列，其特征在于，所述方法包括：
在对任意一行上的奇数列存储单元进行读写操作时，选中的奇数列存储单元相邻的字线开启，第一位线和第一源线接入控制电位，其余字线对应的晶体管关断，同时第二位线和第二源线保持悬浮；其他行中的位线，源线均接0或负压或悬浮，字线接0；
在对任意一行上的偶数列存储单元进行读写操作时，选中的偶数列存储单元相邻的字线开启，第二位线和第二源线接入控制电位，其余字线对应的晶体管关断，同时第一位线和第一源线保持悬浮；其他行中的位线，源线均接0或负压或悬浮，字线接0。
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