KR20200032922A - 페리-언더-셀 구조의 메모리 장치 - Google Patents

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Abstract

제안 발명은 데이터 입출력에 관련된 주변 회로들이 배치된 제 1 및 제 2 주변 영역; 상기 제 1 주변 영역 상에 배치되며, 데이터를 저장하는 다수의 메모리 셀들이 형성된 노멀 셀 영역; 및 상기 제 2 주변 영역 상에 배치되며, 다수의 커패시터들을 형성하는 다수의 더미 셀들이 형성된 더미 셀 영역을 포함할 수 있다.

Description

페리-언더-셀 구조의 메모리 장치 {MEMORY DEVICE HAVING PUC STRUCTURE}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 페리-언더-셀(Peri Under Cell, PUC) 구조의 메모리 장치에서 커패시턴스를 확보할 수 있는 방법에 관한 것이다.
일반적으로 메모리 장치는 데이터를 저장하는 메모리 셀 어레이가 배치되는 코어 영역(즉, 노멀 셀 영역)과 데이터 입출력에 관련된 주변(peripheral) 회로들이 배치되는 주변 영역으로 구분될 수 있다. 주변 영역은 정해진 기능을 담당하는 단위 회로들과 안정적인 전원 전압을 공급하기 위한 커패시터를 포함할 수 있다. 커패시터는 여유 공간에 설계되는 것이 일반적이다. 그러나, 최근 메모리 장치가 고집적화되어 칩 사이즈가 작아짐에 따라 주변 회로의 점유 면적이나 사이즈를 축소해야 할 필요성이 있다. 이에 따라 커패시터를 형성될 수 있는 공간이 감소하는 추세이다.
최근 디램(DRAM)과 플래시(Flash) 메모리를 대체하기 위한 차세대 메모리 장치에 대한 연구가 활발하게 수행되고 있다. 이러한 차세대 메모리 중 하나는, 인가되는 바이어스에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항 상태를 스위칭할 수 있는 물질 즉, 가변 저항 물질을 이용하는 저항성 메모리 장치이며, 그 대표적인 예로, RRAM(Resistive Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 들 수 있다.
특히, 저항성 메모리 장치는 크로스 포인트 (cross point) 구조로 메모리 셀 어레이를 구성하고 있다. 크로스 포인트 구조란 다수의 하부 전극(예, 다수의 로우 라인들(워드 라인들))과 다수의 상부 전극(예, 다수의 컬럼 라인들(비트 라인들))이 서로 교차하도록 형성되고, 그 교차점들 각각에 가변 저항 소자와 선택 소자가 직렬로 연결된 메모리 셀이 배치된 구조를 의미한다.
크로스 포인트 메모리 장치는, 반도체 기판 상에 집적될 때, 주변 영역이 코어 영역의 하부에 배치되는 페리-언더-셀(Peri Under Cell, PUC) 구조를 가지도록 구성될 수 있다. 이 때, 크로스 포인트 메모리 장치의 경우, 디램(DRAM)과는 다르게 셀 커패시터를 사용하지 못하기 때문에 커패시터 용량이 절대적으로 부족하다. 따라서, 크로스 포인트 메모리 장치에서 캐패시턴스를 확보할 수 있는 방안이 절실히 요구되고 있다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는, 주변 영역 상에 형성된 더미 셀들을 이용하여 다수의 커패시터를 형성할 수 있는 PUC 구조의 메모리 장치를 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 메모리 장치는, 데이터 입출력에 관련된 주변 회로들이 배치된 제 1 및 제 2 주변 영역; 상기 제 1 주변 영역 상에 배치되며, 데이터를 저장하는 다수의 메모리 셀들이 형성된 노멀 셀 영역; 및 상기 제 2 주변 영역 상에 배치되며, 다수의 커패시터들을 형성하는 다수의 더미 셀들이 형성된 더미 셀 영역을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 장치는, 기판 상에 형성된 다수의 하위 금속 배선들층을 포함하는 주변 영역; 상기 주변 회로 상에 배치되는 제 1 및 제 2 상위 금속 배선층; 상기 제 1 상위 금속 배선층 상에 배치되며, 상기 제 1 상위 금속 배선층과 컨택을 통해 연결되어 데이터를 저장하는 다수의 노멀 셀들을 포함하는 노멀 셀 영역; 및 상기 제 2 상위 금속 배선층 상에 배치되며, 상기 제 2 상위 금속 배선층과 컨택을 통해 연결되어 다수의 커패시터들을 형성하는 다수의 더미 셀들을 포함하는 더미 셀 영역을 포함할 수 있다.
제안된 실시예에 따른 메모리 장치는, 기존 공정을 활용하여 주변 영역 상에 더미 셀들을 생성하고, 더미 셀들의 워드 라인 및/또는 비트 라인을 이용하여 다수의 커패시터를 형성함으로써 전체 면적의 추가 없이 한정된 공간에서 커패시턴스를 확보할 수 있다는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 저항성 메모리 장치를 개략적으로 설명하는 블록도 이다.
도 2 는 도 1 의 저항성 메모리 장치의 레이아웃을 보여주는 도면 이다.
도 3 는 일반적인 PUC 구조의 저항성 메모리 장치를 보여주는 사시도 이다.
도 4 는 본 발명의 실시예에 따른 PUC 구조의 저항성 메모리 장치를 보여주는 사시도 이다.
도 5 는 본 발명의 실시예에 따른 더미 셀 영역의 더미 셀 어레이를 개략적으로 도시한 도면이다.
도 6a 는 본 발명의 실시예에 따른 1-PLANE으로 구성된 더미 셀 어레이를 보여주는 사시도 이다.
도 6b 는 본 발명의 실시예에 따른 2-PLANE으로 구성된 더미 셀 어레이를 보여주는 사시도 이다.
도 7 은 본 발명의 실시예에 따른 PUC 구조의 저항성 메모리 장치의 개략적인 단면도이다.
도 8a 및 도 8b 는 본 발명의 실시예에 따라 더미 셀 영역의 더미 워드 라인들 사이에 형성된 커패시터들을 보여주는 사시도 및 배치도 이다.
도 9a 및 도 9b 는 본 발명의 실시예에 따라 더미 셀 영역의 더미 비트 라인들 사이에 형성된 커패시터들을 보여주는 사시도 및 배치도 이다.
도 10a 및 도 10b 는 본 발명의 실시예에 다라 더미 셀 영역의 더미 워드 라인들 및 더미 비트 라인들 사이에 형성된 커패시터들을 보여주는 사시도 및 배치도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예들은 저항성 메모리 장치(RRAM: Resistive RAM)를 이용하여 설명할 것이다. 그러나, 본 발명은 플래시 메모리, 상변화 메모리(PRAM: Phase change Random Access Memory), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같은 페리-언더-셀(Peri Under Cell, PUC) 구조의 메모리 장치에 모두 적용될 수 있다.
도 1 은 본 발명의 실시예에 따른 저항성 메모리 장치(100)를 개략적으로 설명하는 블록도 이다.
도 1 을 참조하면, 저항성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더 회로(120), 컬럼 디코더 회로(130), 리드/라이트 회로(140), 전압 생성부(150) 및 제어 로직(160)을 포함할 수 있다. 메모리 셀 어레이(110)를 제외한, 로우 디코더 회로(120), 컬럼 디코더 회로(130), 리드/라이트 회로(140), 전압 생성부(150) 및 제어 로직(160)을 주변 회로(190)로 정의할 수 있다.
메모리 셀 어레이(110)는, 다수의 워드 라인들(미도시)과, 다수의 비트 라인들(미도시)과, 다수의 저항성 메모리 셀들(MC, 이하 "노멀 셀들(MC)”이라고 한다)을 포함할 수 있다. 메모리 셀 어레이(110)는, 다수의 워드 라인들 및 다수의 비트 라인들의 교차점에 각각 위치하는 다수의 노멀 셀들(MC)을 어레이로 배열하여 구성할 수 있다.
로우 디코더 회로(120) 및 컬럼 디코더 회로(130)는, 어드레스 디코더로, 각각 외부 어드레스 신호(ADDR)를 인가받아, 제어 로직(160)의 제어에 의해 메모리 셀 어레이(110) 내 접근하고자 하는 메모리 셀(이하, “타겟 메모리 셀”이라 한다)의 로우 어드레스 및 컬럼 어드레스를 디코딩하여, 타겟 메모리 셀의 워드 라인 및 비트 라인을 선택할 수 있다.
리드/라이트 회로(140)는, 데이터 입출력 회로(미도시)로부터 데이터(DQ)를 제공받아, 제어 로직(160)의 제어에 의해 메모리 셀 어레이(110)에 데이터(DQ)를 라이트하거나, 제어 로직(160)의 제어에 의해 메모리 셀 어레이(110)의 선택된 메모리 셀로부터 독출된 데이터(DQ)를 데이터 입출력 회로로 제공할 수 있다. 리드/라이트 회로(140)는, 센스 앰프 혹은 라이트 드라이버를 포함할 수 있다.
전압 생성부(150)는, 제어 로직(160)의 제어에 따라 라이트 전압, 리드 검증 전압, 리드 전압 등과 같은 동작 전압을 생성하여 로우 디코더 회로(120), 컬럼 디코더 회로(130) 등으로 제공할 수 있다.
제어 로직(160)은, 컨트롤러 혹은 호스트 등의 외부 장치로부터 입력되는 커맨드에 따라 로우 디코더 회로(120), 컬럼 디코더 회로(130), 리드/라이트 회로(140), 전압 생성부(150)를 제어할 수 있다. 예를 들어, 제어 로직(160)은, 라이트 명령에 응답하여 로우 디코더 회로(120), 컬럼 디코더 회로(130), 리드/라이트 회로(140)를 제어하여 메모리 셀 어레이(110)에 데이터를 라이트한다. 또한, 제어 로직(160)은, 리드 명령에 응답하여 로우 디코더 회로(120), 컬럼 디코더 회로(130), 리드/라이트 회로(140)를 제어하여 메모리 셀 어레이(110)로부터 데이터를 리드한다.
도 2 는 도 1 의 저항성 메모리 장치(100)의 레이아웃을 보여주는 도면 이다.
도 2 를 참조하면, 메모리 셀 어레이(110)는 적어도 하나의 매트(1101, 1102, 1103, 1104)를 포함할 수 있다. 도 2 의 도면 부호 “X-DEC”는 로우 디코더 회로(120)를 의미하며, 도면 부호 “Y-DEC”는 컬럼 디코더 회로(130)를 의미한다. 각각의 매트(1101, 1102, 1103, 1104)는 다수의 단위 메모리 셀 어레이(1000)를 포함하고, 타겟 메모리 셀의 어드레스에 따라 디코더(X-DEC, Y-DEC)에 의해 적어도 하나의 메모리 셀이 선택된다.
저항성 메모리 장치(100)는, 메모리 셀 어레이(110)의 다수의 매트들(1101, 1102, 1103, 1104)이 배치되는 노멀 셀 영역(1100)과 노멀 셀 영역(1100)을 제외한 주변 영역(1900)으로 구분될 수 있다. 주변 영역(1900)은, 메모리 셀 어레이(110)와 인접하게 배치되는 로우 디코더 회로(120) 및 컬럼 디코더 회로(130)가 배치되는 제 1 주변 영역(1902)과, 로우 디코더 회로(120) 및 컬럼 디코더 회로(130)를 제외한 도 1 의 리드/라이트 회로(140), 전압 생성부(150) 및 제어 로직(160), 데이터 입출력 처리부(미도시) 등이 배치되는 제 2 주변 영역(1904)을 포함할 수 있다. 데이터 입출력 패드, 어드레스 패드, 커맨드 패드, 전원 패드(전원전압 패드, 접지전압 패드) 등도 제 2 주변 영역(1904)에 배치될 수 있다.
한편, 크로스 포인트 메모리 장치의 경우, 반도체 기판 상에 집적될 때, 주변 영역(1900)이 노멀 셀 영역(1100)의 하부에 배치되는 페리-언더-셀(Peri Under Cell, PUC) 구조를 가지도록 구성될 수 있다.
도 3 는 일반적인 PUC 구조의 저항성 메모리 장치(100)를 보여주는 사시도 이다.
도 3 을 참조하면, 저항성 메모리 장치(100)는, 반도체 기판(미도시) 상에 주변 영역(1900)이 배치된다. 주변 영역(1900)은, 제 1 주변 영역(1902)과 제 2 주변 영역(1904)으로 구분될 수 있다. 제 1 주변 영역(1902)에는, 메모리 셀 어레이(110)와 인접하게 배치되는 로우 디코더 회로(120) 및 컬럼 디코더 회로(130)가 배치될 수 있다. 제 2 주변 영역(1904)에는, 로우 디코더 회로(120) 및 컬럼 디코더 회로(130)를 제외한 나머지 주변 회로들이 배치될 수 있다. 제 1 주변 영역(1902) 상에 메모리 셀 어레이(110)이 배치됨으로써 PUC 구조의 메모리 장치가 구현될 수 있다.
한편, 상기와 같은 PUC 구조의 저항성 메모리 장치에서, 메모리 장치를 제조할 때 노멀 셀 영역(1100)과 주변 영역(1900) 사이의 단차가 발생하기 때문에 메모리 셀 어레이(110) 형성 후 금속 배선 공정에 어려움이 많다.
도 4 는 본 발명의 실시예에 따른 PUC 구조의 저항성 메모리 장치(100)를 보여주는 사시도 이다.
도 4 를 참조하면, 저항성 메모리 장치(100)는, 반도체 기판(미도시) 상에 주변 영역(1900)이 배치된다. 주변 영역(1900)에는, 데이터 입출력에 관련된 주변 회로들이 배치될 수 있다. 마찬가지로, 주변 영역(1900)은, 제 1 주변 영역(1902)과 제 2 주변 영역(1904)으로 구분될 수 있다. 제 1 주변 영역(1902)에는, 도 1 의 메모리 셀 어레이(110)와 인접하게 배치되는 로우 디코더 회로(120) 및 컬럼 디코더 회로(130)가 배치될 수 있다. 제 2 주변 영역(1904)에는, 로우 디코더 회로(120) 및 컬럼 디코더 회로(130)를 제외한 나머지 주변 회로들이 배치될 수 있다.
또한, 저항성 메모리 장치(100)는, 제 1 주변 영역(1902) 상에 배치된 노멀 셀 영역(1100) 및 제 2 주변 영역(1904) 상에 배치된 더미 셀 영역(1200)을 포함할 수 있다. 노멀 셀 영역(1100)에는, 데이터를 저장하는 다수의 메모리 셀들(즉, 노멀 셀들)이 형성될 수 있다. 더미 셀 영역(1200)은, 제 2 주변 영역(1904) 상에서 노멀 셀 영역(1100)의 일측에 배치될 수 있다. 더미 셀 영역(1200)에는, 다수의 커패시터들을 형성하는 다수의 더미 셀들이 형성될 수 있다.
제안 발명에서는, 제 2 주변 영역(1904) 상에, 다수의 더미 셀들(미도시)이 배치된 더미 셀 영역(1200)을 추가로 형성하여 노멀 셀 영역(1100)과 주변 영역(1900) 사이의 단차를 최소화할 수 있다. 또한, 더미 셀 영역(1200)에 형성된 더미 셀들의 워드 라인 및/또는 비트 라인을 이용하여 커패시터를 형성함으로써 전체 면적의 추가 없이 한정된 공간에서 커패시턴스를 확보할 수 있다.
도 5 는 본 발명의 실시예에 따른 더미 셀 영역(1200)을 개략적으로 도시한 도면이다.
도 5 를 참조하면, 더미 셀 영역(1200)에는, 다수의 더미 셀들(DMC)이 어레이로 배열된 더미 셀 어레이(200)가 배치될 수 있다. 더미 셀 어레이(200)는, 다수의 더미 워드 라인들(DWL0 ∼ DWLn)과, 다수의 더미 비트 라인들(DBL0 ∼ DBLm)과, 다수의 더미 워드 라인들(DWL0 ∼ DWLn) 및 다수의 더미 비트 라인들(DBL0 ∼ DBLm)의 교차점에 각각 위치하는 다수의 저항성 메모리 셀들(DMC, 이하 "더미 셀들(DMC)”이라고 한다)을 포함할 수 있다.
다수의 더미 셀들(DMC)은, 메모리 셀 어레이(110)에 배치된 다수의 노멀 셀들(도 1 의 MC)을 형성하기 위한 공정을 이용하여 형성될 수 있다. 즉, 다수의 더미 셀들(DMC)은 다수의 노멀 셀들(MC)과 동일한 공정을 통해 동시에 형성될 수 있다. 다수의 더미 셀들(DMC)은 다수의 노멀 셀들(MC)과 동일한 구성을 가질 수 있다. 예를 들어, 더미 셀들(DMC)은 각각, 저항성 메모리 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 저항성 메모리 소자(R)는 가변 저항 소자 또는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다. 저항성 메모리 소자(R)는 해당 더미 워드 라인과 해당 더미 비트 라인의 전압 차에 의해 저항 값이 가변될 수 있다. 저항성 메모리 소자(R)은, 예를 들어, 칼코겐 화합물을 이용한 상변화 메모리 셀, 자기 터널링 효과를 이용한 자성 메모리 셀, 전이 금속 산화물을 이용한 저항 메모리 셀, 폴리머 메모리 셀, 페로브스카이트를 이용한 메모리 셀, 강유전 커패시터를 이용한 강유전 메모리 셀 등이 될 수 있으나 이에 한정되는 것은 아니다. 선택 소자(D)는, 다이오드(diode), 바이폴라(bipolar) 트랜지스터, 또는 모스(MOS) 트랜지스터로 구성될 수 있다.
상기와 같이, 더미 셀들(DMC)은, 반도체 기판 상에 집적될 때, 도전성 라인들/금속 배선들(즉, 더미 워드 라인과 더미 비트 라인) 사이에 위치될 수 있다.
도 6a 는 본 발명의 실시예에 따른 1-PLANE으로 구성된 더미 셀 어레이(200)를 보여주는 사시도 이다.
도 6a 를 참조하면, 더미 셀 어레이(200)는, 제 1 방향(즉, X 방향)으로 연장되어 제 2 방향(즉, Y 방향)으로 배열된 다수의 더미 워드 라인들(DWL)과, Y 방향으로 연장되어 X 방향으로 배열된 다수의 더미 비트 라인들(DBL)과, 다수의 더미 워드 라인들(DWL) 및 다수의 더미 비트 라인들(DBL)의 각 교차점에 위치하는 다수의 더미 셀들(DMC)을 갖는 크로스-포인트 어레이로 구성될 수 있다. 참고로, 도 6a 의 다수의 더미 워드 라인들(DWL)은, 도 5 의 더미 워드 라인들(DWL0 ~ DWLn)에 대응되고, 다수의 더미 비트 라인들(DBL)은, 도 5 의 더미 비트 라인들(DBL0 ∼ DBLm)에 대응될 수 있다.
도 6b 는 본 발명의 실시예에 따른 2-PLANE으로 구성된 더미 셀 어레이(200)를 보여주는 사시도 이다.
도 6b 를 참조하면, 더미 셀 어레이(200)는, 제 1 방향(즉, X 방향)으로 연장되어 제 2 방향(즉, Y 방향)으로 배열되고, 제 3 방향(즉, Z 방향)으로 적층된 다수의 제 1 더미 워드 라인들(DWLL) 및 다수의 제 2 더미 워드 라인들(DWLU)과, Z 방향으로 인접한 제 1 더미 워드 라인들(DWLL) 및 제 2 더미 워드 라인들(DWLU) 사이에서, Y 방향으로 연장되어 X 방향으로 배열된 다수의 더미 비트 라인들(DBL)과, 다수의 제 1 더미 워드 라인들(DWLL) 및 다수의 더미 비트 라인들(DBL)의 각 교차점에 위치하는 다수의 제 1 더미 셀들(DMC1)과, 다수의 제 2 더미 워드 라인들(DWLU) 및 다수의 더미 비트 라인들(DBL)의 각 교차점에 위치하는 다수의 제 2 더미 셀들(DMC2)을 갖는 크로스-포인트 어레이로 구성될 수 있다. 바람직하게, X, Y, Z 방향은 서로 직교하는 방향일 수 있다.
참고로, 도 6b 의 제 1 더미 워드 라인들(DWLL) 및 제 2 더미 워드 라인들(DWLU)은 각각, 도 5 의 더미 워드 라인들(DWL0 ~ DWLn)에 대응되고, 다수의 더미 비트 라인들(DBL)은, 도 5 의 더미 비트 라인들(DBL0 ∼ DBLm)에 대응될 수 있다.
제 1 더미 워드 라인들(DWLL) 및 제 2 더미 워드 라인들(DWLU)은 Z 방향으로 적층되어 3차원 구조를 가질 수 있다. 다수의 더미 비트 라인들(DBL)은 Z 방향으로 인접한 제 1 더미 워드 라인들(DWLL) 및 제 2 더미 워드 라인들(DWLU)에 공유될 수 있다. 한편, 도 6b 에서는, 한 쌍의 더미 워드 라인, 즉, 제 1 더미 워드 라인들(DWLL) 및 제 2 더미 워드 라인들(DWLU)이 Z 방향으로 적층된 경우가 예를 들어 도시되어 있으며, 이를 2-PLANE 더미 셀 어레이(200)로 정의할 수 있다. 하지만, 본 발명은 이에 한정되지 않으며, 2개 이상의 더미 워드 라인들이 Z 방향으로 적층되는 멀티-플레인 구조로 형성될 수 있다.
도 7 은 본 발명의 실시예에 따른 PUC 구조의 저항성 메모리 장치의 개략적인 단면도이다. 도 7 은 도 4 의 A-A'선을 절단하여 나타낸 단면도이다. 이하에서는, 설명의 편의를 위해, 한 쌍의 제 1 더미 워드 라인(DWL0) 및 제 2 더미 워드 라인(DWL1)이 적층된 2-PLANE으로 구성된 더미 셀 어레이를 포함하는 저항성 메모리 장치를 예로 들어 설명한다.
도 7 을 참조하면, 저항성 메모리 장치는, 반도체 기판(300) 상에 형성된 주변 영역(1900)과, 주변 영역(1900) 중 제 1 주변 영역(1902) 상에 형성된 노멀 셀 영역(1100)과, 제 2 주변 영역(1904) 상에 형성된 더미 셀 영역(1200)을 포함할 수 있다. 저항성 메모리 장치는, 다수의 제 1 내지 제 5 금속 배선층(M1~M5)을 포함할 수 있다. 이하에서, 제 1 내지 제 3 금속 배선층(M1~M3)은 하위 금속 배선층으로 정의하고, 제 4 내지 제 5 금속 배선층(M4, M5)은 상위 금속 배선층으로 정의할 수 있다.
다수의 제 1 내지 제 3 금속 배선층(M1~M3)은, 반도체 기판(300) 상에 형성되며, 주변 영역(1900)에 배치될 수 있다. 제 1 내지 제 3 금속 배선층(M1~M3)은 컨택(CT)을 통해 서로 연결되며, 제 1 내지 제 3 금속 배선층(M1~M3) 사이에는 층간 절연막(310)이 위치할 수 있다. 반도체 기판(300)과 층간 절연막(310) 사이에 주변 회로(미도시)가 위치할 수 있다. 주변 회로는 다양한 기능을 수행하기 위한 다수의 트랜지스터들(미도시)을 포함할 수 있다. 각각의 트랜지스터는 게이트 전극과 게이트 전극을 중심으로 대칭적으로 배치된 소스 및 드레인 영역을 포함할 수 있다.
다수의 제 4 금속 배선층(M4)은 주변 영역(1900) 상에 형성될 수 있다. 다수의 제 4 금속 배선층(M4)은, 컨택(CT)을 통해 제 1 내지 제 3 금속 배선층(M1~M3)과 연결될 수 있다. 다수의 제 4 금속 배선층(M4)은, 노멀 셀 영역(1100)에 배치되며 컨택(CT)을 통해 제 1 더미 워드 라인(DWL0) 및 제 2 더미 워드 라인(DWL1)과 연결되는 제 1 상위 금속 배선층(M41, M42)과, 더미 셀 영역(1200)에 배치되며 컨택(CT)을 통해 제 1 워드 라인(WL0) 및 제 2 워드 라인(WL1)과 연결되는 제 2 상위 금속 배선층(M43, M44)으로 구분될 수 있다. 제 1 상위 금속 배선층(M41, M42)은, 제 1 더미 워드 라인(DWL0) 및 제 2 더미 워드 라인(DWL1)을 통해 다수의 노멀 셀들(MC1, MC2)과 연결될 수 있다. 제 2 상위 금속 배선층(M43, M44)은, 제 1 워드 라인(WL0) 및 제 2 워드 라인(WL1)을 통해 다수의 더미 셀들(DMC1, DMC2)과 연결될 수 있다.
다수의 제 5 금속 배선층(M51, M52)은 노멀 셀 영역(1100) 및 더미 셀 영역(1200) 상에 형성될 수 있다. 즉, 노멀 셀 영역(1100)은, 제 1 상위 금속 배선층(M41, M42)과 제 5 금속 배선층(M51) 사이에 위치하고, 더미 셀 영역(1200)은, 제 2 상위 금속 배선층(M43, M44)과 제 5 금속 배선(M52) 사이에 위치할 수 있다.
도 7 에 도시된 바와 같이, 노멀 셀 영역(1100)의 노멀 셀들(MC1, MC2)과 제 1 주변 영역(1902)의 주변 회로(즉, 도 1 의 로우 디코더 회로(120) 및 컬럼 디코더 회로(130))는 다수의 제 1 내지 제 4 금속 배선층(M1~M4)을 통해 서로 연결될 수 있다. 또한, 제 1 주변 영역(1902)의 주변 회로와 제 2 주변 영역(1904)의 주변 회로(즉, 도 1 의 리드/라이트 회로(140), 전압 생성부(150) 및 제어 로직(160), 데이터 입출력 처리부(미도시))는 제 1 내지 제 3 금속 배선층(M1~M3)을 통해 서로 연결될 수 있다.
노멀 셀 영역(1100)의 노멀 셀들(MC1, MC2) 및 더미 셀 영역(1200)의 더미 셀들(DMC1, DMC2)는 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 노멀 셀들(MC1, MC2) 및 더미 셀들(DMC1, DMC2)는, X 및 Y 방향들을 따라 신장된 평면 상에, Z 방향을 따라 적층된 구조물을 형성할 수 있다. 반면에 주변 영역(1900)의 주변 회로는 평면 구조를 갖는다. 주변 회로는 X 및 Z 방향들을 따라 신장된 평면 상에 형성된다.
이하에서는, 더미 셀 영역(1200)의 더미 워드 라인 및/또는 더미 비트 라인을 이용하여 커패시터들을 형성하는 방법에 대해 논의하기로 한다.
도 8a 및 도 8b 는 본 발명의 실시예에 따라 더미 셀 영역(1200)의 더미 워드 라인들(DWL) 사이에 형성된 커패시터들(WCAP)을 보여주는 사시도 및 배치도 이다.
도 8a 및 도 8b 를 참조하면, 더미 셀 영역(1200)의 다수의 더미 워드 라인들(DWL)은, 전원전압(VDD)단과 연결된 홀수 번째(ODD) 더미 워드 라인들(DWL_ODD) 및 접지전압(VSS)단과 연결된 짝수 번째(EVEN) 더미 워드 라인들(DWL_EVEN)을 포함할 수 있다. 특히, 제안 발명에서, 더미 셀 영역(1200)에는, 제 1 연결부(CPL1) 및 제 2 연결부(CPL2)가 추가로 배치될 수 있다. 제 1 연결부(CPL1)는, 다수의 더미 워드 라인들(DWL)의 일측에 배치되며 다수의 더미 워드 라인들(DWL)이 연장된 X 방향과 직교하는 Y 방향으로 연장되어, 홀수 번째 더미 워드 라인들(DWL_ODD)을 서로 연결할 수 있다. 제 2 연결부(CPL2)는, 다수의 더미 워드 라인들(DWL)의 타측에 배치되며 Y 방향으로 연장되어, 짝수 번째 더미 워드 라인들(DWL_EVEN)을 서로 연결할 수 있다. 상기와 같은 구성으로, 다수의 커패시터들(WCAP)이 홀수 번째 더미 워드 라인들(DWL_ODD)과 짝수 번째 더미 워드 라인들(DWL_EVEN) 사이에 형성될 수 있다. 이 때, 다수의 커패시터들(WCAP)은, 홀수 번째 더미 워드 라인들(DWL_ODD)과 짝수 번째 더미 워드 라인들(DWL_EVEN) 사이에서 Y 방향으로 직렬 연결될 수 있다.
1-PLANE으로 구성된 더미 셀 어레이의 경우, 홀수 번째 더미 워드 라인들(DWL_ODD)은 더미 워드 라인들(DWL0, DWL2, …, DWLn-1)을 포함할 수 있고, 짝수 번째 더미 워드 라인들(DWL_EVEN)은 더미 워드 라인들(DWL1, DWL3, …, DWLn)을 포함할 수 있다.
2-PLANE으로 구성된 더미 셀 어레이의 경우, 제 1 더미 워드 라인들(DWLL) 및 제 2 더미 워드 라인들(DWLU) 중 적어도 하나가 도 8a 및 도 8b 의 구성으로 배치될 수 있다. 실시예에 따라, 제 1 더미 워드 라인들(DWLL) 및 제 2 더미 워드 라인들(DWLU)이 모두 도 8a 및 도 8b 의 구성으로 배치되는 경우, 제 1 더미 워드 라인들(DWLL)의 홀수 번째 더미 워드 라인들(DWLL_ODD)과 제 2 더미 워드 라인들(DWLU)의 홀수 번째 더미 워드 라인들(DWLU_ODD)이 서로 다른 전원전압을 인가받도록 구성함으로써, 다수의 커패시터들이 홀수 번째 더미 워드 라인들(DWLL_ODD)과 홀수 번째 더미 워드 라인들(DWLU_ODD) 사이에서 Z 방향으로 추가로 형성될 수 있다. 마찬가지로, 제 1 더미 워드 라인들(DWLL)의 짝수 번째 더미 워드 라인들(DWLL_EVEN)과 제 2 더미 워드 라인들(DWLU)의 짝수 번째 더미 워드 라인들(DWLU_EVEN)이 서로 다른 전원전압을 인가받도록 구성함으로써, 다수의 커패시터들이 짝수 번째 더미 워드 라인들(DWLL_EVEN)과 짝수 번째 더미 워드 라인들(DWLU_EVEN) 사이에서 Z 방향으로 추가로 형성될 수 있다.
한편, 도 8a 및 도 8b 에서는, 홀수 번째 더미 워드 라인들(DWL_ODD)이 전원전압(VDD)단과 연결되고, 짝수 번째 더미 워드 라인들(DWL_EVEN)이 접지전압(VSS)단과 연결된 경우를 설명하였지만, 제안 발명은 이에 한정되지 않는다. 즉, 홀수 번째 더미 워드 라인들(DWL_ODD)이 접지전압(VSS)단과 연결되고, 짝수 번째 더미 워드 라인들(DWL_EVEN)이 전원전압(VDD)단과 연결될 수 있다.
도 9a 및 도 9b 는 본 발명의 실시예에 따라 더미 셀 영역(1200)의 더미 비트 라인들(DBL) 사이에 형성된 커패시터들(BCAP)을 보여주는 사시도 및 배치도 이다.
도 9a 및 도 9b 를 참조하면, 더미 셀 영역(1200)의 다수의 더미 비트 라인들(DBL)은, 전원전압(VDD)단과 연결된 홀수 번째 더미 비트 라인들(DBL_ODD) 및 접지전압(VSS)단과 연결된 짝수 번째 더미 비트 라인들(DBL_EVEN)을 포함할 수 있다. 특히, 제안 발명에서, 더미 셀 영역(1200)에는, 제 3 연결부(CPL3) 및 제 4 연결부(CPL4)가 추가로 배치될 수 있다. 제 3 연결부(CPL3)는, 다수의 더미 비트 라인들(DBL)의 일측에 배치되며 다수의 더미 비트 라인들(DBL)이 연장된 Y 방향과 직교하는 X 방향으로 연장되어, 홀수 번째 더미 비트 라인들(DBL_ODD)을 서로 연결할 수 있다. 제 4 연결부(CPL4)는, 다수의 더미 비트 라인들(DBL)의 타측에 배치되며 X 방향으로 연장되어, 짝수 번째 더미 비트 라인들(DBL_EVEN)을 서로 연결할 수 있다. 상기와 같은 구성으로, 다수의 커패시터들(BCAP)이 홀수 번째 더미 비트 라인들(DBL_ODD)과 짝수 번째 더미 비트 라인들(DBL_EVEN) 사이에 형성될 수 있다. 이 때, 다수의 커패시터들(BCAP)은, 홀수 번째 홀수 번째 더미 비트 라인들(DBL_ODD)과 짝수 번째 더미 비트 라인들(DBL_EVEN) 사이에서 X 방향으로 직렬 연결될 수 있다.
한편, 도 9a 및 도 9b 에서는, 홀수 번째 더미 비트 라인들(DBL_ODD)이 전원전압(VDD)단과 연결되고, 짝수 번째 더미 비트 라인들(DBL_EVEN)이 접지전압(VSS)단과 연결된 경우를 설명하였지만, 제안 발명은 이에 한정되지 않는다. 즉, 홀수 번째 더미 비트 라인들(DBL_ODD)이 접지전압(VSS)단과 연결되고, 짝수 번째 더미 비트 라인들(DBL_EVEN)이 전원전압(VDD)단과 연결될 수 있다.
도 10a 및 도 10b 은 본 발명의 실시예에 따라 더미 셀 영역(1200)의 더미 워드 라인들(DWL) 및 더미 비트 라인들(DBL) 사이에 형성된 커패시터들(WCAP, WBCAP)을 보여주는 사시도 및 배치도 이다.
도 10a 및 도 10b 를 참조하면, 더미 셀 영역(1200)의 다수의 더미 워드 라인들(DWL)은, 전원전압(VDD)단과 연결된 홀수 번째 더미 워드 라인들(DWL_ODD) 및 접지전압(VSS)단과 연결된 짝수 번째 더미 워드 라인들(DWL_EVEN)을 포함할 수 있다. 더미 셀 영역(1200)의 다수의 더미 비트 라인들(DBL)은, 접지전압(VSS)단과 연결된 홀수 번째 더미 비트 라인들(DBL_ODD) 및 접지전압(VSS)단과 연결된 짝수 번째 더미 비트 라인들(DBL_EVEN)을 포함할 수 있다. 또한, 더미 셀 영역(1200)에는, 제 1 내지 제 4 연결부(CPL1 ~ CPL4)가 추가로 배치될 수 있다. 제 1 연결부(CPL1)는, 다수의 더미 워드 라인들(DWL)의 일측에 배치되며 Y 방향으로 연장되어, 홀수 번째 더미 워드 라인들(DWL_ODD)을 서로 연결할 수 있다. 제 2 연결부(CPL2)는, 다수의 더미 워드 라인들(DWL)의 타측에 배치되며 Y 방향으로 연장되어, 짝수 번째 더미 워드 라인들(DWL_EVEN)을 서로 연결할 수 있다. 제 3 연결부(CPL3)는, 다수의 더미 비트 라인들(DBL)의 일측에 배치되며 X 방향으로 연장되어, 홀수 번째 더미 비트 라인들(DBL_ODD)을 서로 연결할 수 있다. 제 4 연결부(CPL4)는, 다수의 더미 비트 라인들(DBL)의 타측에 배치되며 X 방향으로 연장되어, 짝수 번째 더미 비트 라인들(DBL_EVEN)을 서로 연결할 수 있다.
상기와 같은 구성으로, 다수의 커패시터들(WCAP)이 홀수 번째 더미 워드 라인들(DWL_ODD)과 짝수 번째 더미 워드 라인들(DWL_EVEN) 사이에 형성될 수 있다. 이와 동시에, 다수의 커패시터들(WBCAP)이, 홀수 번째 더미 워드 라인들(DWL_ODD)과 더미 비트 라인들(DBL_ODD, DBL_EVEN) 사이에 형성될 수 있다. 이 때, 다수의 커패시터들(WCAP)은, 홀수 번째 더미 워드 라인들(DWL_ODD)과 짝수 번째 더미 워드 라인들(DWL_EVEN) 사이에서 Y 방향으로 직렬 연결되고, 다수의 커패시터들(WBCAP)은, 홀수 번째 더미 워드 라인들(DWL_ODD)과 더미 비트 라인들(DBL_ODD, DBL_EVEN) 사이에서 Z 방향으로 형성될 수 있다.
1-PLANE으로 구성된 더미 셀 어레이의 경우, 홀수 번째 더미 워드 라인들(DWL_ODD)은 더미 워드 라인들(DWL0, DWL2, …, DWLn-1)을 포함할 수 있고, 짝수 번째 더미 워드 라인들(DWL_EVEN)은 더미 워드 라인들(DWL1, DWL3, …, DWLn)을 포함할 수 있다.
2-PLANE으로 구성된 더미 셀 어레이의 경우, 제 1 더미 워드 라인들(DWLL) 및 제 2 더미 워드 라인들(DWLU) 중 적어도 하나가 도 10a 및 도 10b 의 구성으로 배치될 수 있다. 이 때, 제 1 더미 워드 라인들(DWLL) 및 제 2 더미 워드 라인들(DWLU)이 모두 도 10a 및 도 10b 의 구성으로 배치되는 경우, 다수의 커패시터들(WBCAP)이 제 1 더미 워드 라인들(DWLL)의 홀수 번째 더미 워드 라인들(DWLL_ODD)과 더미 비트 라인들(DBL_ODD, DBL_EVEN) 사이에서 Z 방향으로 형성되고, 제 2 더미 워드 라인들(DWLU)의 홀수 번째 더미 워드 라인들(DWLU_ODD)과 더미 비트 라인들(DBL_ODD, DBL_EVEN) 사이에서 Z 방향으로 형성될 수 있다.
상기와 같이, 제안 발명은, PUC 구조의 크로스 포인트 메모리 장치에서, 기존 공정을 활용하여 주변 영역 상에 더미 셀들을 생성하고, 더미 셀들의 워드 라인 및/또는 비트 라인을 이용하여 커패시터를 형성할 수 있다. 따라서, 전체 면적의 추가 없이 한정된 공간에서 커패시턴스를 확보할 수 있다는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (22)

  1. 데이터 입출력에 관련된 주변 회로들이 배치된 제 1 및 제 2 주변 영역;
    상기 제 1 주변 영역 상에 배치되며, 데이터를 저장하는 다수의 메모리 셀들이 형성된 노멀 셀 영역; 및
    상기 제 2 주변 영역 상에 배치되며, 다수의 커패시터들을 형성하는 다수의 더미 셀들이 형성된 더미 셀 영역
    을 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 더미 셀 영역은,
    제 1 방향으로 연장되며 제 2 방향으로 배열된 다수의 더미 워드 라인들;
    상기 제 2 방향으로 연장되며 상기 제 1 방향으로 배열된 다수의 더미 비트 라인들; 및
    상기 더미 워드 라인들과 상기 더미 비트 라인들 사이에 각각 연결된 상기 다수의 더미 셀들
    을 포함하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 다수의 더미 워드 라인들은,
    제 1 전원전압단과 연결된 홀수 번째 더미 워드 라인들; 및
    제 2 전원전압단과 연결된 짝수 번째 더미 워드 라인들
    을 포함하며,
    상기 커패시터들은 상기 홀수 번째 더미 워드 라인들과 상기 짝수 번째 더미 워드 라인들 사이에 형성되는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 더미 셀 영역은,
    상기 다수의 더미 워드 라인들의 일측에 배치되며 상기 제 2 방향으로 연장되어 상기 홀수 번째 더미 워드 라인들을 서로 연결하는 제 1 연결부; 및
    상기 다수의 더미 워드 라인들의 타측에 배치되며 상기 제 2 방향으로 연장되어, 상기 짝수 번째 더미 워드 라인들을 서로 연결하는 제 2 연결부
    를 더 포함하는 메모리 장치.
  5. 제 3 항에 있어서,
    상기 다수의 더미 비트 라인들은,
    상기 제 2 전원전압단과 연결되며,
    상기 커패시터들은 상기 홀수 번째 더미 워드 라인들과 상기 더미 비트 라인들 사이에 형성되는 메모리 장치.
  6. 제 2 항에 있어서,
    상기 다수의 더미 비트 라인들은,
    제 1 전원전압단과 연결된 홀수 번째 더미 비트 라인들; 및
    제 2 전원전압단과 연결된 짝수 번째 더미 비트 라인들
    을 포함하며,
    상기 커패시터들은 상기 홀수 번째 더미 비트 라인들과 상기 짝수 번째 더미 비트 라인들 사이에 형성되는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 더미 셀 영역은,
    상기 다수의 더미 비트 라인들의 일측에 배치되며 상기 제 1 방향으로 연장되어 상기 홀수 번째 더미 비트 라인들을 서로 연결하는 제 3 연결부; 및
    상기 다수의 더미 비트 라인들의 타측에 배치되며 상기 제 2 방향으로 연장되어, 상기 짝수 번째 더미 비트 라인들을 서로 연결하는 제 4 연결부
    를 더 포함하는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 더미 셀 영역은,
    제 1 방향으로 연장되어 제 2 방향으로 배열되고, 제 3 방향으로 적층된 다수의 제 1 더미 워드 라인들 및 다수의 제 2 더미 워드 라인들;
    상기 제 3 방향으로 인접한 상기 제 1 더미 워드 라인들 및 상기 제 2 더미 워드 라인들 사이에서, 상기 제 2 방향으로 연장되며 상기 제 1 방향으로 배열된 다수의 더미 비트 라인들;
    상기 제 1 더미 워드 라인들과 상기 더미 비트 라인들의 각 교차점에 위치하는 다수의 제 1 더미 셀들; 및
    상기 제 2 더미 워드 라인들과 상기 더미 비트 라인들의 각 교차점에 위치하는 다수의 제 2 더미 셀들
    을 포함하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 다수의 제 1 더미 워드 라인들은,
    제 1 전원전압단과 연결된 제 1 홀수 번째 더미 워드 라인들; 및
    제 2 전원전압단과 연결된 제 1 짝수 번째 더미 워드 라인들
    을 포함하며,
    상기 커패시터들은 상기 제 1 홀수 번째 더미 워드 라인들과 상기 제 1 짝수 번째 더미 워드 라인들 사이에 형성되는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 다수의 제 2 더미 워드 라인들은,
    상기 제 2 전원전압단과 연결된 제 2 홀수 번째 더미 워드 라인들; 및
    상기 제 1 전원전압단과 연결된 제 2 짝수 번째 더미 워드 라인들
    을 포함하며,
    상기 커패시터들은 상기 제 2 홀수 번째 더미 워드 라인들과 상기 제 2 짝수 번째 더미 워드 라인들 사이에 형성되고, 상기 제 1 홀수 번째 더미 워드 라인들과 상기 제 2 홀수 번째 더미 워드 라인들 사이에 형성되고, 상기 제 1 짝수 번째 더미 워드 라인들과 상기 제 2 짝수 번째 더미 워드 라인들 사이에 형성되는 메모리 장치.
  11. 제 9 항에 있어서,
    상기 다수의 더미 비트 라인들은,
    상기 제 2 전원전압단과 연결되며,
    상기 커패시터들은 상기 제 1 홀수 번째 더미 워드 라인들과 상기 더미 비트 라인들 사이에 형성되는 메모리 장치.
  12. 제 8 항에 있어서,
    상기 다수의 더미 비트 라인들은,
    제 1 전원전압단과 연결된 홀수 번째 더미 비트 라인들; 및
    제 2 전원전압단과 연결된 짝수 번째 더미 비트 라인들
    을 포함하며,
    상기 커패시터들은 상기 홀수 번째 더미 비트 라인들과 상기 짝수 번째 더미 비트 라인들 사이에 형성되는 메모리 장치.
  13. 제 1 항에 있어서,
    상기 제 1 주변 영역에는,
    로우 디코더 회로 및 컬럼 디코더 회로가 배치되는 메모리 장치.
  14. 기판 상에 형성된 다수의 하위 금속 배선들층을 포함하는 주변 영역;
    상기 주변 회로 상에 배치되는 제 1 및 제 2 상위 금속 배선층;
    상기 제 1 상위 금속 배선층 상에 배치되며, 상기 제 1 상위 금속 배선층과 컨택을 통해 연결되어 데이터를 저장하는 다수의 노멀 셀들을 포함하는 노멀 셀 영역; 및
    상기 제 2 상위 금속 배선층 상에 배치되며, 상기 제 2 상위 금속 배선층과 컨택을 통해 연결되어 다수의 커패시터들을 형성하는 다수의 더미 셀들을 포함하는 더미 셀 영역
    을 포함하는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 더미 셀 영역은,
    제 1 방향으로 연장되며 제 2 방향으로 배열된 다수의 더미 워드 라인들;
    상기 제 2 방향으로 연장되며 상기 제 1 방향으로 배열된 다수의 더미 비트 라인들; 및
    상기 더미 워드 라인들과 상기 더미 비트 라인들 사이에 각각 연결된 상기 다수의 더미 셀들
    을 포함하는 메모리 장치.
  16. 제 15 항에 있어서,
    상기 다수의 더미 워드 라인들은,
    제 1 전원전압단과 연결된 홀수 번째 더미 워드 라인들; 및
    제 2 전원전압단과 연결된 짝수 번째 더미 워드 라인들
    을 포함하며,
    상기 커패시터들은 상기 홀수 번째 더미 워드 라인들과 상기 짝수 번째 더미 워드 라인들 사이에 형성되는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 다수의 더미 비트 라인들은,
    상기 제 2 전원전압단과 연결되며,
    상기 커패시터들은 상기 홀수 번째 더미 워드 라인들과 상기 더미 비트 라인들 사이에 형성되는 메모리 장치.
  18. 제 15 항에 있어서,
    상기 다수의 더미 비트 라인들은,
    제 1 전원전압단과 연결된 홀수 번째 더미 비트 라인들; 및
    제 2 전원전압단과 연결된 짝수 번째 더미 비트 라인들
    을 포함하며,
    상기 커패시터들은 상기 홀수 번째 더미 비트 라인들과 상기 짝수 번째 더미 비트 라인들 사이에 형성되는 메모리 장치
  19. 제 14 항에 있어서,
    상기 더미 셀 영역은,
    제 1 방향으로 연장되어 제 2 방향으로 배열되고, 제 3 방향으로 적층된 다수의 더미 워드 라인들;
    상기 제 3 방향으로 인접한 상기 더미 워드 라인들 사이에서, 상기 제 2 방향으로 연장되며 상기 제 1 방향으로 배열된 다수의 더미 비트 라인들; 및
    상기 더미 워드 라인들과 상기 더미 비트 라인들의 각 교차점에 위치하는 상기 다수의 더미 셀들
    을 포함하는 메모리 장치.
  20. 제 19 항에 있어서,
    상기 다수의 더미 워드 라인들은,
    제 1 전원전압단과 연결된 홀수 번째 더미 워드 라인들; 및
    제 2 전원전압단과 연결된 짝수 번째 더미 워드 라인들
    을 포함하며,
    상기 커패시터들은 상기 홀수 번째 더미 워드 라인들과 상기 짝수 번째 더미 워드 라인들 사이에 형성되는 메모리 장치.
  21. 제 20 항에 있어서,
    상기 다수의 더미 비트 라인들은,
    상기 제 2 전원전압단과 연결되며,
    상기 커패시터들은 상기 홀수 번째 더미 워드 라인들과 상기 더미 비트 라인들 사이에 형성되는 메모리 장치.
  22. 제 19 항에 있어서,
    상기 다수의 더미 비트 라인들은,
    제 1 전원전압단과 연결된 홀수 번째 더미 비트 라인들; 및
    제 2 전원전압단과 연결된 짝수 번째 더미 비트 라인들
    을 포함하며,
    상기 커패시터들은 상기 홀수 번째 더미 비트 라인들과 상기 짝수 번째 더미 비트 라인들 사이에 형성되는 메모리 장치.
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