JP2015153933A - 半導体装置及び半導体ウェーハ - Google Patents

Abstract

【課題】メモリマクロを含むエンベディッド型チップの製造プロセスにおいて、ローディング効果の発生を抑制する。
【解決手段】複数のメモリセルが形成されたメモリセルアレイＡＲＹ及びメモリセルアレイＡＲＹを制御する周辺回路ＰＦを含むメモリマクロ１００と、メモリマクロ１００とは異なる機能を有する制御回路２０１〜２０４とが集積された半導体チップ１０であって、制御回路２０１〜２０４の形成領域の一部には、メモリセルアレイＡＲＹの一部と同じ構造を有するダミーメモリセルアレイＤ１〜Ｄ７が設けられている。本発明によれば、ダミーメモリセルアレイの存在によってパターンの密度が高められていることから、ローディング効果が抑制される。これにより、エンベディッド型チップを歩留まり良く製造することが可能となる。
【選択図】図１

Description

本発明は半導体装置に関し、特に、メモリマクロと制御回路が集積された半導体装置に関する。また、本発明はこのような半導体装置が複数個形成されてなる半導体ウェーハに関する。

近年、ＤＲＡＭ（Dynamic Random Access Memory）などのメモリマクロと、メモリマクロとは異なる機能を有する制御回路、例えばロジック回路やアナログ回路などが同一のチップ上に集積された半導体チップが提案されている（特許文献１参照）。この種の半導体チップは、混載チップあるいはエンベディッド型チップと呼ばれ、１チップで多くの機能を実現できるため、特に小型の情報端末などに好ましく搭載される。

しかしながら、メモリマクロと制御回路では、半導体基板上に形成される素子の構造が大きく異なるため、これらを同一のチップ上に形成するに際しては、プロセス上の種々の問題が生じる。例えば、メモリマクロの大部分はメモリセルアレイからなるため、制御回路よりもかなり高い集積度を有している。このため、メモリセルアレイ内のセルトランジスタは特許文献２に記載されたダブルパターニング法などの微細加工技術を用いて形成される。

特開２００３−７８３６号公報 米国特許出願公開２００８／０００８９６９号明細書

ここで、単体のＤＲＡＭチップのようにスタンドアロン型のメモリチップであれば、チップの大部分にメモリセルトランジスタが形成されるため、メモリセルトランジスタの形成に最適化されたプロセスを用いればよい。しかしながら、エンベディッド型チップにおいては、ウェーハ上におけるメモリセルアレイの占有率がスタンドアロン型よりも小さくなるため、メモリセルトランジスタの形成に最適化されたプロセスを用いても、いわゆるローディング効果によってメモリセルトランジスタが正しく形成されないことがあった。

ここで、ローディング効果とは、パターンの粗密によってエッチング速度に差が出る現象であり、パターンが粗な領域におけるエッチング速度よりもパターンが密な領域におけるエッチング速度が遅くなる。このような現象が顕著に現れると、パターンが密であるメモリセルアレイ領域におけるエッチング量が不足する。その結果、例えば、不要な金属膜が残存して配線リークが生じ、歩留まりが低下するおそれがあった。

本発明による半導体装置は、複数のメモリセルが形成されたメモリセルアレイ及び前記メモリセルアレイを制御する周辺回路を含むメモリマクロと、前記メモリマクロとは異なる機能を有する制御回路とが集積された半導体チップであって、前記制御回路の形成領域の一部には、前記メモリセルアレイの一部と同じ構造を有するダミーメモリセルアレイが設けられていることを特徴とする。また、本発明の一側面による半導体ウェーハは、上記の半導体チップが複数個形成されていることを特徴とする。

また、本発明の他の側面による半導体ウェーハは、複数のメモリセルが形成されたメモリセルアレイ及び前記メモリセルアレイを制御する周辺回路を含むメモリマクロと、前記メモリマクロとは異なる機能を有する制御回路とが集積された複数の半導体チップと、前記複数の半導体チップが形成された領域とは異なる領域に設けられ、前記メモリセルアレイの一部と同じ構造を有するダミーメモリセルアレイと、を備えることを特徴とする。

また、本発明のさらに他の側面による半導体装置は、単一の半導体基板に形成された半導体装置であって、第１及び第２の記憶素子と、第１の記憶素子に接続された第１の主電極と、第１の配線に接続された第２の主電極と、第２の配線に接続された第１の制御電極とを含む第１のトランジスタと、第１の配線に接続されたアンプ回路と、第２の配線に接続されたドライバ回路と、第２の記憶素子に接続された第３の主電極と、第４の主電極及び第２の制御電極を含む第２のトランジスタであって、第４の主電極と第２の制御電極とが互いに短絡している第２のトランジスタと、を備えることを特徴とする。

本発明によれば、ダミーメモリセルアレイの存在によってパターンの密度が高められていることから、ローディング効果が抑制される。これにより、エンベディッド型チップを歩留まり良く製造することが可能となる。

本発明の第１の実施形態による半導体チップ１０のレイアウトを示す略平面図である。 複数の半導体チップ１０が形成された半導体ウェーハＷ１を示す略平面図である。 変形例による半導体ウェーハＷ２を示す略平面図である。 メモリセルアレイＡＲＹの回路構成を説明するための図である。 メモリセルアレイＡＲＹの一部を拡大して示す回路図である。 ダミーメモリセルアレイＤの一部を拡大して示す回路図である。 メモリセルアレイＡＲＹの一部を抜き出して示す図である。 ダミーメモリセルアレイＤの一部を抜き出して示す図である。 図７に示す領域３１を拡大して示す平面図である。 図８に示す領域３２を拡大して示す平面図である。 メモリセルＭＣ及びダミーメモリセルＤＭＣの製造プロセスを説明するための工程図である。 メモリセルＭＣ及びダミーメモリセルＤＭＣの製造プロセスを説明するための工程図である。 メモリセルＭＣ及びダミーメモリセルＤＭＣの製造プロセスを説明するための工程図である。 メモリセルＭＣ及びダミーメモリセルＤＭＣの製造プロセスを説明するための工程図である。 メモリセルＭＣ及びダミーメモリセルＤＭＣの製造プロセスを説明するための工程図である。 メモリセルＭＣ及びダミーメモリセルＤＭＣの製造プロセスを説明するための工程図である。 メモリセルＭＣ及びダミーメモリセルＤＭＣの製造プロセスを説明するための工程図である。 メモリセルＭＣ及びダミーメモリセルＤＭＣの製造プロセスを説明するための工程図である。 メモリセルＭＣ及びダミーメモリセルＤＭＣの製造プロセスを説明するための工程図である。 メモリマクロ１００に含まれる周辺回路ＰＦの一部を示す断面図である。 メモリマクロ１００に含まれる周辺回路ＰＦの一部を示す断面図である。 本発明の第２の実施形態による半導体ウェーハＷ３を示す略平面図である。 図２２に示す領域９６の拡大図である。 変形例によるメモリセルアレイＡＲＹの回路図である。 変形例によるダミーメモリセルアレイＤの回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の第１の実施形態による半導体チップ１０のレイアウトを示す略平面図である。

図１に示すように、本実施形態による半導体チップ１０は、メモリマクロ１００と、メモリマクロ１００とは異なる機能を有する制御回路２０１〜２０４が単一の半導体基板に集積されたエンベディッド型チップである。特に限定されるものではないが、メモリマクロ１００はＤＲＡＭであり、メモリセルアレイＡＲＹ及びこれを制御する周辺回路ＰＦを備えている。制御回路２０１〜２０４はメモリマクロ１００とは異なる機能を有する回路ブロックであり、特に限定されるものではないが、ＣＰＵ（Central Processing Unit），ＧＰＵ（Graphics Processing Unit），ＤＳＰ（Digital Signal Processor）などのロジック系回路や、センサなどのアナログ系回路、ＤＣ／ＤＣコンバータなどの電源系回路を任意に選択することができる。

本実施形態による半導体チップ１０では、チップの中央領域にメモリマクロ１００がレイアウトされ、その周囲に制御回路２０１〜２０４がレイアウトされているが、本発明がこれに限定されるものではない。

本実施形態では４つの制御回路２０１〜２０４が設けられており、図１に示すようにこれら制御回路２０１〜２０４の形状は互いに相違している。例えば、制御回路２０１はメモリマクロ１００の上側に配置され、そのＸ方向における幅はメモリマクロ１００のＸ方向における幅とほぼ一致している。また、制御回路２０２はメモリマクロ１００の下側に配置され、そのＸ方向における幅はメモリマクロ１００のＸ方向における幅よりも狭い。さらに、制御回路２０３はメモリマクロ１００の右側に配置され、そのＹ方向における高さは半導体チップ１０のＹ方向における高さとほぼ一致している。そして、制御回路２０４はメモリマクロ１００の左側に配置され、そのＹ方向における高さは半導体チップ１０のＹ方向における高さよりも短い。

このような形状及びサイズを持った制御回路２０１〜２０４をレイアウトすると、半導体チップ１０上にはメモリマクロ１００も制御回路２０１〜２０４も形成されない空き領域が形成される。具体的には、半導体チップ１０の左上角部には空き領域３０１が形成され、制御回路２０２と制御回路２０４との間には空き領域３０２が形成される。

本実施形態による半導体チップ１０においては、このような空き領域３０１，３０２にメモリセルアレイＡＲＹの一部と同じ構造を有するダミーメモリセルアレイＤ１，Ｄ２がそれぞれ配置されている。さらに、一部の制御回路２０１，２０３，２０４の内部には、トランジスタが形成されない空き領域３０３〜３０７が存在しており、これら空き領域３０３〜３０７にもダミーメモリセルアレイＤ３〜Ｄ７がそれぞれ配置されている。ダミーメモリセルアレイＤ１〜Ｄ７は、半導体チップ１０上において本来使用されない半導体基板部分にメモリセルアレイＡＲＹと同様の構造体を形成することにより、パターンの密度を高める役割を果たす。尚、特に区別する必要がない場合には、単にダミーメモリセルアレイＤと総称することがある。ダミーメモリセルアレイＤの詳細については後述する。

図２は、複数の半導体チップ１０が形成された半導体ウェーハＷ１を示す略平面図である。

図２に示すように、円盤状である半導体ウェーハＷ１の主面には、複数の半導体ウェーハＷ１がマトリクス状に形成されている。周知の通り、半導体チップ１０の作製はウェーハ状態で行われ、最終的に半導体ウェーハＷ１をダイシングすることにより、個々の半導体チップ１０が取り出される。そして、半導体チップ１０を製造するプロセスにおいては、メモリセルアレイＡＲＹの作製と同時にダミーメモリセルアレイＤの作製が行われる。このため、ダミーメモリセルアレイＤが存在しない場合と比べ、当該プロセスにおけるプロセス条件が改善される。

図３は、変形例による半導体ウェーハＷ２を示す略平面図である。

図３に示す半導体ウェーハＷ２は、半導体チップ１０が形成されない外周近傍の空き領域に複数のダミーメモリセルアレイＤ８が設けられている点において、図２に示した半導体ウェーハＷ１と相違している。このようなダミーメモリセルアレイＤ８についても、メモリセルアレイＡＲＹと同時に作製されることから、当該プロセスにおけるプロセス条件をより改善することが可能となる。

図４は、メモリセルアレイＡＲＹの回路構成を説明するための図である。

図４に示すように、メモリセルアレイＡＲＹは、それぞれ複数のメモリセルを有するメモリマットＭＡＴがマトリクス状に配置された構成を有している。

Ｙ方向に隣接する２つのメモリマットＭＡＴ間には、複数のセンスアンプ及び複数のカラムスイッチが配置されるセンスアンプ領域ＳＡＡが設けられる。また、Ｘ方向に隣接する２つのメモリマットＭＡＴ間には、複数のサブワードドライバが配置されるサブワードドライバ領域ＳＷＤＡが設けられる。Ｘ方向に並ぶセンスアンプ領域ＳＡＡとＹ方向に並ぶサブワードドライバ領域ＳＷＤＡとの交点は、クロス領域ＸＡである。クロス領域ＸＡには、アシストアンプなどが配置される。

メモリセルアレイＡＲＹのＸ方向側には、サブワードドライバを制御するロウデコーダＸＤＥＣが配置される。また、メモリセルアレイＡＲＹのＹ方向側には、カラムスイッチを制御するカラムデコーダＹＤＥＣと、カラムスイッチを介して入出力されるデータの増幅を行うメインアンプＡＭＰが配置される。

図５は、メモリセルアレイＡＲＹの一部を拡大して示す回路図である。

図５に示すように、メモリセルアレイＡＲＹ内のメモリマットＭＡＴには、Ｘ方向に延在する複数のワード線ＷＬ（第２の配線）と、Ｙ方向に延在する複数のビット線ＢＬ（第１の配線）が設けられており、その交点にはメモリセルＭＣが配置されている。メモリセルＭＣはＤＲＡＭセルであり、セルトランジスタＴ（第１のトランジスタ）とセルキャパシタＣ（第１の記憶素子）が直列に接続された構成を有している。セルトランジスタＴのゲート電極（第１の制御電極）は対応するワード線ＷＬに接続され、セルトランジスタのソース／ドレインの一方（第１の主電極）は対応するセルキャパシタＣに接続され、セルトランジスタＴのソース／ドレインの他方（第２の主電極）は対応するビット線ＢＬに接続されている。セルキャパシタＣの他端には、プレート電位Ｖｐｌａｔｅが共通に供給されている。かかる構成により、あるワード線ＷＬが活性化すると、該ワード線ＷＬに接続された複数のメモリセルＭＣが選択され、これらメモリセルＭＣに含まれるセルキャパシタＣが対応するビット線ＢＬに接続される。

各ワード線ＷＬは、それぞれ対応するサブワードドライバＳＷＤ（ドライバ回路）に接続されている。サブワードドライバＳＷＤは、ロウデコーダＸＤＥＣによる制御のもと、入力されたアドレス信号に基づいてワード線ＷＬを駆動する。サブワードドライバＳＷＤはサブワードドライバ領域ＳＷＤＡに配置されており、本実施形態では、隣接するワード線ＷＬに接続されたサブワードドライバＳＷＤが互いに異なるサブワードドライバ領域ＳＷＤＡに配置されている。

また、各ビット線ＢＬは、それぞれ対応するセンスアンプＳＡ（アンプ回路）に接続されている。センスアンプＳＡには一対のビット線ＢＬが接続されており、センスアンプＳＡはこれらビット線ＢＬ間に生じている電位差を増幅する役割を果たす。センスアンプＳＡはセンスアンプ領域ＳＡＡに配置されており、本実施形態では、隣接するビット線ＢＬに接続されたセンスアンプＳＡが互いに異なるセンスアンプ領域ＳＡＡに配置されている。また、本実施形態では、同じセンスアンプＳＡに接続された２つのビット線ＢＬが互いに異なるメモリマットＭＡＴに割り当てられている。

図６は、ダミーメモリセルアレイＤの一部を拡大して示す回路図である。

図６に示すように、ダミーメモリセルアレイＤ内のダミーメモリマットＤＭＡＴは、メモリセルアレイＡＲＹ内のメモリマットＭＡＴと同様の回路構成を有している。つまり、ダミーメモリマットＤＭＡＴ内においては、メモリマットＭＡＴ内におけるメモリセルＭＣと同一ピッチでダミーメモリセルＤＭＣが配列されている。各ダミーメモリセルＤＭＣは、セルトランジスタＴに相当するダミーセルトランジスタＤＴ（第２のトランジスタ）と、セルキャパシタＣに相当するダミーセルキャパシタＤＣ（第２の記憶素子）によって構成されている。ダミーセルトランジスタＤＴとセルトランジスタＴは実質的に同じ構造を有しており、ダミーセルキャパシタＤＣとセルキャパシタＣも実質的に同じ構造を有している。即ち、ダミーセルトランジスタＤＴのゲート電極（第２の制御電極）は対応するダミーワード線ＤＷＬに接続され、ダミーセルトランジスタのソース／ドレインの一方（第３の主電極）は対応するダミーセルキャパシタＤＣに接続され、ダミーセルトランジスタＤＴのソース／ドレインの他方（第４の主電極）は対応するダミービット線ＤＢＬに接続されている。但し、ダミーセルキャパシタＤＣの他端はフローティング状態である。

また、ダミーメモリセルアレイＤにおいては、各ダミーワード線ＤＷＬ及び各ダミービット線ＤＢＬが短絡され、基板電位Ｖｓｕｂが共通に供給される。基板電位Ｖｓｕｂは、セルトランジスタＴ及びダミーセルトランジスタＤＴのバックゲートに供給される電位である。これにより、ダミーメモリセルＤＭＣは全てオフ状態に固定されている。ダミーメモリセルアレイＤには、サブワードドライバＳＷＤやセンスアンプＳＡは設けられない。

図７はメモリセルアレイＡＲＹの一部を抜き出して示す図であり、図８はダミーメモリセルアレイＤの一部を抜き出して示す図である。

図７に示すように、通常のメモリセルアレイＡＲＹにおいては、基板電位Ｖｓｕｂを供給する拡散層２０が各クロス領域ＸＡに配置される。基板電位Ｖｓｕｂは、セルトランジスタＴ及び他のトランジスタのバックゲートに供給される電位である。

一方、ダミーメモリセルアレイＤにおいては、上述の通り、サブワードドライバＳＷＤやセンスアンプＳＡが設けられないことから、サブワードドライバ領域ＳＷＤＡやセンスアンプ領域ＳＡＡに相当する領域は空き領域となる。そして、図８に示すように、ダミーメモリセルアレイＤにおいては、この空き領域に拡散層２０が配置される。図８に示す例では、クロス領域ＸＡに対応する空き領域ＤＸＡと、センスアンプ領域ＳＡＡに対応する空き領域ＤＳＡＡに跨るよう、拡散層２０が配置されている。もちろん、サブワードドライバ領域ＳＷＤＡに対応する空き領域ＤＳＷＤＡに拡散層２０を配置しても構わない。

図９は、図７に示す領域３１を拡大して示す平面図である。また、図１０は、図８に示す領域３２を拡大して示す平面図である。

図９に示すように、メモリマットＭＡＴには破線で示した複数の活性領域ＡＲが規則的に配置されている。そして、各活性領域ＡＲをＸ方向に横切るように２本のワード線ＷＬが形成され、各活性領域ＡＲをＹ方向に横切るように１本のビット線ＢＬが形成される。ワード線ＷＬはセルトランジスタＴのゲート電極を構成し、後述するように半導体基板に埋め込まれている。これにより、各活性領域ＡＲは３つの拡散層４１〜４３に分離される。そして、２つの拡散層４１，４２及び一方のワード線ＷＬによって１つのセルトランジスタＴが構成され、２つの拡散層４１，４３及び他方のワード線ＷＬによってもう１つのセルトランジスタＴが構成される。

これら３つの拡散層４１〜４３のうち、中央に位置する拡散層４１は、ビットコンタクト５１を介して対応するビット線ＢＬに接続されている。ビット線ＢＬは、半導体基板の上方に設けられたメタル配線によって構成される。また、３つの拡散層４１〜４３のうち、両端に位置する拡散層４２，４３は、図示しないセルコンタクトを介してセルキャパシタＣにそれぞれ接続される。

各ワード線ＷＬは、コンタクト５２及びメタル配線５３を介して、それぞれ対応するサブワードドライバＳＷＤに接続されている。メタル配線５３は、ビット線ＢＬよりも下層に位置する配線であり、その材料としては例えばタングステンが用いられる。

また、各ビット線ＢＬは、コンタクト５４及びメタル配線５５を介して、それぞれ対応するセンスアンプＳＡに接続されている。メタル配線５５は、メタル配線５３と同じ配線層に形成されている。

そして、クロス領域ＸＡに設けられた拡散層２０には、コンタクト５６を介してメタル配線５７が接続されている。メタル配線５７は、基板電位Ｖｓｕｂを供給する電源配線であり、メタル配線５３，５５と同じ配線層に形成されている。

一方、図１０に示すように、ダミーメモリセルアレイＤにおいても、ダミーメモリマットＤＭＡＴについては通常のメモリマットＭＡＴと同じ構成を有している。しかしながら、サブワードドライバＳＷＤ及びセンスアンプＳＡが形成されておらず、その代わりに空き領域ＤＳＷＤＡ，ＤＳＡＡにはメタル配線５７が形成されている。図９に示した例と同様、メタル配線５７は、コンタクト５６を介して拡散層２０に基板電位Ｖｓｕｂを供給する。

さらに、メタル配線５７は、コンタクト５２を介してダミーワード線ＤＷＬに接続されるとともに、コンタクト５４を介してダミービット線ＤＢＬに接続される。これにより、ダミーワード線ＤＷＬ及びダミービット線ＤＢＬには、いずれも基板電位Ｖｓｕｂが供給されることになる。

このように、ダミーメモリセルアレイＤにおいては、ダミーワード線ＤＷＬ及びダミービット線ＤＢＬがいずれも基板電位Ｖｓｕｂに固定されるとともに、ダミーセルトランジスタＤＴが常にオフ状態に保持される。これにより、ダミーメモリセルアレイＤが電流を消費することはなく、且つ、他の回路の動作に影響を与えることもない。

次に、メモリセルＭＣ及びダミーメモリセルＤＭＣの製造プロセスの概要について説明する。

図１１〜図１９は、メモリセルＭＣ及びダミーメモリセルＤＭＣの製造プロセスを説明するための工程図である。また、図１１〜図１９は、図９、１０に示したＡ−Ａ'断面の断面図である。ここで、図１１〜図１７はメモリセルＭＣ及びダミーメモリセルＤＭＣに共通な製造プロセスを示し、図１８及び図１９は、それぞれメモリセルＭＣ及びダミーメモリセルＤＭＣの製造プロセスを示している。

まず、図１１に示すように、半導体基板６０に素子分離領域６１を形成することによって活性領域ＡＲを規定した後、半導体基板６０の表面にシリコン酸化膜６２、カーボン膜６３、シリコン窒化膜６４、シリコン酸化膜６５、反射防止膜６６、シリコン反射防止膜６７及びフォトレジスト６８を順次形成する。そして、フォトリソグラフィー法によってフォトレジスト６８をパターニングした後、これをマスクとしてシリコン反射防止膜６７及び反射防止膜６６をエッチングする。これにより、反射防止膜６６及びシリコン反射防止膜６７には、開口パターンＯＰ１が形成される。

フォトレジスト６８を除去した後、図１２に示すように、ＭＬＤ（Molecular Layer Deposition）法を用いてシリコン酸化膜６９を形成する。シリコン酸化膜６９は、開口パターンＯＰ１の全体が埋まらないよう、開口パターンＯＰ１の側壁を覆うサイドウォール部６９ａ，６９ｂの厚みを開口パターンＯＰ１の幅の半分未満に設定する。これにより、開口パターンＯＰ１内には、サイドウォール部６９ａ，６９ｂに挟まれた開口パターンＯＰ２が残存する。

そして、この開口パターンＯＰ２を埋めるように反射防止膜７０を形成した後、ＣＭＰ法によってシリコン酸化膜６９の上面に形成された反射防止膜７０を除去する。これにより、開口パターンＯＰ２の内部にのみ反射防止膜７０が残存した状態が得られる。

次に、図１３に示すように、シリコン酸化膜６９を選択的にエッチングすることにより、サイドウォール部６９ａ，６９ｂが形成されていた領域に開口パターンＯＰ３，ＯＰ４を形成する。したがって、開口パターンＯＰ３，ＯＰ４の幅は、シリコン酸化膜６９の膜厚によって定義されることになり、フォトリソグラフィーにおける解像度限界未満の幅とすることができる。

次に、図１４に示すように、残存している反射防止膜６６，６７，６９，７０をマスクとしてエッチングを行うことにより、そのパターンをシリコン酸化膜６５及びシリコン窒化膜６４に転写し、さらに、シリコン窒化膜６４をマスクとしてエッチングを行うことにより、カーボン膜６３及びシリコン酸化膜６２にそのパターンを転写する。これにより、シリコン酸化膜６２及びカーボン膜６３には、開口パターンＯＰ３，ＯＰ４の幅と実質的に同じ幅を有する開口パターンＯＰ５，ＯＰ６が形成されることになる。

次に、図１５に示すように、カーボン膜６３及びシリコン酸化膜６２をマスクとして半導体基板６０をエッチングする。その後、カーボン膜６３を除去する。これにより、半導体基板６０には、開口パターンＯＰ５，ＯＰ６の幅と実質的に同じ幅を有するゲートトレンチＧＴ１，ＧＴ２が形成される。

このように、ゲートトレンチＧＴ１，ＧＴ２を形成する工程は、フォトリソグラフィーにおける解像限界未満の細いパターンを用いて多数のゲートトレンチＧＴ１，ＧＴ２を狭ピッチで形成する必要があるため、非常に厳しいプロセス条件となる。このため、パターン密度が低い場合には、ローディング効果によってメモリセルアレイＡＲＹにおけるエッチング速度が低下し、ゲートトレンチＧＴ１，ＧＴ２を正しく形成することができなくなるおそれがある。しかしながら、本実施形態においては、半導体チップ１０にダミーメモリセルアレイＤを配置することによってパターン密度を高めていることから、ローディング効果を抑えることが可能となる。

次に、図１６に示すように、熱酸化を行うことによってゲートトレンチＧＴ１，ＧＴ２の内表面にゲート絶縁膜７１を形成した後、全面にゲート電極材料７２を堆積させることによって、ゲートトレンチＧＴ１，ＧＴ２の内部をゲート電極材料７２によって埋め込む。特に限定されるものではないが、ゲート電極材料７２としては、窒化チタンからなるバリアメタル層７２ａとタングステンからなるメタル層７２ｂの積層膜を用いることが好ましい。

次に、図１７に示すように、エッチバックによってゲートトレンチＧＴ１，ＧＴ２の底部にのみゲート電極材料７２を残存させた後、シリコン窒化膜７３によってゲート電極材料７２をキャップする。

その後は、図１８及び図１９に示すように拡散層４１〜４３を形成し、拡散層４１に接続されたビットコンタクト５１と、拡散層４２，４３に接続されたセルコンタクト７４を形成する。さらに、ビットコンタクト５１に接続されたビット線ＢＬを形成した後、セルコンタクト７４に接続されたセルキャパシタＣを形成する。セルキャパシタＣは、セルコンタクト７４に接続された下部電極７５と、上部電極７６と、下部電極７５及び上部電極７６に挟まれた容量絶縁膜７７によって構成されている。

ここで、図１８に示すメモリセルＭＣにおいては、セルキャパシタＣの上部電極７６は、埋め込み膜７８を介して、配線７９に接続される。ここで、埋め込み膜７８は、例えば、ホウ素ドープシリコンゲルマニウム（Ｂ−doped ＳｉＧｅ）等の導電性の膜である。また、配線７９は、例えばタングステンを含む配線で、プレート電位が供給されている。一方、図１９に示すメモリセルＭＣにおいては、配線７９'がフローティング状態となっているため、ダミーセルキャパシタＤＣの上部電極７６がフローティング状態とされている。

また、図１８に示すように、メモリセルＭＣの上方にはメインワード線、カラム選択線及び電源配線など、メモリセルアレイＡＲＹに必要な種々の配線Ｍ１〜Ｍ３が複数の配線層に亘って形成されている。これに対し、ダミーメモリセルアレイＤにおいてはメインワード線やカラム選択線などは不要であることから、ダミーメモリセルＤＭＣの上方は配線の空き領域８２となる。この空き領域８２には、図１に示した制御回路２０１〜２０４において必要な各種配線を自由に配置することができる。しかも、ダミーセルキャパシタＤＣの上部電極７６はフローティング状態となっていることから、空き領域８２に形成される配線と上部電極７６との間における容量成分が低減される。これにより、空き領域８２に形成される配線の時定数が低減され、高速な信号伝送を行うことが可能となる。

半導体チップ１０の最上層はパッシベーション膜８０及びポリイミド膜８１で覆われ、これにより水分の侵入などから保護される。

図２０及び図２１は、メモリマクロ１００に含まれる周辺回路ＰＦの一部を示す断面図である。

図２０に示す断面は、周辺回路ＰＦに含まれるトランジスタ９１の断面を示している。図２０に示すように、周辺回路ＰＦに含まれるトランジスタ９１は、セルトランジスタＴとは異なり、プレーナ型を有している。また、図２１に示す断面は、周辺回路ＰＦに含まれる電源補償容量９２の断面を示している。図２１に示すように、周辺回路ＰＦに含まれる電源補償容量９２は、メモリセルアレイＡＲＹに含まれるセルキャパシタＣと同様の構造を有している。電源補償容量９２としてセルキャパシタＣと同様の構造を用いれば、セルキャパシタＣと電源補償容量９２を同時に作製することができるとともに、当該プロセスにおけるパターン密度をより高めることが可能となる。ただし、図２１からも明らかなように、電源補償容量９２は、セルトランジスタに対応するトランジスタが配置されていない。少なくともこの点において、図２１の電源補償容量９２は、本実施例のダミーメモリセルＤＭＣとは異なる構造を有する。

以上説明したように、本実施形態によれば、ダミーメモリセルアレイＤによってパターン密度が高められていることから、ローディング効果を抑制することができる。これにより、半導体チップ１０の製造歩留まりを高めることが可能となる。

図２２は、本発明の第２の実施形態による半導体ウェーハＷ３を示す略平面図である。

図２２に示す半導体ウェーハＷ３は、複数の半導体チップ１０ａと複数のＴＥＧチップ４００がマトリクス状に配置された構成を有している。ＴＥＧチップ４００にはテストパターンが形成されており、設計段階や製造段階における評価に用いられる。半導体チップ１０ａは、図１に示した半導体チップ１０と同じ構成を有するチップであっても構わないし、図１に示した半導体チップ１０からダミーメモリセルアレイＤが削除された構成を有するチップであっても構わない。

図２３は、図２２に示す領域９６の拡大図である。

図２３に示すように、領域９６には３つの半導体チップ１０ａと、３つのＴＥＧチップ４０１〜４０３と、ダミーメモリセルアレイＤ１１が含まれる。図２３に示す例では、半導体チップ１０ａがメモリマクロ１００と制御回路２１１〜２１４からなり、制御回路２１２〜２１４にそれぞれダミーメモリセルアレイＤ１２〜Ｄ１４が形成されている。

ＴＥＧチップ４０１〜４０３は互いに平面形状又はサイズが相違しており、互いに異なるテストパターンが形成されている。また、ＴＥＧチップ４０１には３つのダミーメモリセルアレイＤ１５が形成され、ＴＥＧチップ４０２には３つのダミーメモリセルアレイＤ１６が形成され、ＴＥＧチップ４０３には１つのダミーメモリセルアレイＤ１７が形成されている。

また、ＴＥＧチップ４０３のＸ方向における幅はＴＥＧチップ４０１のＸ方向における幅よりも狭く、これにより生じた空き領域３１０にダミーメモリセルアレイＤ１１が形成されている。

このように、本発明においてダミーメモリセルアレイＤを配置する領域は特に限定されず、ＴＥＧチップ内であっても構わないし、半導体チップもＴＥＧチップも形成されない空き領域内であっても構わない。

図２４は変形例によるメモリセルアレイＡＲＹの回路図であり、図２５は変形例によるダミーメモリセルアレイＤの回路図である。

図２４及び図２５に示す例では、ＤＲＡＭのメモリセルＭＣ又はダミーメモリセルＤＭＣの代わりに、可変抵抗型のメモリセルＭＣａ又はダミーメモリセルＤＭＣａが用いられている。可変抵抗型のメモリセルＭＣａは、記憶素子である可変抵抗素子ＲとセルトランジスタＴが直列に接続された構成を有しており、ワード線ＷＬが活性化すると、可変抵抗素子Ｒを介してビット線ＢＬに電流パスが形成される。ダミーメモリセルＤＭＣａは、メモリセルＭＣａと同じ構造を有しており、ダミー記憶素子であるダミー可変抵抗素子ＤＲとダミーセルトランジスタＤＴが直列に接続された構成を有している。

このように、本発明においてはメモリマクロ１００を構成するメモリデバイスの種類がＤＲＡＭに限定されるものではなく、ＲｅＲＡＭなど他の種類のメモリデバイスであっても構わない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０，１０ａ 半導体チップ
２０ 拡散層
４１〜４３ 拡散層
５１ ビットコンタクト
５２，５４，５６ コンタクト
５３，５５，５７ メタル配線
６０ 半導体基板
６１ 素子分離領域
６２ シリコン酸化膜
６３ カーボン膜
６４ シリコン窒化膜
６５ シリコン酸化膜
６６ 反射防止膜
６７ シリコン反射防止膜
６８ フォトレジスト
６９ シリコン酸化膜
６９ａ，６９ｂ サイドウォール部
７０ 反射防止膜
７１ ゲート絶縁膜
７２ ゲート電極材料
７２ａ バリアメタル層
７２ｂ メタル層
７３ シリコン窒化膜
７４ セルコンタクト
７５ 下部電極
７６ 上部電極
７７ 容量絶縁膜
７８ 埋め込み膜
７９ 配線
７９' 配線
８０ パッシベーション膜
８１ ポリイミド膜
８２ 配線の空き領域
９１ トランジスタ
９２ 電源補償容量
１００ メモリマクロ
２０１〜２０４，２１１〜２１４ 制御回路
３０１〜３０７ 空き領域
４００〜４０３ ＴＥＧチップ
ＡＭＰ メインアンプ
ＡＲ 活性領域
ＡＲＹ メモリセルアレイ
ＢＬ ビット線
Ｃ セルキャパシタ
Ｄ，Ｄ１〜Ｄ８，Ｄ１１〜Ｄ１７ ダミーメモリセルアレイ
ＤＢＬ ダミービット線
ＤＣ ダミーセルキャパシタ
ＤＭＡＴ ダミーメモリマット
ＤＭＣ，ＤＭＣａ ダミーメモリセル
ＤＲ ダミー可変抵抗素子
ＤＳＡＡ，ＤＳＷＤＡ，ＤＸＡ 空き領域
ＤＴ ダミーセルトランジスタ
ＤＷＬ ダミーワード線
ＧＴ１，ＧＴ２ ゲートトレンチ
Ｍ１〜Ｍ３ 配線
ＭＡＴ メモリマット
ＭＣ，ＭＣａ メモリセル
ＯＰ１〜ＯＰ６ 開口パターン
ＰＦ 周辺回路
Ｒ 可変抵抗素子
ＳＡ センスアンプ
ＳＡＡ センスアンプ領域
ＳＷＤ サブワードドライバ
ＳＷＤＡ サブワードドライバ領域
Ｔ セルトランジスタ
Ｗ１〜Ｗ３ 半導体ウェーハ
ＷＬ ワード線
ＸＡ クロス領域
ＸＤＥＣ ロウデコーダ
ＹＤＥＣ カラムデコーダ

Claims (19)

1. 複数のメモリセルが形成されたメモリセルアレイ及び前記メモリセルアレイを制御する周辺回路を含むメモリマクロと、前記メモリマクロとは異なる機能を有する制御回路とが集積された半導体装置であって、
   前記制御回路の形成領域の一部には、前記メモリセルアレイの一部と同じ構造を有するダミーメモリセルアレイが設けられていることを特徴とする半導体装置。
2. 前記複数のメモリセルは、それぞれセルトランジスタと記憶素子を含み、
   前記ダミーメモリセルアレイは、複数のダミーメモリセルを含み、
   前記複数のダミーメモリセルは、それぞれダミーセルトランジスタとダミー記憶素子を含み、
   前記セルトランジスタと前記ダミーセルトランジスタは互いに同じ構造を有しており、
   前記記憶素子と前記ダミー記憶素子は互いに同じ構造を有していることを特徴とする請求項１に記載の半導体装置。
3. 前記セルトランジスタ及び前記ダミーセルトランジスタのゲート電極は、いずれも半導体基板に埋め込まれていることを特徴とする請求項２に記載の半導体装置。
4. 前記複数のダミーセルトランジスタはオフ状態に固定されていることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記ダミーメモリセルアレイは、複数のダミーワード線と複数のダミービット線をさらに含み、
   前記複数のダミーワード線と前記複数のダミービット線が互いに短絡されていることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
6. 前記複数のダミーワード線と前記複数のダミービット線には、前記ダミーセルトランジスタのバックゲートと同じ電位が供給されることを特徴とする請求項５に記載の半導体装置。
7. 前記記憶素子及び前記ダミー記憶素子は、いずれもＤＲＡＭのセルキャパシタであることを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置。
8. 前記記憶素子及び前記ダミー記憶素子は、いずれも可変抵抗素子であることを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置。
9. 請求項１乃至８のいずれか一項に記載の半導体装置が複数個形成された半導体ウェーハ。
10. 前記複数の半導体装置が形成された領域とは異なる領域に前記メモリセルアレイの一部と同じ構造を有する別のダミーメモリセルアレイがさらに形成されていることを特徴とする請求項９に記載の半導体ウェーハ。
11. 複数のメモリセルが形成されたメモリセルアレイ及び前記メモリセルアレイを制御する周辺回路を含むメモリマクロと、前記メモリマクロとは異なる機能を有する制御回路とが集積された複数の半導体チップと、
    前記複数の半導体チップが形成された領域とは異なる領域に設けられ、前記メモリセルアレイの一部と同じ構造を有するダミーメモリセルアレイと、を備えることを特徴とする半導体ウェーハ。
12. テストパターンが形成された複数のＴＥＧチップをさらに備え、前記ダミーメモリセルアレイは前記ＴＥＧチップ内に配置されていることを特徴とする請求項１１に記載の半導体ウェーハ。
13. テストパターンが形成された複数のＴＥＧチップをさらに備え、前記ダミーメモリセルアレイは、前記半導体チップ及び前記ＴＥＧチップが形成されていない空き領域に配置されていることを特徴とする請求項１１に記載の半導体ウェーハ。
14. 単一の半導体基板に形成された半導体装置であって、
    第１及び第２の記憶素子と、
    前記第１の記憶素子に接続された第１の主電極と、第１の配線に接続された第２の主電極と、第２の配線に接続された第１の制御電極とを含む第１のトランジスタと、
    前記第１の配線に接続されたアンプ回路と、
    前記第２の配線に接続されたドライバ回路と、
    前記第２の記憶素子に接続された第３の主電極と、第４の主電極及び第２の制御電極を含む第２のトランジスタであって、当該第４の主電極と当該第２の制御電極とが互いに短絡している第２のトランジスタと、
    を備えることを特徴とする半導体装置。
15. 前記第２のトランジスタの前記第４の主電極及び前記第２の制御電極が実質的に一定の第１の電位に固定されていることを特徴とする請求項１４に記載の半導体装置。
16. 前記第１及び第２のトランジスタは、それぞれ、基板バイアス電位が供給される基板バイアス電極をさらに含み、前記第２のトランジスタの前記第４の主電極及び前記第２の制御電極が前記基板バイアス電位に固定されていることを特徴とする請求項１４に記載の半導体装置。
17. 前記第１及び第２の記憶素子のそれぞれは、第１及び第２の容量電極を含む容量素子を含み、前記第１の記憶素子の前記第１の容量電極は、前記第１のトランジスタの前記第１の主電極に接続され、前記第１の記憶素子の前記第２の容量電極は、第２の電位に固定され、前記第２の記憶素子の前記第１の容量電極は前記第２のトランジスタの前記第３の主電極と接続され、前記第２の記憶素子の前記第２の容量電極は実質的にフローティング状態とされることを特徴とする請求項１４に記載の半導体装置。
18. 前記第１の配線はビット線を含み、前記第２の配線はワード線を含むことを特徴とする請求項１４に記載の半導体装置。
19. 前記第１及び第２の記憶素子が、可変抵抗材料を含むことを特徴とする請求項１４に記載の半導体装置。

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