JP7094344B2

JP7094344B2 - 半導体テスト構造

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Publication number: JP7094344B2
Application number: JP2020179355A
Authority: JP
Inventors: 秀隆夏目; 真敏田矢; 康博藤井; 紀夫中野
Original assignee: 合肥晶合集成電路股▲ふん▼有限公司
Priority date: 2020-10-27
Filing date: 2020-10-27
Publication date: 2022-07-01
Anticipated expiration: 2040-10-27
Also published as: JP2022070337A

Description

本発明は、半導体の研磨の最適化に使用される半導体テスト構造に関する。

半導体ウェハの表面を平坦化する技術として化学機械研磨法（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）が用いられている。化学機械研磨法における研磨速度は、半導体ウェハの表面に形成された素子のデザインパターンの密度に依存することが知られている。例えば、隣接する素子間においてリーク電流を防ぎ、素子の耐圧を確保するために利用されるシャロートレンチアイソレーション構造（ＳＴＩ構造）を適用した場合、素子が形成されたアクティブ領域が高密度であるときに研磨速度は低くなり、低密度であるときに研磨速度は高くなる。したがって、アクティブ領域の密度が十分に考慮されていなければ、研磨した際に素子の特性に影響が及ぶことになる。

特許文献１の図４Ａに示されるように、化学機械研磨法を適用したＳＴＩ構造では、広域の絶縁トレンチが存在する低密度の絶縁領域において研磨が過度に進むことによって窪み（Ｄｉｓｈｉｎｇ）が生ずる。このような窪みは、特許文献１の図６Ｂに示されるように、トランジスタ領域の端部において寄生トランジスタを生じさせる。寄生トランジスタは、特に微細化されたトランジスタに対して閾値電圧Ｖｔｈを低下させるおそれがある。

そこで、特許文献２に示されるように、アクティブ領域においてダミーパターンを形成して化学機械研磨法を適用することによる過剰な研磨を防ぐ方法が提案されている。このとき、ＳＴＩ構造においてダミーパターンを適用したアクティブ領域のパターン密度が重要となる。特に、１００×１００［μｍ^２］～５００×５００［μｍ^２］の面積を有する局所領域におけるパターン密度が重要となる。なお、半導体ウェハにおける局所領域のパターン密度は、当該局所領域内においてダミー領域が形成された領域の面積と機能素子が形成された領域の面積の和を局所領域全体の面積で除算した値で表される。

特許文献３には、局所領域におけるパターン密度の上限値を決定する技術が開示されている。特許文献３の図１０に示されるように、異なるパターン密度となるようにシリコン基板上に窒化シリコン層及び酸化シリコン層を順に形成した幾つかの局所領域を設け、化学機械研磨法を適用することによって、残留した酸化シリコン層の厚さを測定することで研磨され難いパターン密度を求める。化学機械研磨法を適用できるパターン密度の上限値を求めるためには有効な技術である。

米国特許第６，７３７，７２１号公報米国特許公開第２０１２／０２５６２７３号公報米国特許第７，２５０，６４４号公報

ところで、半導体デバイスにはパターン密度が低いアクティブ領域が存在する可能性がある。例えば、大面積ウェルからなる抵抗素子やポリ抵抗素子をトランジスタの周囲に配置することが必要なことがある。したがって、化学機械研磨法を適用できるパターン密度の下限値を求めることは重要であり、半導体デバイスの技術分野における課題となっている。

本発明の１つの態様は、半導体テスト構造であって、半導体基板上に設けられた有効領域と複数のダミー領域とを含み、前記有効領域は、前記半導体基板の局所領域内に配置され、電気的な特性を測定できるように電極に接続され、前記ダミー領域は、前記有効領域の周囲を囲み、複数の前記局所領域の各々において互いにパターン密度が異なるように設けられていることを特徴とする半導体テスト構造である。

ここで、前記パターン密度は、複数の前記局所領域において５％以上８０％以下の範囲に亘って分散していることが好適である。

また、前記ダミー領域の配置ピッチは、前記局所領域の一辺の１／１００以上１／５以下の範囲であることが好適である。

また、前記ダミー領域のサイズは、前記配置ピッチの１／１０以上９／１０以下の範囲であることが好適である。

また、前記局所領域において一定の配置ピッチで配置されていることが好適である。

また、前記有効領域は、寄生トランジスタによる影響を把握できるサイズを有することが好適である。

また、化学機械研磨法が適用され、前記化学機械研磨法によって研磨された後に前記電極を用いて前記有効領域の電気的な特性が測定可能であることが好適である。

また、前記有効領域は、ＭＯＳＦＥＴであり、前記ＭＯＳＦＥＴの閾値電圧及び飽和ドレイン電流の少なくとも１つを測定することが好適である。

また、前記ＭＯＳＦＥＴのゲート電極は、対応する前記有効領域の外側のレンチアイソレーション構造の表面上まで延びることが好適である。

また、前記局所領域のサイズは、１００μｍ×１００μｍ以上５００μｍ×５００μｍ以下であることが好適である。

本発明によれば、半導体装置において化学機械研磨法による研磨に対するパターン密度の影響を適切に把握することができる。

本発明の実施の形態における半導体ウェハの構成を示す図である。本発明の実施の形態における半導体テスト構造の局所領域の構成を示す図である。本発明の実施の形態における半導体テスト構造の局所領域の構成を示す図である。本発明の実施の形態における半導体テスト構造の製造方法を示すフロー図である。本発明の実施の形態における半導体テスト構造の製造方法を示すフロー図である。本発明の実施の形態における半導体テスト構造の拡大断面図である。本発明の実施の形態におけるパターン密度に対する有効領域の閾値電圧の関係を示す測定結果例である。本発明の実施の形態におけるパターン密度に対する有効領域の飽和ドレイン電流の関係を示す測定結果例である。

本発明の実施の形態における半導体基板１００は、図１に示すように、半導体テスト構造１０２を有する。半導体テスト構造１０２は、半導体基板１００の表面１０上に形成される。半導体テスト構造１０２は、半導体基板１００の表面１０に対して適用される化学機械研磨法（ＣＭＰ）による素子への影響を調べるために用いられる構造である。

半導体テスト構造１０２は、複数の局所領域１０４を含む。局所領域１０４の各々には、図２及び図３に示すように、それぞれ有効領域２０及びダミー領域２２が形成される。テスト構造は、有効領域２０に配置される。テスト構造は、電気的特性を測定できるように電極に接続されている。ダミー領域２２は、複数の局所領域１０４のパターン密度が互いに異なるように配置されている。ここで、有効領域２０及びダミー領域２２は、シャロートレンチアイソレーション（ＳＴＩ）構造又はディープトレンチアイソレーション（ＤＴＩ）構造等のトレンチアイソレーション構造によって定義又は区切られる。

本実施の形態における局所領域１０４は、複数の局所領域１０４においてそれぞれのパターン密度が分散するようにダミー領域２２が形成される。すなわち、複数の局所領域１０４において、互いにパターン密度が異なるようにダミー領域２２の構造、サイズ、間隔、有効領域２０からの距離が設定される。

ここで、本実施の形態において「局所領域」とは、化学機械研磨法を適用することによる影響を把握するために半導体基板１００の表面１０において有効領域２０及びダミー領域２２が形成される領域である。局所領域の面積は、例えば、１００×１００［μｍ^２］～５００×５００［μｍ^２］とすることが好適である。

複数の局所領域１０４内に位置するトレンチアイソレーション構造の上面は、好ましくは、同じ化学機械研磨工程にて形成される。複数の局所領域１０４のトレンチアイソレーション構造の上面の高さは、正確には同じではない場合がある。複数の局所領域１０４内の有効領域２０のサイズを同じサイズとして設定することができる。さらに、各有効領域２０におけるテスト構造の位置およびサイズも実質的に同じに設定することができる。これによって、半導体基板１００における（テスト構造の活性領域として機能する）露出領域に対する化学機械研磨工程の影響は、テスト構造の電気的特性を比較することによって検出することができる。電気的特性が大幅に低下したテスト構造を特定することにより、局所領域１０４のパターン密度の下限を求めることができる。すなわち、下限を超えると、化学機械研磨の速度が速くなり過ぎるのでテスト構造に寄生トランジスタが形成され、電気的特性の劣化を引き起こす。

有効領域２０に配置されたテスト構造は、好ましくはＭＯＳＦＥＴである。半導体テスト構造１０２を使用して、各局所領域１０４におけるＭＯＳＦＥＴの閾値電圧Ｖｔｈ、飽和ドレイン電流Ｉｄｓａｔおよび他の電気的特性を測定し、異なる局所領域１０４から得られた電気的特性の比較を通じて、化学機械研磨工程が適用された場合の局所領域１０４のパターン密度の下限を決定することができる。さらに、図３に示されるように、ＭＯＳＦＥＴのゲート電極３８は、対応する有効領域２０の外側のトレンチアイソレーション構造の表面上に延びるように形成することができる。このような構造では、トレンチアイソレーション構造の上面が高研磨速度によって過剰に研磨され、ゲート電極３８はまた形成された寄生トランジスタのゲート電極として機能する可能性がある。寄生トランジスタは、通常、テスト構造の電気的特性に大きな影響を及ぼす。図２及び図３に示される実施形態では、ＭＯＳＦＥＴのソース領域及びドレイン領域は、Ｙ方向に沿ってゲート電極３８の両側の有効領域２０に配置され得る。

また、本実施の形態において「パターン密度」とは、各局所領域について、局所領域において有効領域２０が形成された領域の面積とダミー領域２２が形成された領域の面積を加算した値を当該局所領域全体の面積で除算した値である。ここで、有効領域２０が形成された領域及びダミー領域２２が形成された領域とは、半導体基板１００の表面１０に対して化学機械研磨法を適用した後に半導体基板１００の基板が露出する領域を意味する。

半導体テスト構造１０２では、複数の局所領域１０４におけるパターン密度は、５％以下から８０％以上の範囲に亘って変化をつけることが好適である。例えば、局所領域１０４を８箇所設けて、それぞれのパターン密度を５％未満、５％、１０％、２５％、３５％、４５％、６０％、８０％とすればよい。ただし、パターン密度の分散範囲や具体的な設定は、特に限定されるものではなく、化学機械研磨法を適用したときにそれぞれの局所領域１０４に形成された有効領域２０の電気的特性に化学機械研磨法の影響が反映される範囲及び設定値にすればよい。

ここで、ダミー領域２２は、局所領域１０４の横（Ｘ方向）及び縦（Ｙ方向）のそれぞれにおいて等ピッチに配置された正方形又は長方形等の矩形形状であることが好適である。ただし、ダミー領域２２の形状は、これに限定されるものではなく、円形状、楕円形状等の他の形状としてもよい。

ダミー領域２２の配置ピッチＰｘ，Ｐｙは、局所領域１０４の一辺の長さＷｘ，Ｗｙの１／１００以上１／５以下の範囲とすることが好適である。ここで、配置ピッチとは、隣り合う素子の中心から中心までの距離を意味する。図２及び図３に示した例では、局所領域１０４を正方形としており、局所領域１０４のＸ方向の一辺の長さＷｘと局所領域１０４のＹ方向の一辺の長さＷｙとを等しくし、ダミー領域２２のＸ方向の配置ピッチＰｘとダミー領域２２のＹ方向の配置ピッチＰｙとを等しくしている。ただし、これに限定されるものではなく、局所領域１０４のＸ方向の一辺の長さＷｘと局所領域１０４のＹ方向の一辺の長さＷｙとを異ならせてもよい。また、ダミー領域２２のＸ方向の配置ピッチＰｘとダミー領域２２のＹ方向の配置ピッチＰｙとを異ならせてもよい。

また、有効領域２０は、ダミー領域２２と同じ配置ピッチＰｘ，Ｐｙで配置すればよい。すなわち、ダミー領域２２が配置されるべき位置の１つを有効領域２０に置き換えればよい。特に、局所領域１０４においてダミー領域２２に囲まれた位置の１つを有効領域２０に置き換えることが好適である。

ダミー領域２２のサイズＳｘ，Ｓｙは、配置ピッチＰｘ，Ｐｙの１／１０以上９／１０以下の範囲とすることが好適である。図２及び図３に示した例では、ダミー領域２２を正方形としており、ダミー領域２２のＸ方向のサイズＳｘとＹ方向のサイズＳｙとを等しくしている。ただし、これに限定されるものではなく、ダミー領域２２のＸ方向のサイズＳｘとＹ方向のサイズＳｙとを異ならせてもよい。また、局所領域１０４のＸ方向の一辺の長さＷｘと局所領域１０４のＹ方向の一辺の長さＷｙとを異ならせてもよい。また、ダミー領域２２のＸ方向の配置ピッチＰｘとダミー領域２２のＹ方向の配置ピッチＰｙとを異ならせてもよい。また、ダミー領域２２を円形状や楕円形状とした場合、ダミー領域２２の直径（長径、短径）を配置ピッチＰｘ，Ｐｙの１／１０以上９／１０以下の範囲とすることが好適である。ダミー領域２２を他の形状とした場合もダミー領域２２が配置ピッチＰｘ，Ｐｙの１／１０以上９／１０以下の範囲に収まるようなサイズとすることが好適である。

図４及び図５は、半導体テスト構造１０２の製造方法を示すフロー図を示す。図４及び図５は、半導体テスト構造１０２の製造プロセスにおける断面構造を示す模式図である。なお、図４及び図５において、説明を明確にするために図面上の各構成の寸法は実際の寸法とは異なる場合がある。

ステップＳ１０では、半導体基板１００の表面上に酸化層３０及び窒化層３２が形成される。半導体基板１００は、例えば、シリコン（Ｓｉ）基板とすることができる。酸化層３０は、半導体基板１００がシリコン基板である場合にはシリコン酸化層（ＳｉＯ_２）である。酸化層３０の層厚は、５ｎｍ以上２０ｎｍ以下とすることが好適である。酸化層３０の形成方法は、特に限定されるものではないが、半導体基板１００を加熱しながら酸素（Ｏ_２）を供給する熱酸化法とすることができる。窒化層３２は、半導体基板１００がシリコン基板である場合にはシリコン窒化膜（ＳｉＮ）である。窒化層３２は、酸化層３０の表面上に形成される。窒化層３２の層厚は、６０ｎｍ以上２００ｎｍ以下とすることが好適である。窒化層３２の形成方法は、特に限定されるものではないが、半導体基板１００を加熱しながらシラン（ＳｉＨ_４）等のシリコン含有ガスとアンモニア（ＮＨ_３）等の窒素含有ガスとの混合ガスを供給する熱ＣＶＤ法とすることができる。

なお、酸化層３０及び窒化層３２の膜厚は、上記範囲に限定されるものではなく、以降の半導体テスト構造１０２の製造プロセスに適した範囲に設定すればよい。

ステップＳ１２では、酸化層３０及び窒化層３２のエッチング処理が行われる。酸化層３０及び窒化層３２のエッチング処理方法は、特に限定されるものではないが、マスクを用いた光学的リソグラフィを適用して窒化層３２の表面上に開口部を有するレジスト層を形成し、レジスト層の開口領域における酸化層３０及び窒化層３２をエッチングする方法とすることができる。レジスト層は、有効領域２０及びダミー領域２２を形成する領域が被覆領域となるように形成する。例えば、局所領域１０４に相当する領域において配置ピッチＰｘ，ＰｙでサイズＳｘ，Ｓｙが被覆領域であり、それ以外の領域が開口領域となるようにレジスト層を形成する。配置ピッチＰｘ，Ｐｙ及びサイズＳｘ，Ｓｙは、複数の局所領域１０４におけるパターン密度が上記条件を満たすように異ならせる。局所領域１０４のエッチングは、既存の湿式の化学エッチング、反応性イオンエッチング、プラズマエッチング等を適用すればよい。

ステップＳ１４では、半導体基板１００にトレンチ構造が形成される。トレンチ構造Ｔは、図４に示すように、半導体基板１００の表面において酸化層３０及び窒化層３２で覆われていない領域に形成された溝構造である。トレンチ構造Ｔの深さＤは、例えば２００ｎｍ以上５００ｎｍ以下とすることが好適である。トレンチ構造Ｔは、酸化層３０及び窒化層３２をマスクとして反応性イオンエッチング（ＲＩＥ）等のドライエッチングを適用することによって、酸化層３０及び窒化層３２で覆われていない半導体基板１００の領域をエッチングすることで形成される。例えば、ＣＦ_４、ＣＨＦ_３、ＳＦ_６等のフッ素含有ガスを用いた反応性イオンエッチングを適用してトレンチ構造Ｔを形成することができる。

ステップＳ１６では、トレンチ構造Ｔに絶縁体を埋め込んだ埋め込み層３４が形成される。埋め込み層３４は、半導体基板１００に設けられたトレンチ構造Ｔを埋め込むと共に酸化層３０及び窒化層３２の表面を覆うように形成される。埋め込み層３４は、例えば、シラン（ＳｉＨ_４）等のシリコン含有ガスと酸素（Ｏ_２）等の酸素含有ガスとの混合ガスや有機シランであるテトラエチルオルソシリケート（Ｓｉ（ＯＣ_２Ｈ_５）_４：ＴＥＯＳ）等を用いた化学気相成長法（ＣＶＤ法）により形成することができる。また、高密度プラズマ化学気相成長法（ＨＤＰＣＶＤ：ＨｉｇｈＤｅｎｓｉｔｙＰｌａｓｍａＣＶＤ）を適用することもできる。埋め込み層３４は、トレンチ構造Ｔの埋め込みに十分な膜厚とすればよい。なお、埋め込み層３４を形成する前に、半導体基板１００の表面を熱酸化する処理を適用してもよい。

ステップＳ１８では、余分な埋め込み層３４を除去して平坦化させる処理が行われる。当該処理は、化学機械研磨によって行われる。例えば、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＣｅＯ_２、Ｍｎ_２Ｏ_３、ダイヤモンド等の粒子（粒径：数十ｎｍ～数百ｎｍ）を含むスラリー（研磨液）を半導体基板１００の表面に供給しつつ、研磨パッドを半導体基板１００に接触させながら研磨パッド及び半導体基板１００を共に回転させることによって研磨を行う。

ステップＳ２０では、酸化層３０及び窒化層３２を除去する処理が行われる。酸化層３０及び窒化層３２の除去方法は、特に限定されるものではなく、湿式エッチングやドライエッチングを適宜適用すればよい。当該ステップの後、埋め込み層３４に対応する領域の半導体基板１００にトレンチアイソレーション構造が形成される。トレンチアイソレーション構造を使用して、半導体基板１００内の複数の局所領域１０４に含まれる有効領域２０及びその周囲のダミー領域２２のそれぞれが区切られる（図１及び図３参照）。

ステップＳ２２では、半導体基板１００の表面にゲート絶縁層３６が形成される。ゲート絶縁層３６は、シリコン酸化層（ＳｉＯ_２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）とすることができる。ゲート絶縁層３６は、トレンチ構造Ｔに埋め込まれた埋め込み層３４を有する半導体基板１００の表面に形成される。ゲート絶縁層３６の膜厚は、１．５ｎｍ以上２０ｎｍ以下とすることが好適である。ゲート絶縁層３６の形成方法は、特に限定されるものではないが、酸素（Ｏ_２）等の酸素含有ガスや窒素（Ｎ_２）等の窒素含有ガスを用いた熱酸化法等を適用することができる。

ステップＳ２４では、ゲート絶縁層３６上にゲート電極３８が形成される。ゲート電極３８は、多結晶シリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。ゲート電極３８は、フォトリソグラフィ技術等を用いて半導体基板１００の表面に形成されたゲート絶縁層３６上に積層される。すなわち、ゲート電極３８は、有効領域２０の領域においてゲートとなる領域に形成される。ゲート電極３８の形成方法は、特に限定されるものではないが、多結晶シリコン層とする場合にはシラン（ＳｉＨ_４）等のシリコン含有ガスを用いた化学気相成長法（ＣＶＤ法）とすることができる。ゲート電極３８を金属層とする場合、蒸着法、スパッタリング法、化学気相成長法（ＣＶＤ法）等を適用することができる。また、ゲート電極３８をシリサイドとする場合、Ｔｉ，Ｔａ等の高融点金属を多結晶シリコン上に堆積させて熱処理する、高融点金属とシリコンとを同時にスパッタリングして堆積される方法等を適用することができる。なお、ゲート電極３８下の領域以外のゲート絶縁層３６は、ゲートエッチ工程によるオーバーエッチングにより可能な限り除去する、又は、残膜として残す。図２及び図３に示されるように、ゲート電極３８のサイズは、下にある有効領域２０を超えて特定の方向に延びるように設定することができ、すなわち、ゲート電極３８の一部は、トレンチアイソレーション構造の残りの埋め込み層３４上に配置される。このような構造では、速い研磨速度によって埋め込み層３４の表面が過度に研磨され、ゲート電極３８は形成された寄生トランジスタのゲート電極としても機能する可能性がある。寄生トランジスタは、通常、テスト構造の電気的特性により大きな影響を及ぼす。

ステップＳ２６では、半導体基板１００の表面に拡散層４０及びゲート電極３８の側面にサイドウォール部４２が形成される。拡散層４０は、いわゆる薄い拡散層（ＬＤＤ層：ＬｉｇｈｌｙＤｏｐｅｄＤｒａｉｎ）として機能する。拡散層４０は、フォトリソグラフィ技術等を適用して、ドーパントをイオン注入してアニールすることで熱拡散させて形成することができる。イオン注入エネルギー及びドーパントの注入密度並びに熱拡散の条件は、有効領域２０の特性に応じて設定すればよい。有効領域２０としてＮ型ＭＯＳＦＥＴ形成する場合、Ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１００の表面にイオン注入してアニールを行うことでドーパントを拡散させて拡散層４０を形成することができる。例えば、燐Ｐ又は砒素Ａｓを１×１０^１３以上２×１０^１５／ｃｍ^２の密度でイオン注入し、その後、１０００℃程度の高温でアニールすることで拡散層４０を形成する。有効領域２０としてＰ型ＭＯＳＦＥＴを形成する場合、Ｐ型ドーパント（ボロンＢ又は二フッ化ボロンＢＦ_２）を半導体基板１００の表面にイオン注入してアニールを行うことで拡散層４０を形成することができる。例えば、ボロンＢを１×１０^１３以上２×１０^１５／ｃｍ^２の密度でイオン注入し、その後、１０００℃程度の高温でアニールすることでドーパントを拡散させて拡散層４０を形成する。

その後、ゲート電極３８の側面にサイドウォール部４２を形成する。サイドウォール部４２は、シリコン酸化層（ＳｉＯ_２）等の絶縁層から構成される。半導体基板１００の表面全面に化学気相成長法（ＣＶＤ法）等でシリコン酸化層を形成し、異方性エッチングを適用することによってゲート電極３８の側面のみにシリコン酸化層を残してサイドウォール部４２を形成することができる。

ステップＳ２８では、ソース領域４４及びドレイン領域４６が形成される。ソース領域４４及びドレイン領域４６は、それぞれ有効領域２０のソース及びドレインとして機能する。ソース領域４４及びドレイン領域４６は、フォトリソグラフィ技術等を適用して、ドーパントをイオン注入してアニールすることで熱拡散させて形成することができる。イオン注入エネルギー及びドーパントの注入密度並びに熱拡散の条件は、有効領域２０の特性に応じて設定すればよい。有効領域２０としてＮ型ＭＯＳＦＥＴ形成する場合、Ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１００の表面にイオン注入してアニールを行うことでドーパントを拡散させてソース領域４４及びドレイン領域４６を形成することができる。例えば、燐Ｐ又は砒素Ａｓを１×１０^１５以上５×１０^１５／ｃｍ^２の密度でイオン注入し、その後、１０００℃程度の高温でアニールすることでソース領域４４及びドレイン領域４６を形成する。有効領域２０としてＰ型ＭＯＳＦＥＴを形成する場合、Ｐ型ドーパント（ボロンＢ又は二フッ化ボロンＢＦ_２）を半導体基板１００の表面にイオン注入してアニールを行うことでソース領域４４及びドレイン領域４６を形成することができる。例えば、ボロンＢを１×１０^１５以上５×１０^１５／ｃｍ^２の密度でイオン注入し、その後、１０００℃程度の高温でアニールすることでドーパントを拡散させてソース領域４４及びドレイン領域４６を形成する。ソース領域４４及びドレイン領域４６には、それぞれソース電極及びドレイン電極が形成される。

以上のように、本実施の形態における半導体テスト構造１０２を形成することができる。すなわち、複数の局所領域１０４においてそれぞれのパターン密度が分散するようにダミー領域２２が設けられた半導体テスト構造１０２が形成される。

図６は、化学機械研磨法を適用した後の半導体テスト構造１０２の拡大断面図を示す。図６（ａ）は、化学機械研磨が適切に行われた場合の断面を示す。すなわち、化学機械研磨の条件に対して半導体テスト構造１０２においてパターン密度が適切な局所領域１０４では、化学機械研磨によって埋め込み層３４に窪み（Ｄｉｓｈｉｎｇ）は形成されない。これに対して、図６（ｂ）は、化学機械研磨が適切に行われなかった場合の断面を示す。すなわち、化学機械研磨の条件に対して半導体テスト構造１０２においてパターン密度が小さくなるにつれて、化学機械研磨によって埋め込み層３４が過度に切削され、埋め込み層３４に窪みＸ（Ｄｉｓｈｉｎｇ）が形成される。このような窪みＸは、そこに形成される有効領域２０に対して寄生トランジスタＴｒｐとして影響を及ぼす原因となり得る。

図７は、１つの実施例におけるパターン密度に対する有効領域２０の閾値電圧Ｖｔｈの関係を示す測定結果例である。また、図８は、パターン密度に対する有効領域２０の飽和ドレイン電流Ｉｄｓａｔの関係を示す測定結果例である。

パターン密度が２５％未満の低い領域と比較してパターン密度が２５％以上の高い領域ではパターン密度に対して閾値電圧Ｖｔｈ及びドレイン電流Ｉｄｓのいずれも平坦な特性を示した。一方、パターン密度が２５％未満の低い領域では、パターン密度の変化に対して閾値電圧Ｖｔｈは大きく低下し及びドレイン電流Ｉｄｓは大きく増加しており、パターン密度への依存度が高かった。このパターン密度が低い領域での特性の変化は、化学機械研磨法を適用したことによって有効領域２０に対して寄生トランジスタが形成されたことを示している。したがって、本実施例では、化学機械研磨法に対してパターン密度の下限値は２５％とすることが好適であると判断することができた。

以上のように、本実施の形態における半導体テスト構造を用いることによって、化学機械研磨法に対してパターン密度の下限値を適切に把握することができる。したがって、半導体デバイスの設計者は適切なデザインルールを設定することができる。

１０表面、２０有効領域、２２ダミー領域、３０酸化層、３２窒化層、３４埋め込み層、３６ゲート絶縁層、３８ゲート電極、４０拡散層、４２サイドウォール部、４４ソース領域、４６ドレイン領域、１００半導体基板、１０２半導体テスト構造、１０４局所領域。

Claims

半導体テスト構造であって、
半導体基板上に設けられた複数の局所領域の各々に有効領域と複数のダミー領域とが配置され、
前記有効領域は、電気的な特性を測定できるように電極に接続され、
前記ダミー領域は、前記有効領域の周囲を囲み、複数の前記局所領域の各々において互いにパターン密度が異なるように設けられていることを特徴とする半導体テスト構造。
請求項１に記載の半導体テスト構造であって、
前記パターン密度は、複数の前記局所領域において５％以上８０％以下の範囲に亘って分散していることを特徴とする半導体テスト構造。
請求項１又は２に記載の半導体テスト構造であって、
前記ダミー領域の配置ピッチは、前記局所領域の一辺の１／１００以上１／５以下の範囲であることを特徴とする半導体テスト構造。
請求項３に記載の半導体テスト構造であって、
前記ダミー領域のサイズは、前記配置ピッチの１／１０以上９／１０以下の範囲であることを特徴とする半導体テスト構造。
請求項１～４のいずれか１項に記載の半導体テスト構造であって、
前記ダミー領域は、前記局所領域において一定の配置ピッチで配置されていることを特徴とする半導体テスト構造。
請求項１～５のいずれか１項に記載の半導体テスト構造であって、
前記有効領域は、寄生トランジスタによる影響を把握できるサイズを有することを特徴とする半導体テスト構造。
請求項１～６のいずれか１項に記載の半導体テスト構造であって、
化学機械研磨法が適用され、前記化学機械研磨法によって研磨された後に前記電極を用いて前記有効領域の電気的な特性が測定可能であることを特徴とする半導体テスト構造。
請求項１～７のいずれか１項に記載の半導体テスト構造であって、
前記有効領域は、ＭＯＳＦＥＴを含み、
前記ＭＯＳＦＥＴの閾値電圧及び飽和ドレイン電流の少なくとも１つを測定することを特徴とする半導体テスト構造。
請求項８に記載の半導体テスト構造であって、
前記ＭＯＳＦＥＴのゲート電極は、対応する前記有効領域の外側のレンチアイソレーション構造の表面上まで延びることを特徴とする半導体テスト構造。
請求項１～９のいずれか１項に記載の半導体テスト構造であって、
前記局所領域のサイズは、１００μｍ×１００μｍ以上５００μｍ×５００μｍ以下であることを特徴とする半導体テスト構造。