CN102460661B - 具有引发应力的源极/漏极形成用间隔件的鳍式场效晶体管结构及用以制造该鳍式场效晶体管结构的方法 - Google Patents
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Abstract
本发明提供制造具有引发应力的源极/漏极形成用间隔件的鳍式场效晶体管(FinFET)结构的方法，以及具有此种间隔件的FinFET结构。于一个例示实施例中，一种制造FinFET结构的方法包括制造多个平行鳍覆盖于半导体衬底上。各鳍具有侧壁。制造栅极结构覆盖于各鳍的一部分上。栅极结构具有侧壁并且覆盖于鳍内的沟道上。应力引发侧壁间隔件形成在鳍的侧壁和栅极结构的侧壁的周围。应力引发侧壁间隔件引发沟道内的应力。使用应力引发侧壁间隔件和栅极结构作为植入掩膜植入第一导电率决定用离子于诸鳍中，以在该等鳍内形成源极和漏极区域。
Description
技术领域
本发明大体上关于半导体装置和制造半导体的方法，而尤其关于具有引发应力的源极/漏极形成用间隔件的鳍式场效晶体管(FinFET)结构，和制造此FinFET结构的方法。
背景技术
相对于使用习知的光刻术制造方法制造的传统的平面型金属氧化物半导体场效晶体管(MOSFET)，非平面FET加入各种的垂直晶体管结构。一种此种半导体结构为“FinFET”，其名称是取自多个薄硅“鳍”，该等鳍用来形成各自的栅极沟道，而该等沟道宽度典型在数十奈米量级。
详言之，参照图1中所示的先前技术的非平面FET结构范例，FinFET 100通常包含二个或更多个平行硅鳍结构(或简称“鳍”)104和106。这些结构典型使用绝缘层上覆硅(SOI)衬底(未图标)，具有鳍104和106延伸于共同漏极电极与共同源极电极(未图标)之间。导电栅极结构102“围绕”在二个鳍104和106的三侧的周围，并且由标准栅极氧化物层103而与鳍分离。虽然图1仅显示了一个栅极结构102围绕鳍104和106周围，但是能够有二个、三个或更多个平行栅极结构围绕在该等鳍周围。如该技术领域中已知者，鳍104和106可经过适当掺杂以产生所希望的FET极性，使得在接近邻接栅极氧化物103的鳍的表面内形成栅极沟道。由双头箭号108所表示的栅极的宽度决定装置的有效的沟道长度。
虽然使用引发应力材料为用以增加平面型MOSFET的栅极沟道内的载体移动率的已知技术，但是因为FinFET特征的小尺寸而使得使用此种材料于FinFET结构中更加困难。由于此种装置的尺寸减小但功能增加，故平行的栅极的间距典型会因为于给定的面积中所需的栅极的数目而减小。当栅极的间距减小时，平行的栅极之间的鳍面积亦会减小。栅极之间的小面积会限制能够形成在栅极周围的源极/漏极形成用间隔件(source/drain-forming spacer)的宽度。若源极/漏极形成用间隔件的宽度太小，则后续在这些区域中所形成的源极/漏极区可能会侵入(encroach)至栅极下方的沟道中，导致装置故障。此外，此种小源极/漏极区是造成难以在栅极之间均匀地沉积适当的量的引发应力材料以引发沟道中的应力。
因此希望提供用来制造具有受应力源极/漏极区的可微缩(scalable)的FinFET结构的方法。此外，希望提供用来制造具有引发应力的源极/漏极形成用间隔件的FinFET结构的方法。亦希望提供具有引发应力的源极/漏极形成用间隔件的FinFET结构。再者，由本发明的后续详细说明和所附的权利要求，结合本发明的伴随的图式和此先前技术，本发明的其它希望的特征和特性将变得很清楚。
发明内容
本文中提供制造具有引发应力的源极/漏极形成用间隔件的鳍式场效晶体管(FinFET)结构的方法，以及具有此种间隔件的FinFET结构。依照本发明的范例实施例，一种制造FinFET结构的方法包括制造多个平行鳍覆盖于半导体衬底上。各该多个平行鳍具有侧壁。制造栅极结构覆盖于各该多个平行鳍的一部分。该栅极结构具有侧壁并且覆盖于该多个平行鳍内的沟道上。引发应力侧壁间隔件形成在该多个平行鳍的侧壁和该栅极结构的侧壁的周围。该引发应力侧壁间隔件引发该沟道内的应力。使用该引发应力侧壁间隔件和该栅极结构作为植入掩膜来植入第一导电率决定用离子于该多个平行鳍中，以在该多个平行鳍内形成源极和漏极区域。
依照另一个例示实施例，一种制造FinFET结构的方法，包括制造平行鳍覆盖于半导体衬底上。各该平行鳍具有侧壁。制造具有侧壁的栅极结构覆盖于各该平行鳍的第一部分上，而使各该平行鳍的第二部分暴露。第一引发应力侧壁间隔件形成在第一多个该平行鳍的侧壁和该栅极结构的第一部分的侧壁的周围。第二引发应力侧壁间隔件形成在第二多个该平行鳍的侧壁和该栅极结构的第二部分的侧壁的周围。该第一引发应力侧壁间隔件和该第二引发应力侧壁间隔件引发相反的应力。使用该第一引发应力侧壁间隔件和该栅极结构的该第一部分作为植入掩膜，将第一导电率决定用离子植入于该第一多个该平行鳍的该第二部分以形成第一源极和漏极区域。使用该第二引发应力侧壁间隔件和该栅极结构的该第二部分作为植入掩膜，将第二导电率决定用离子植入于该第二多个该平行鳍的该第二部分以形成第二源极和漏极区域。该第一导电率决定用离子与该第二导电率决定用离子为相反导电率。
于本发明的另一个例示实施例中，一种FinFET结构包括多个平行鳍覆盖于半导体衬底上。各该多个平行鳍具有侧壁。具有侧壁的栅极结构覆盖于各该多个平行鳍的第一部分上。源极和漏极区域配置在各该多个平行鳍的第二部分内。引发应力侧壁间隔件为在各该多个该平行鳍的该第二部分侧壁的周围和该栅极结构的侧壁的周围。该引发应力侧壁间隔件具有宽度而使得该源极和漏极区域不会侵入于该栅极下方各该多个平行鳍的沟道。
附图说明
以下结合下列图式而说明本发明，各图中相同的组件符号表示相同的组件，以及其中：
图1为可从先前技术得到的FinFET结构的等角图；
图2至26显示FinFET结构和依照本发明的各种例示实施例的用来制造具有引发应力的源极/漏极形成用间隔件的FinFET结构的方法；
图2至7为图2至26的FinFET结构沿着相同轴的剖面图；
图8至9为图7的FinFET结构沿着8-8轴的剖面图；
图10为图9的FinFET结构的上视图；
图11为图10的FinFET结构于各种方法步骤后的上视图；
图12为图11的FinFET结构沿着12-12轴的剖面图；
图13为图11的FinFET结构沿着13-13轴的剖面图；
图14为图12的FinFET结构于各种方法步骤后沿着相同轴的剖面图；
图15为图14的FinFET结构沿着15-15轴的剖面图；
图16为图14的FinFET结构于各种方法步骤后沿着相同轴的剖面图；
图17为图16的FinFET结构沿着17-17轴的剖面图；
图18为图16的FinFET结构沿着18-18轴的剖面图；
图19为图16的FinFET结构于各种方法步骤后沿着相同轴的剖面图；
图20为图19的FinFET结构沿着20-20轴的剖面图；
图21为图19的FinFET结构沿着21-21轴的剖面图；
图22为图19的FinFET结构于各种方法步骤后沿着相同轴的剖面图；
图23为图22的FinFET结构沿着23-23轴的剖面图；
图24为图22的FinFET结构于各种方法步骤后沿着相同轴的剖面图；
图25为图24的FinFET结构沿着25-25轴的剖面图；及
图26为图25的FinFET结构于各种方法步骤后的等角图。
具体实施方式
本发明的下列实施方式在本质上仅仅为范例，而不欲限制本发明或者本发明的应用和使用。再者，并不欲由任何表现于前述先前技术或下列本发明实施方式中的理论来限定本发明。
图2至26是依照本发明的例示实施例显示平行栅极之间制造具有引发应力的源极/漏极形成用间隔件的FinFET结构的方法。引发应力的源极/漏极形成用间隔件执行至少二个主要的功能。源极/漏极形成用间隔件不但用以间隔源极/漏极区域使得他们不会侵入于栅极下方鳍的沟道，而且亦用来引发应力于沟道中。因此，能够达成具有提升装置性能的可微缩的FinFET装置。
参照图2，依照本发明的例示实施例，制造FinFET结构150的方法包含设置半导体衬底200的步骤。如本文中所使用者，用语“半导体衬底”将用来包含习知使用于半导体工业中用以制造电子装置的半导体材料。“半导体材料”包含单晶硅材料，譬如典型使用于半导体工业的相当纯的或者稍为掺杂了杂质的单晶硅材料，以及多晶硅材料，和与其它元素譬如锗、碳等混合的硅。此外，“半导体材料”包含譬如相当纯的和掺杂了杂质的锗、砷化镓、氧化锌、玻璃等等的其它的材料。半导体材料较理想为硅衬底。硅衬底可以是块体硅晶圆，或者如图所示，可以包括配置在氧化硅材料204上的含硅材料202，一般已知为绝缘层上覆硅(silicon-on-insulator，SOI)结构，接着，该SOI结构由支撑衬底206所支撑。半导体衬底200可以进一步包括覆盖于含硅材料202上的任何其它的材料层，譬如绝缘层、掩膜层等等。芯部形成用材料层(mandrel-forming material layer)210沉积在半导体衬底200上。用于芯部形成用材料层210的适当材料的例子包含但不限于多晶硅、氧化硅、氮化硅等等。
参照图3，于沉积芯部形成用材料层210后，譬如一个或多个图案化光阻的一个或多个图案化掩膜(未图标)形成在芯部形成用材料层210上，然后蚀刻该芯部形成用材料层210以形成多个各具有侧壁218的牺牲芯部(sacrificial mandrel)212。此蚀刻可以藉由例如使用根据三氟甲烷/氧(CHF3/O2)以蚀刻氮化硅、CHF3或四氟化碳(CF4)以蚀刻氧氮化硅或氧化硅、或者Cl-或HBr/O2以蚀刻多晶硅的化学反应的电浆或反应性离子蚀刻(RIE)来实施。其次，包含譬如像是氮化硅或氧化硅的介电材料的侧壁间隔件214是以共形方式(conformally)覆盖沉积于该半导体衬底200和牺牲芯部212的表面上。可以上述参照芯部形成用材料层210所说明的方式沉积侧壁间隔件214。较佳的情况是，选择侧壁间隔件214的组成而使得可以藉由后续的蚀刻工艺选择性地去除牺牲芯部212，而不会让由侧壁间隔件214所形成的侧壁间隔件(下文中将讨论)受到进一步的腐蚀。举例而言，若芯部形成用材料层210由氮化硅形成，则侧壁间隔件214可以由氧化硅形成，因为牺牲芯部212可以使用加热的磷酸/水(H3PO4/H2O)溶液而选择性去除。对于大约25nm的栅极长度而言，侧壁间隔件214具有从大约15nm至大约40nm的厚度。实际的厚度将至少部分是根据最终鳍结构的所希望的关键尺寸(CD)而定，下文中将讨论。
该方法继续侧壁间隔件214的非等向性蚀刻以形成邻接牺牲芯部212的侧壁218的侧壁间隔件216，如图4中所例示。可以使用上述说明的适当的蚀刻工艺实施此蚀刻。然后去除该牺牲芯部212，留下侧壁间隔件216实质上完整无缺，如图5中所例示。于去除牺牲芯部212后，使用侧壁间隔件作为蚀刻掩膜蚀刻含硅材料202(以及硬掩膜，如果其覆盖了含硅材料202)以形成含硅鳍220，留下由埋置的氧化物层204和硅衬底206所形成的半导体衬底200，如图6中所示。于蚀刻含硅材料202后(和/或于蚀刻任何覆盖的硬掩膜后)，可以使用对间隔件216具选择性以避免腐蚀鳍220的任何适当的湿或干蚀刻工艺去除侧壁间隔件216。虽然图6中未图标，但是因为芯部为方形或矩形的形状，所以侧壁间隔件和鳍以具开口的方形或矩形形成。如此一来，于去除间隔件后，能够实施鳍220的进一步蚀刻以去除末端部分，也就是，连接二个邻接的平行鳍220在一起的图6的平面以外的鳍部分。蚀刻亦能够去除任何不需要或者不希望的鳍。虽然图6中例示形成8个鳍，但是应该了解到可以制造适合用于特定装置设备的任何数目的鳍。
参照图7，于一个例示实施例中，该方法接着继续在鳍220的周围形成栅极绝缘体221。栅极绝缘体221可以是藉由在氧化环境中加热硅鳍220而形成的热生长二氧化硅，如所例示，栅极绝缘体221亦可以是沉积的绝缘体，譬如氧化硅、氮化硅、譬如HfSiO等的高介电常数绝缘体。能够藉由化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、和电浆辅助化学气相沉积(PECVD)而沉积沉积的绝缘体。于另一个例示实施例中，栅极形成用材料层222接着沉积以覆盖该栅极绝缘体221和鳍220。栅极形成用材料层包括譬如像是多晶硅、一个或多个金属、他们的组合等等的导电材料，并且具有适合于所希望的装置应用的厚度。譬如光阻的掩膜224沉积覆盖栅极形成用材料层222并且经由光光刻工艺而被图案化，如图8中所例示。图8为图7的FinFET结构150沿着8-8轴的剖面图。
其次，蚀刻栅极形成用材料层222以形成栅极结构226覆盖鳍220并且去除图案化的掩膜224，如图9中所例示。亦可以使用栅极结构226作为蚀刻掩膜蚀刻栅极绝缘体221。图10为图9的FinFET结构150的上视图。如图10中所例示，FinFET结构150现在包括四个栅极结构226，其中的二个为一体(integral)并且沿着纵轴形成，由双头箭号223所表示，而其中的二个为一体并且沿着平行的纵轴225而形成。虽然图10中例示了四个栅极结构，但是将了解到如所安装的装置结构需要时，FinFET结构150能够具有一体和/或平行配置的任何数目的栅极结构。此外，FinFET结构150包括以230表示的多个平行鳍和以232表示的多个平行鳍220，该等鳍的每一个具有由双头箭号227所表示的纵轴，该纵轴实质上垂直于纵轴223、225。
于形成栅极结构226后，譬如硬掩膜或光阻的掩膜228形成为覆盖以230表示的多个鳍220，以232表示的多个鳍220是保持暴露，如图11和12中所例示。图12为图11的FinFET结构150沿着12-12轴的剖面图。掩膜228和栅极结构226用作为离子植入掩膜，以藉由植入决定导电率离子234而形成源极/漏极延伸区236于暴露的以232表示的多个鳍220中，如图12和13中所例示。图13为图12的FinFET结构150沿着13-13轴的剖面图。对于n沟道FinFET装置而言，虽然亦能够使用磷离子，但源极/漏极延伸区236较佳是藉由植入砷离子形成。对于p沟道FinFET装置而言，源极/漏极延伸区236较佳是藉由植入硼离子形成。为了简洁的目的，暴露的以232表示的多个鳍220将被视为已经对于n沟道FinFET装置被植入。然后去除掩膜228。
参照图14，其是沿着如图12的相同的轴，另一个掩膜242(譬如硬掩膜或光阻)是形成覆盖该以232表示的多个鳍220，留下以230表示的多个鳍220被暴露。于形成掩膜242后，掩膜和栅极结构226用为离子植入掩膜以藉由植入决定导电率离子240形成源极/漏极延伸区238于暴露的以230表示的多个鳍220中，如图14、15中所例示。图15为图14的FinFET结构150沿着15-15轴的剖面图。对于p沟道FinFET装置而言，源极/漏极延伸区238较佳是藉由植入硼离子形成。于植入后，去除掩膜242。
接着，覆盖拉张应力引发层(blanket tensile stress-inducinglayer)244是以均匀和共形的方式沉积成覆盖鳍220、栅极结构226、和半导体衬底200，并且后续从以230表示的多个鳍220去除，如图16和17中所例示。图16为FinFET结构150沿着图14的相同轴的剖面图，而图17为图16的FinFET结构150沿着17-17轴的剖面图。该拉张应力引发层244可以是达成下述者的任何材料：能够形成在鳍上并且产生应力于接口且该应力重新分布于该鳍中者。拉张应力引发层244引发拉张应力于下方n沟道鳍中，该拉张应力提升在n沟道内载子(其为电子)的移动率。覆盖压缩应力引发层(blanket compressivestress-inducing layer)246是以均匀和共形的方式沉积覆盖多个230的鳍220、栅极结构226、拉张应力引发材料244、和埋置的氧化物层204，并且后续至少实质上从拉张应力引发材料244被去除，如图16和18中所例示。图18为图16的FinFET结构150沿着18-18轴的剖面图。压缩应力引发层246引发压缩应力于下方p沟道鳍中，该压缩应力提升在p沟道内载子(其为电洞)的移动率。于一个例示实施例中，拉张应力引发层244为拉张应力引发用的氮化硅而压缩应力引发层246为压缩应力引发用的氮化硅，但亦可以使用譬如锗化硅和碳化硅的其它材料。沉积拉张应力引发材料和压缩应力引发材料的方法是该技术领域中广为人知者，故于本文中不须作进一步的详细说明。如下面所更详细讨论者，应力引发材料244和246被沉积至分别由箭号245(图17)和247(图18)所表示的厚度，而使得由该材料形成的间隔件具有下述宽度：其防止后续形成于鳍中的源极/漏极区域分别侵入于延伸区236和238之间的沟道264、266中。
于沉积之后，应力引发材料244和246经过非等向性蚀刻以形成拉张应力引发间隔件248覆盖该n沟道掺杂杂质延伸区236和压缩应力引发间隔件250覆盖该p沟道掺杂杂质延伸区238，如图19至21中所示。图19为FinFET结构150沿着如图16的相同轴的剖面图。图20为图19的FinFET结构150沿着20-20轴的剖面图，而图21为图19的FinFET结构150沿着21-21轴的剖面图。于较佳实施例中，应力引发间隔件248和250实质上同时形成，但间隔件248亦能够在间隔件250之前或之后形成。
在形成应力引发间隔件248和250之后，该方法接着继续形成譬如硬掩膜或光阻的掩膜252，其覆盖以230表示的该多个鳍220，如图22中所例示，该图22为沿着如图19的相同轴FinFET结构150的剖面图。以232表示的多个鳍220保持暴露。掩膜252、应力引发间隔件248、和栅极结构226被使用为离子植入掩膜，藉由植入决定导电率离子254而形成深源极/漏极区域256于鳍220的暴露部分中，如图22和23中所例示。图23为图22的FinFET结构150沿着23-23轴的剖面图。对于n沟道FinFET装置而言，源极/漏极区域256较佳是由植入砷离子形成，但亦可以使用磷离子。如图23中所例示，能够将应力引发间隔件248制成具有由箭号249所示的宽度，该宽度足以防止源极/漏极区域256扩散和侵入设置于源极和漏极延伸区236之间的栅极结构226下方的沟道264中。因此，避免装置故障。于形成源极/漏极区域256后，去除掩膜252。
参照图24，其为沿着如图22相同轴的FinFET结构150的剖面图，譬如硬掩膜或光阻的另一个掩膜258是形成为覆盖于以232表示的该多个鳍220上，留下以230表示的多个鳍220被暴露。然后使用掩膜258、栅极结构226、和应力引发间隔件250作为离子植入掩膜，并藉由植入决定导电率离子260以形成深源极/漏极区域262于暴露的以230表示的多个鳍220，如图24和25中所例示。图25为图24的FinFET结构150沿着25-25轴的剖面图。对于p沟道FinFET装置而言，源极和漏极区域262较佳是藉由植入硼离子形成。如图25中所例示，当具有应力引发间隔件248时，能够将应力引发间隔件250制成具有由箭号251所示的宽度，该宽度足以防止源极/漏极区域262扩散和侵入设置于源极和漏极延伸区238之间的栅极结构226下方的沟道266中。于植入完成后，接着去除掩膜258，并且能令FinFET结构150经受退火，譬如快速热退火(RTA)，以活化于源极/漏极延伸区和区域中的杂质。其后，能够实施任何数目的已知工艺步骤，以完成FinFET结构150的制造。举例而言，如图26中所例示，譬如金属硅化物接触件的导电接触件268能够形成在鳍220和栅极结构226上，如该技术领域中广为熟知者。虽然上述图式说明在形成p沟道鳍(也就是说，以230表示的多个鳍220)之前先形成n沟道鳍(也就是说，以232表示的多个鳍220)，但是将了解到，本文中亦可以考虑在形成n沟道鳍之前先形成p沟道鳍。再者，虽然图式中例示了制造具有n沟道鳍和p沟道鳍的FinFET结构，但是将了解到亦能够使用上述方法制造仅具有n沟道鳍或仅具有p沟道鳍的FinFET结构。
因此，如图22至26中所例示，能够从覆盖n沟道鳍(以232表示的多个鳍220)的源极/漏极延伸区236的拉张应力引发材料制造应力引发间隔件248，以及从覆盖p沟道鳍(以230表示的多个鳍220)的源极/漏极延伸区238的压缩应力引发材料制造应力引发间隔件250。该应力引发间隔件248和250不仅用来间隔源极/漏极延伸区，使得他们不会侵入于鳍的沟道中，而且亦用来分别引发应力于沟道264、266中。因此，即使栅极之间的区域可能相当小，但是因为应力引发间隔件用于二种目的，因此能有效使用该区域而使得能够制造出效能最佳而又可微缩的FinFET装置。此外，因为于形成鳍和栅极二者之后形成间隔件，因此应力引发间隔件的形成会良好整合至FinFET工艺中。
虽然已经于本发明的前面实施方式中提出至少一个例示实施例，但是应该了解到存在着大量的变化。亦应该了解到，本文中说明的例示实施例仅为范例，而并不欲以任何方式限制本发明的范围、可应用性、或组构。相反地，前面的实施方式将提供熟悉此项技术者用来执行所述实施例方便的道引。应该了解到，于例示实施例中所说明的组件的功能和组构可以作各种的改变而不会偏离由所附权利要求所提出的本发明的范围和他们的法律上的等效物。
Claims (10)
1.一种制造FinFET结构(150)的方法，该方法包括下列步骤：
制造多个(230)平行鳍(220)覆盖于半导体衬底(200)上，该多个平行鳍的每一个平行鳍具有侧壁；
制造栅极结构(226)覆盖于该多个(230)平行鳍(220)的每一个平行鳍的一部分上，其中，该栅极结构具有侧壁并且覆盖于该多个平行鳍内的沟道(266)上；
形成应力引发侧壁间隔件(250)直接地邻接该多个(230)平行鳍(220)的侧壁和该栅极结构(226)的该侧壁，其中，该应力引发侧壁间隔件引发该沟道内的应力；以及
使用该应力引发侧壁间隔件和该栅极结构作为植入掩膜植入第一导电率决定用离子(260)于该多个平行鳍中，以在该多个平行鳍内不具有该栅极结构处形成源极和漏极区域(262)。
2.根据权利要求1所述的方法，其中，该多个(230)平行鳍(220)的每一个平行鳍具有第一纵轴(227)，以及其中，该制造栅极结构(226)的步骤包括形成具有实质上垂直于该第一纵轴的第二纵轴(223,225)的栅极结构。
3.根据权利要求1所述的方法，进一步包括植入第二导电率决定用离子(240)于该多个平行鳍中的步骤，该植入第二导电率决定用离子的步骤是于该形成应力引发侧壁间隔件的步骤之前和该制造该栅极结构的步骤之后实施。
4.根据权利要求1所述的方法，进一步包括形成栅极绝缘体(221)邻接该多个平行鳍的每一个平行鳍的所述侧壁的步骤，形成该栅极绝缘体的该步骤是在该制造栅极结构的步骤之前实施。
5.根据权利要求1所述的方法，其中，该形成应力引发侧壁间隔件(250)的步骤包括形成具有足够大小的宽度(247)的该应力引发侧壁间隔件，而使得于该植入步骤后，该源极和漏极区域(262)不会侵入于该多个平行鳍内的该沟道(266)上。
6.根据权利要求1所述的方法，其中，该形成应力引发侧壁间隔件(250)的步骤包括形成拉张应力引发侧壁间隔件。
7.根据权利要求1所述的方法，其中，该形成应力引发侧壁间隔件(250)的步骤包括形成压缩应力引发侧壁间隔件。
8.根据权利要求1所述的方法，其中，该半导体衬底(200)包括半导体材料(202)，以及其中，该制造多个平行鳍(220)的步骤包括下列步骤：
形成牺牲芯部(212)覆盖该半导体材料上；
形成侧壁间隔件形成用材料(214)覆盖于该牺牲芯部上；
非等向性蚀刻该侧壁间隔件形成用材料(214)以形成侧壁间隔件(216)；
去除该牺牲芯部(212)，留下该侧壁间隔件(216)实质上完整无缺；以及
使用该侧壁间隔件作为蚀刻掩膜蚀刻该半导体材料(202)。
9.根据权利要求1所述的方法，其中，该制造栅极结构(226)的步骤包括下列步骤：
形成导电材料的覆盖层(222)覆盖该多个平行鳍(220)；
形成图案化的掩膜(224)覆盖导电材料的该覆盖层；以及
蚀刻导电材料的该覆盖层。
10.一种制造FinFET结构(150)的方法，该方法包括下列步骤：
制造平行鳍(220)覆盖于半导体衬底(200)上，该平行鳍的每一个平行鳍具有侧壁；
制造栅极结构(226)覆盖于该平行鳍的每一个平行鳍的第一部分上，而使该平行鳍的每一个平行鳍的第二部分暴露，其中，该栅极结构具有侧壁；
形成第一引发应力侧壁间隔件(248)直接地邻接第一多个(232)该平行鳍的侧壁和该栅极结构的第一部分的侧壁；
形成第二引发应力侧壁间隔件(250)直接地邻接第二多个(230)该平行鳍的侧壁和该栅极结构的第二部分的侧壁，其中，该第一引发应力侧壁间隔件和该第二引发应力侧壁间隔件引发相反的应力；
使用该第一引发应力侧壁间隔件(248)和该栅极结构的该第一部分作为植入掩膜，将第一导电率决定用离子(254)植入于该第一多个(232)该平行鳍的该第二部分以形成第一源极和漏极区域(256)；以及
使用该第二引发应力侧壁间隔件(250)和该栅极结构的该第二部分作为植入掩膜，将第二导电率决定用离子(260)植入于该第二多个(230)该平行鳍的该第二部分以形成第二源极和漏极区域(262)，其中，该第一导电率决定用离子与该第二导电率决定用离子为相反导电率。
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