KR100648635B1 - 안장형 구조를 갖는 ｍｏｓ 소자 - Google Patents

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Abstract

본 발명은 MOS 소자의 축소화 특성과 성능을 개선하기 위한 안장형 MOS 소자에 관한 것이다. 특히, 본 발명의 특징은 채널영역이 함몰되어 있고 동시에 함몰된 채널의 일부 표면 및 측면에 게이트 절연막과 게이트 전극이 형성되어 있으며, 게이트 전극은 함몰된 채널과 정렬이 되도록 하는 구조의 MOS 소자를 구현하는 데 있다.
이러한 구조를 구현하기 위한 본 발명에 의하면, 반도체 기판 위에 기판과 연결되는 담장 형태의 반도체 바디(구조물)가 형성되고, 상기 기판과 담장형 반도체 바디의 표면에 제 1절연막과 질화막 및 소자격리를 위한 제 2절연막이 순차적으로 형성되며, 상기 제 1절연막, 질화막 및 제 2절연막이 반도체 바디의 표면을 기준으로 평탄화되어 형성되며, 상기 담장형 반도체 바디에서 게이트 전극 마스크로 정의되는 부분의 담장형 반도체 바디가 표면으로부터 소정 깊이로 함몰되도록 형성하고, 상기 함몰된 담장형 반도체 바디의 측면에 드러나 있는 제 1절연막과 질화막이 제거되고 담장형 반도체 바디의 표면으로부터 함몰된 영역의 소정 깊이를 제외한 함몰 영역에서 제 1절연막 및 질화막이 담장형 반도체 바디의 함몰 폭이나 깊이 보다 크게 되도록 제거되어 상기 함몰된 영역의 소정 깊이를 제외한 영역에서 담장형 반도체 바디의 측면이 드러나도록 형성되며, 상기 결과물 위에 게이트 절연막이 함몰된 담장형 반도체 바디의 표면 및 드러난 측면에 형성되고, 게이트 전극과 측벽 스페이서가 순차적으로 형성되며, 상기 담장형 반도체 바디의 표면으로부터 소 정 깊이까지 소스/드레인이 형성되고, 상기 결과물 위에 소정 두께의 절연막이 형성되고, 콘택(contact)과 금속층이 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자를 제시한다.
실리콘, 안장형(Saddle) 채널, 함몰 채널, 측면 게이트, 이중/삼중-게이트 소자, 담장형 실리콘 바디, 게이트 커패시턴스, GIDL

Description

안장형 구조를 갖는 ＭＯＳ 소자{MOS device with saddle type structure}
도 1은 종래의 함몰 채널을 갖는 MOS 소자의 구조도 이다.
도 2는 종래의 안장 구조를 갖는 MOS 소자의 구조도 이다.
도 3은 본 발명에 따른 안장 구조를 갖는 MOS 소자의 구조도 이다.
도 4는 본 발명에 따른 안장 구조를 갖는 MOS 소자의 사시도 및 단면도이다.
도 5는 본 발명의 실시 예에 따라 변형된 형태를 갖는 MOS 소자의 구조도 이다.
도 6 내지 도 7은 도 4에 도시된 MOS 소자의 부분 단면을 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따라 변형된 바디 구조를 갖는 MOS 소자의 부분 단면을 나타낸 도면이다.
도 9 내지 도 11은 본 발명의 소자를 구현하기 위한 예로서 주요 공정단계에 대한 3차원 구조도 이다.
도 12는 본 발명의 소자에서 형성되는 함몰영역의 다양한 프로파일을 보인 단면도이다.
도 13은 본 발명의 소자에 필수적인 바디와 소자격리까지의 형성을 위한 일례로서 주요 공정단계에 대한 단면도이다.
*** 도면의 주요부분에 대한 부호의 설명 ***
1: 실리콘 기판 2: 담장형(Wall-type) 실리콘 바디
3: 제 1절연막 4: 질화막
5: 제 2절연막(필드 절연막 또는 격리 절연막)
6: 아몰퍼스 실리콘(또는 폴리실리콘)
7: 게이트 절연막 8: 게이트 전극
9: 소스/드레인 영역 10: 스페이서
11: 제 3절연막 12: 제 4절연막
본 발명은 MOS 소자의 축소화 특성과 성능을 개선하기 위한 안장형 MOS 소자에 관한 것이다. 보다 상세하게는 공정의 복잡도나 추가의 마스크 사용 없이 구현이 가능한 새로운 형태의 안장형 MOS 소자 구조에 관한 것이다.
최근 CMOS 기술을 위한 소자의 게이트 크기는 100 nm 이하의 영역에서 고속 로직을 위한 소자와 DRAM과 같은 메모리 응용을 위한 소자의 활발히 진행되고 있다. 로직을 위한 MOS 소자는 게이트 절연막의 두께를 2 nm 또는 그 이하까지 줄일 수 있어 소위 짧은 채널 효과를 개선할 수 있으며, 또한 어느 정도의 짧은 채널 효과가 있어도 다양한 분야에 적용할 수 있다.
그러나, DRAM 응용의 경우 현재 게이트 절연막의 두께가 현재 최소 5 nm 정도를 필요로 하고 있고, 향후 기술 발전에 따라 줄어들 수 있지만 크게 줄어들기는 어려울 전망이다. 따라서, 게이트 절연막을 로직 응용을 위한 소자의 경우에 비해 제한적으로 줄일 수밖에 없기 때문에 기존의 평탄채널을 갖는 MOS 소자의 경우 짧은 채널 효과가 큰 문제가 되고 있다.
이를 해결할 수 있는 방안 중에 하나는 도 1에 도시된 바와 같이 채널 영역을 함몰시키는 것이다. 기존의 평탄채널 MOS 소자에 비해 도 1의 구조는 짧은 채널 효과를 개선할 수 있고, 함몰된 채널 바닥에 형성되는 코너 영역을 둥글게 만들더라도 코너 영역의 도핑 농도나 프로파일에 따라 문턱 전압의 민감도가 매우 크다. 또한, 이들 함몰소자는 기판 바이어스에 따라 문턱 전압의 변화가 기존의 평탄채널 구조에 비해 매우 크고, 채널 함몰에 따라 유효 채널 길이가 길어져 있어 만약 채널의 폭이 좁아지면 전류구동능력이 크게 저하되는 단점이 있다. 함몰 채널 소자의 일반적인 특징으로는 게이트 전극이 채널에 대한 제어 능력이 평탄채널 소자에 비해 떨어지는 것인데, 이는 기판 바이어스 효과가 큰 것과 관계가 있다.
게이트 전극이 채널에 대한 제어 능력이 뛰어난 경우는 게이트가 채널 영역을 감싸는 이중/삼중-게이트 MOS 구조이다. 이와 관련된 공지 기술을 살펴보면, 바디 연결형(body-tied) 이중/삼중-게이트 MOS 구조(출원번호: 10-2002-5325(한국), JP2003-298051(일본), 10/358981(미국)) 및 플래시 메모리로의 응용(한국 등록번호: 0420070, 미국 출원번호:10/751860)이 공지되어 있다.
본 발명에서는 이러한 구조를 bulk FinFET 라 부른다. 이 구조에서 채널은 함몰되어 있지 않고, 액티브 바디의 윗면과 양쪽 측면에 채널이 형성되거나, 바디의 양쪽 옆에 채널이 형성됨으로써 채널에 대한 게이트의 제어 능력은 기존의 평탄 채널 소자 보다 훨씬 뛰어나고, 기판 바이어스 효과가 거의 없다. 그러나, DIBL (Drain Induced Barrier Lowering)을 약 100 mV/V로 유지하기 위해서 바디의 폭이 물리적인 게이트 길이의 2/3 정도로 형성되어야 한다. 이는 최소 게이트 길이에 비해 폭이 좁은 실리콘 바디의 구현을 의미하며 공정적인 어려움이 있다.
상기와 같은 기존 소자들이 갖는 문제점을 해결하기 위하여 " 발명의 명칭: 안장형 MOS 소자, 한국 출원번호: 10-2004-0104560 " 를 출원한 바 있다. 즉, 채널과 게이트 구조가 말 안장(Saddle) 모양을 갖는 고성능/고집적 MOS 소자를 제시하였다. 이러한 안장형태의 소자 구조는 함몰된 채널 구조와 삼중-게이트 구조를 갖고 있기 때문에 기존의 이중/삼중-게이트가 갖는 장점과 함몰 채널 구조가 갖는 장점을 모두 가지고 있다. 이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
기존의 벌크 FinFET에서는 게이트 길이의 2/3에 해당하는 담장형 실리콘 바디(fin 바디) 폭을 요구하고 있는데, 본 발명의 구조는 게이트 길이와 같은 바디 폭을 구현해도 문제가 없다. 채널이 함몰되어 있지만 게이트 전극의 채널 제어 능력이 뛰어나고, 기판 바이어스에 따른 문턱 전압의 변화 감소 및 함몰 채널의 코너 부분에서의 불순물 농도 변화에 따른 문턱 전압의 변화를 줄일 수 있다.
또한, 함몰된 채널의 표면 및 측면에도 채널이 형성됨으로써 높은 전류구동능력을 얻을 수 있다. 그러나 함몰된 영역 전체에 표면 및 측면 채널이 형성됨으로써 구조적으로 소스/드레인 영역과 게이트의 오버랩(overlap)이 증가하여 누설전류(GIDL) 증가와 게이트 커패시턴스의 증가가 초래되어 DRAM 적용에서 메모리의 성능을 다소 저하시킬 수 있다.
또한, 함몰된 영역의 드러난 실리콘 측면에 형성된 측면 게이트가 담장형 실리콘 바디 표면까지 형성되기 때문에 집적도에 약간의 문제가 생길 수 있다. 이러한 문제점을 해결하기 위해 본 발명에서는 공정의 복잡도나 추가의 마스크 사용 없이 구현이 가능한 안장형 MOS 소자의 구조를 제시할 필요성이 요구되었다.
한편, 로직 응용을 위한 MOS 소자는 게이트 산화막의 두께를 2 nm 이하까지 축소화할 수 있어 게이트 길이 감소에 따른 짧은 채널 효과를 다소 줄일 수 있고, 또한 어느 정도의 짧은 채널 효과를 갖는 MOS 소자는 회로 응용에 적용이 가능하다. 로직 응용을 위한 MOS 구조의 축소화와 더불어 DRAM (Dynamic Random Access Memory) 응용을 위한 소자는 채널 길이가 70 nm 이하가 되면서 축소화에 상대적으로 더 큰 어려움에 직면하고 있다.
통상 DRAM을 위한 MOS 소자는 게이트 절연막의 두께가 현재 5 nm 정도나 그 이상이고 향후에도 로직용 소자 만큼 줄어들지 않기 때문에 앞서 언급한 짧은 채널 효과를 줄이는데, 효과적이지 못하고 더 큰 게이트 길이를 갖는 소자에서 축소화의 한계를 보이고 있다. 향후 DRAM의 동작전압이 낮아지고 게이트 절연막의 두께도 낮아지면 축소화가 70 nm 이하에 게이트 길이에서 좀 더 쉽게 구현할 수 있을 것이다. 현재의 평탄 채널을 갖는 MOS 소자를 이용한 DRAM 소자의 축소화는 대략 70 nm 이하에서 매우 어려운 것으로 보이고 이를 해결할 소자 구조의 변화가 필요하다.
위의 문제를 해결하기 위해 단순히 채널을 식각하여 함몰채널을 만들고 게이트 절연막을 형성한 뒤 게이트 전극을 형성하여 DRAM에 적용하는 경우가 삼성전자에 의해 2003년도에 발표된바 있다(J. Y. Kim et al., " The breakthrough in data retention time of DRAM using recess-channel-array transistor (RCAT) for 88nm feature size and beyond," in Proc. Symp. on VLSI Tech., p. 11, 2003).
도 1에 도시된 바와 같이, 이 소자는 채널의 함몰 깊이를 깊게 할 수 있고, 따라서 유효채널 길이가 길어져 짧은 채널 효과를 크게 억제할 수 있다. 그러나 유효채널 길이가 길기 때문에, 만약 소자의 채널 폭이 집적도 증가를 위해 줄어들면 소자의 전류 구동능력이 엄청나게 떨어지는 단점이 있다. 또한, 함몰된 채널 영역에는 오목한(concave) 채널이 형성되고, 이 오목한 채널에는 채널 도핑 농도가 조금이라도 변하면 문턱 전압이 크게 바뀌는 단점이 있다. 이들 소자는 통상 함몰된 채널 부분에만 도핑을 높이는 경우가 있는데, 이 경우도 같은 영향을 받는다. 또한, 함몰되는 채널의 함몰 폭이 소자 축소화에 따라 줄어드는 경우 소자의 I-V 특성이 크게 저하되는 단점을 갖고 있다. 일반적으로 함몰채널 소자는 채널의 구조가 오목(concave)하기 때문에 기판 바이어스(back-bias) 효과가 심각하게 일어나고, NMOS 소자의 경우 음(-)의 기판 바이어스에 대해 문턱 전압이 크게 증가하는 문제를 갖고 있다.
본 발명에서는 기존의 함몰채널 소자가 갖고 있는 채널의 유효 폭 감소에 따른 전류 구동능력의 감소, 함몰된 채널의 코너 영역의 기판 농도 변화에 따른 문턱 전압의 큰 변화, 큰 기판 바이어스 효과 등의 문제를 해결하면서 채널의 유효 폭이 작아지더라도 큰 전류구동능력과 좋은 sub-threshold swing을 갖는 MOS 소자 구조를 제안한다. 또한 DRAM에 적용될 때 소자의 GIDL(Gate Induced Drain Leakage)을 줄이고, 워드(Word) 라인의 커패시턴스를 줄이면서 상기 효과를 가져 올 수 있는 소자구조를 제안하고, 구현하기 위한 일례를 제공한다.
도 2는 공지된 종래의 기술로서(발명의 명칭: 안장형 MOS 소자, 한국 출원번호: 10-2004-0104560) 함몰채널에 측면 게이트를 갖는 안장 구조의 MOS 소자에 대한 도식적인 소자 구조의 3차원 사시도 및 평면도, 단면도를 나타낸 것이다.
도 2의 (c)는 도 2a의 액티브 영역을 따라 자른 단면도(A-A'이고, 도 2의 (d)는 도 2a에서 함몰된 채널 영역에 형성된 게이트 전극을 따라 자른 단면도(B-B'를 나타낸 것이다. 도 2의 (e)는 담장형 실리콘 바디의 측면에 형성된 영역 (4)의 질화막을 따라 절단할 경우 얻어지는 단면도(C-C'를 나타낸 것이다. 도 2의 (b)에 보인 3차원 소자구조는 금속 배선이나 소스/드레인 접촉 영역을 제외한 핵심 부분만을 나타낸 것이다. 대략 게이트 전극 및 소스/드레인이 형성된 직후의 구조를 보인 것이고 이후의 공정은 기존의 CMOS 공정기술과 거의 유사하다.
도 2의 (b)에서 영역 (1)은 실리콘 기판이고, 영역 (2)는 소자의 액티브 영역이 되는 담장형 실리콘 바디이다. 담장형 실리콘 바디의 두께는 3 nm 내지 100 nm 범위에서 적절히 결정된다. 영역 (3)은 제 1산화막으로 두께는 1 nm 내지 20 nm 범위 사이이다. 영역 (4)는 질화막으로 두께는 주어진 기술 수준에 따라 조절이 가능하며, 1 nm 내지 200 nm 범위 내에서 변화가 가능하다. 필요에 따라 영역 (4)의 질화막을 적용하지 않은 상태에서 소자를 구현하는 것이 가능하다. 영역 (5)는 소자 사이 격리를 위한 필드 절연막에 해당하며, 그 두께는 50 nm 내지 1000 nm 사이 범위에서 적절히 결정된다. 영역 (7)은 함몰된 채널 표면 및 드러난 측면 채널에 형성되는 게이트 절연막으로서 그 두께는 0.5 nm 내지 15 nm 사이이다. 영역 (8)은 게이트 전극을 나타내며, 두께로는 2 nm 내지 500 nm 사이이며, 비정질 또는 폴리 실리콘, 비정질 또는 폴리 SiGe, 다양한 일함수의 금속이나 실리사이드 등의 물질과 이들 물질의 적층이 가능하다. 도 2에서 게이트 전극(8)의 폭(도 2의 d7)은 함몰된 영역과 그 위 영역에서 같거나 약간 차이 나게 할 수 있다.
도 2의 (a)는 3차원 사시도인 (b)의 위쪽 면을 보이고 있다. 도 2의 (a)에서 거리 d1은 함몰된 액티브 영역의 가장자리를 기준으로 영역 (4)의 질화막을 식각 하여 액티브 실리콘 바디의 함몰영역 폭 보다 더 넓어지게 하여 최종적으로는 게이트 전극이 채널의 측면까지 감싸도록 하는 거리이다. 이 d1의 범위는 1 내지 200 nm 사이이다. 도 2의 (c)에서 거리 d2는 액티브 실리콘 표면에서 위로 돌출된 게이트 전극의 높이를 나타내고 있다. 돌출되는 높이의 범위는 0 nm 내지 300 nm 이다. 도 2의 (c)에서 거리 d3는 액티브 영역의 표면에서 함몰된 깊이를 나타내는 것으로 깊이 변화는 10 nm 내지 300 nm 사이이다.
도 2의 (d)에서 함몰된 영역의 코너는 필요에 따라 각이 지거나 둥글게 할 수 있다. 도 2의 (d)에서 거리 d4는 영역 (4)의 질화막의 두께와 관련이 있는 것으로 채널의 측면을 감싸는 게이트 전극의 폭을 나타내며, 그 폭은 3 nm 내지 200 nm 사이이다. 도 2의 (d)에서 거리 d5는 도 2의 (a)에서 d1과 기본적으로 같은 크기로 형성되며, 함몰된 채널의 측면이 드러나는 거리를 나타낸 것이다. 경우에 따라 표면에서의 거리 d1보다 함몰 채널에서 깊이 방향으로의 측면 채널의 드러난 거리를 다르게 할 수 있다. 도 2의 (b)에서와 같은 구조 형성 후 스페이서(10)를 게이트 전극 주변에 형성할 수 있다. 스페이서의 폭은 도 2의 (a)에서 보이는 d1 거리와 게이트 절연막의 두께를 합한 두께 보다 크게 형성할 수 있다. 이렇게 되면 이후의 공정에서 절연막을 형성하고 콘택 홀(hole) 형성을 한 후, 금속 배선물질이 콘택에 채워지는 과정에서 측면 채널을 둘러싸는 게이트 전극과 단락이 일어나는 것을 방지할 수 있어 효과적으로 집적도를 높일 수 있다.
도 2에서 더욱 개선되어야 하는 것은 함몰된 영역 전체에 도 2의 (e)에 표시된 거리 d12와 같은 크기의 측면 게이트가 형성되어 DRAM 응용에서 중요한 GIDL(Gate Induced Drain Leakage)을 증가시켜 리프레쉬(refresh) 시간을 줄이고, 워드(word) 라인 커패시턴스를 증가시켜 읽기(read) 시간을 증가시키게 된다. 즉, 도 2의 (d)에 도시된 바와 같이 xj 영역 모두에 측면 게이트가 형성되면 게이트와 소스/드레인 사이의 오버랩(overlap) 커패시턴스가 증가하고 누설전류(GIDL)가 증가한다. 따라서 함몰된 영역에 형성된 소스/드레인 영역과 게이트가 필요한 부분만 오버랩(overlap)이 되도록 하는 것이 필요하다. 또한, 측면 게이트가 함몰된 담장형 실리콘 바디 표면 근처에 드러나 있어 소스/드레인 콘택(contact)을 위한 영역과 전기적으로 단락이 될 가능성이 있어 집적도를 저하시 킬 우려가 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로서 본 발명은 채널영역이 함몰됨과 동시에 함몰된 영역의 일부 표면 및 측면에 게이트 절연막과 게이트 전극을 형성되도록 하고, 함몰영역 바깥의 게이트 전극이 함몰된 채널과 정렬되는 안장형 MOS 소자를 구현함으로써 1) 축소화 특성이 우수하고, 기판 바이어스 효과 를 줄일 수 있으며, 2) 작은 채널 면적에서 상대적으로 큰 전류를 구동할 수 있고, 누설전류(GIDL)를 줄일 수 있으며, 3) 게이트 커패시턴스를 감소시켜 읽기 속도를 빠르게 할 수 있는 새로운 형태의 안장형 구조를 갖는 MOS 소자를 제공하는데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위한 기술적 사상으로서 본 발명은
반도체 기판 위에 기판과 연결되는 담장 형태의 반도체 바디(구조물)가 형성되고,
상기 기판과 담장형 반도체 바디의 표면에 제 1절연막과 질화막 및 소자격리를 위한 제 2절연막이 순차적으로 형성되며,
상기 제 1절연막, 질화막 및 제 2절연막이 반도체 바디의 표면을 기준으로 평탄화되어 형성되며,
상기 담장형 반도체 바디에서 게이트 전극 마스크로 정의되는 부분의 담장형 반도체 바디가 표면으로부터 소정 깊이로 함몰되도록 형성하고,
상기 함몰된 담장형 반도체 바디의 측면에 드러나 있는 제 1절연막과 질화막이 제거되고 담장형 반도체 바디의 표면으로부터 함몰된 영역의 소정 깊이를 제외한 함몰 영역에서 제 1절연막 및 질화막이 담장형 반도체 바디의 함몰 폭이나 깊이 보다 크게 되도록 제거되어 상기 함몰된 영역의 소정 깊이를 제외한 영역에서 담장형 반도체 바디의 측면이 드러나도록 형성되며,
상기 결과물 위에 게이트 절연막이 함몰된 담장형 반도체 바디의 표면 및 드러난 측면에 형성되고, 게이트 전극과 측벽 스페이서가 순차적으로 형성되며,
상기 담장형 반도체 바디의 표면으로부터 소정 깊이까지 소스/드레인이 형성되고,
상기 결과물 위에 소정 두께의 절연막이 형성되고, 콘택(contact)과 금속층이 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자를 제공한다.
이하, 본 발명의 실시 예에 대한 구성 및 그 작용을 첨부한 도면을 참조하면서 상세히 설명하기로 한다.
도 3은 본 발명에서 제안하는 안장형 구조를 갖는 MOS 소자의 구조로서, 종래의 기술(한국 특허출원번호: 10-2004-0104560)을 개선하는 도식적인 3차원 소자구조를 나타낸 것이다. 본 도면에서는 주요 핵심 영역만을 표시하였다. 본 발명의 소자구조 설명이나 각 영역에 대한 자세한 크기(dimension)는 도 2의 기존 발명과 대부분 동일하고, 다만 측면 게이트가 영역(9)의 소스/드레인 영역과 오버랩(overlap)하는 길이를 도 3의 d11 만큼 줄일 수 있다는 것을 보여준다.
도 3의 d11은 영역(9)의 소스/드레인 접합깊이 xj와 유사하거나 작을 수 있다. 소스/드레인 접합깊이는 10 nm ~ 300 nm 사이이고, d11의 크기는 10 nm ~ 290 nm 사이에서 적절히 결정된다. 도 3에서 d11의 구현방법의 일례는 도 9에서 설명하기로 한다. 함몰영역 내에서 바디 영역의 표면으로부터 적절한 깊이까지 측면 게이트의 오버랩(overlap)을 제거함으로써 GIDL과 게이트 커패시턴스를 줄일 수 있고, 영역 (2)의 담장형 실리콘 바디의 표면에 측면 게이트가 드러나지 않아 소스/드레 인 접촉 영역과 단락의 가능성이 없어진다. 측면 게이트는 도 2의 (e), 도 3, 그리고 도 4의 (e)에서 영역(8)의 게이트에서 점선으로 표시된 바깥 부분(d12로 표시)이다.
도 4는 본 발명에서 제안한 도 3에 도시된 소자의 사시도 및 단면도를 나타낸 것이다. 있다. 도 4a는 평면도이고, 도 4b는 3차원 소자구조의 사시도 이다. 도 4c는 도 4a에서 영역 (2)의 담장형 실리콘 바디의 중심을 따라 자른 A-A' 단면을 나타낸 것이고, 도 4d는 도 4a에서 영역(8)의 게이트 전극의 중심을 따라 자른 B-B' 단면을 나타낸 것이다. 여기서, 거리 d5는 도 4a에서 거리 d1과 유사한 크기를 가지며 측면 채널을 둘러싸고 있다. 도 4e는 영역(2)의 담장형 실리콘 바디의 중심을 따라 자른 C-C' 단면을 나타낸 것으로서 거리 d11의 만큼 측면 게이트가 도 2의 (e)에 보여진 측면 게이트에 비해 제거되어 앞서 언급한 전기적 및 집적도 측면에서 특성이 개선된다.
바람직하게, 다수의 영역 (2)의 실리콘 바디가 가까운 거리 내에 형성될 경우 함몰된 채널의 측면을 드러나게 하는 절연막 식각 과정에서 일정거리 내에 형성된 실리콘 바디 사이의 제 1절연막(3), 제 2절연막(5), 질화막(4) 혹은 제 1절연막(3)과 질화막(4)의 표면은 함몰된 실리콘 바디의 표면 보다 낮은 위치에 존재하도록 형성한다.
도 5는 본 발명의 변형된 형태의 MOS 소자구조로서 도 5a는 평면도이고, 5b는 3차원의 사이도 이다. 도 5c는 실리콘 바디의 중심을 따라 자른 A-A' 단면도이고, 5d는 게이트 전극의 중심을 따라 자른 B-B' 단면도이며, 5e는 실리콘 바디의 양쪽 측면 중 한 곳을 따라 자른 C-C' 단면도이다. 기본 구조는 도 4와 유사하나, 격리 절연막에서의 게이트 전극이 함몰되어 있는 것이 차이점이다.
즉, 도 4의 소자구조에서는 함몰영역이 영역(2)의 담장형 실리콘 바디와 영역(8)의 게이트가 교차하는 곳에 주로 형성되는데 비해, 도 5에서는 함몰영역이 게이트 전극을 따라 영역(5)의 필드 절연막에도 형성되어 있는 것이 차이점이다. 도 5를 구현하는 공정에서 약간의 변화를 통해 필드 절연막의 일부를 적절한 깊이로 함몰시키고 여기에 게이트 전극을 형성함으로써 게이트 저항 등의 개선을 얻을 수 있다. 이때, 영역(5)의 필드 절연막의 표면에서 함몰되는 깊이는 도 5c의 d3와 독립적으로 조절될 수 있고, 깊이 변화 범위는 10 nm ~ 300 nm 사이이다. 도 5의 (b)와 (d)에서 필드 산화막에 형성된 게이트 전극의 높이는 d14로 범위는 50 nm ~ 500 nm이다.
도 6a는 도 4의 구조에서 다수의 담장형 바디 영역(2)이 형성되는 경우, 가까운 담장형 바디와 거리가 먼 바디 사이의 구조를 게이트 전극을 따라 절단한 단면의 구조를 나타낸 것이다. 도 6a에서 실리콘 바디 사이의 거리가 먼 경우 초기에 형성된 격리 산화막(5)의 두께를 거의 그대로 유지하고 있다. 담장형 바디 사이의 최소 거리는 최소 바디의 폭(3nm)과 같고, 설계에 따라 얼마든지 늘어날 수 있다. 도 6a의 좌측부분에 보면 바디 사이의 거리가 가까운 것을 볼 수 있으며, 이 경우 바디 사이에 존재하는 절연막 전체 폭(도 6의 d8)이 바로 우측부분에 있는 바디 사이의 거리가 먼 바디 사이에 존재하는 절연막의 전체 폭 보다 작기 때문에 영역 5의 격리절연막의 높이가 낮게 형성되어 있으며, 이는 함몰 후 함몰된 바디 측면을 드러나게 하는 과정에서 발생한다. 도 6의 (b)는 도 5의 구조에서 생성된 것으로서, 영역 2의 바디 사이의 거리가 먼 영역에 형성된 영역(5)의 격리 절연막도 함께 적정 깊이로 함몰되어 형성된 구조를 나타낸 것이다.
도 7은 도 4의 (a)에서 담장형 실리콘 바디(2)의 옆에 있는 영역(4)의 질화막의 중심을 따라 절단한 단면(A-A'의 도 7b와, 격리 절연막 위에서 게이트 전극을 가로 질러 절단한 단면(B-B'의 도 7c를 나타낸 것이다. 도 7의 (b)에서는 영역 (4)의 질화막의 함몰 폭(도 4의 d9)을 선택적 식각을 통해 실리콘 바디의 함몰 폭(도 4의 d10)에 비해 넓게 형성하였기 때문에 함몰된 질화막 영역에 형성된 게이트 전극의 폭(도 4의 d9)이 돌출된 폭(도 4의 d7) 넓게 형성되어 있다. 공정 조건을 바꾸면 실리콘 바디 표면 위에 형성된 게이트 전극의 폭을 더 크게 또는 작게 할 수 있다.
도 7c의 단면(B-B'에서 영역(5)의 격리 절연막이 함몰되도록 의도적으로 식각되지 않았기 때문에 영역(5)의 표면 위에만 게이트 전극이 형성되어 있다. 도 7의 (b)와 (c)에는 영역(10)의 스페이서가 파선 형태로 표시되어 있는데, 이는 향후에 형성될 수 있는 구조를 이전 공정단계의 소자구조에 표현한 것이다. 적절한 스페이서의 폭은 도 7a의 윗면에서 보이는 d1과 게이트 절연막의 두께를 합한 것보다 크게 하는 것이 적절하다. 도 7의 (b)에서 질화막(4)에 함몰되어 형성된 게이트 전극(8)이 질화막(4)과 스트레스를 유발할 경우 질화막(4)과 게이트 전극(8) 사이에 절연막을 형성할 수 있다. 또한, 영역(4)의 질화막을 사용하지 않고 본 발명의 구조를 구현하는 것도 가능하다.
도 8은 도 4의 구조에서 게이트 전극과 바디가 만나는 지점에서 게이트 전극을 따라 절단한 단면으로서 담장형 실리콘 바디의 구조를 보이고 있다. 영역 (2)의 함몰된 실리콘 바디의 표면을 따라 형성되는 모서리를 둥글게 형성하여 게이트 전극으로부터 전계의 집중을 막아 소자의 내구성을 개선할 수 있고, 또한 모서리를 따라 형성될 수 있는 기생 채널을 제거하여 누설전류를 감소시킬 수 있다.
여기서, 둥글다는 의미는 직각이나 예각의 모서리를 제외한 모든 각도를 포함한다. 도 8의 (b)에서는 함몰된 실리콘 채널 영역의 모서리가 둥글게 되어 있고, 바디가 영역 (1)의 기판으로 가면서 점차 넓어져 바디의 저항을 줄일 수 있는 구조를 보이고 있다. 도 8의 (c)의 경우는 함몰된 실리콘 바다의 모서리가 둥글게 되어 있고, 측면 채널을 포함하는 채널 부근은 거의 수직의 바디를 유지하다가 그 아래에서 점차 영역 (2)의 바디가 넓어지도록 하였다. 이들 모양은 적용하는 식각 공정에 따라 약간의 차이를 보일 수 있다.
도 9는 도 4의 본 발명에 대한 소자 구조를 구현하는 방법의 일 예를 나타낸 것으로서 소자 구현의 이해를 돕기 위한 것이다. 채널이 형성될 바디와 STI (Shallow Trench Isolation) 형태의 소자 격리가 이루어지고, 표면이 평탄화되어 있다고 가정하고 주요 공정단계를 보이고 있다. 이 단계에서 실리콘 바디의 위쪽 표면에 약간의 산화막이 형성된 상태에서도 수행할 수 있다.
좀 더 구체적으로 살펴보면, 도 9a 내지 도 9f는 도 4의 구조를 구현하기 위한 방법의 일 예로서 도 9a는 격리 공정 후 평탄화된 상태를 나타낸 것이고, 도 9b에서는 게이트 오픈(open)을 위해 하드(hard) 마스크로서 영역(6)의 아몰퍼스 실리 콘을 형성하고 그 위에 영역(12)의 절연막을 형성한 뒤, 게이트 오픈(open) 마스크를 이용하여 영역(12)와 영역(6)을 제거한 공정 후의 구조를 나타낸 것이다. 필요에 따라 영역(12)의 절연막 위에 게이트 오픈(open)을 위한 포토리지스터가 남아 있는 상태에서 공정을 수행할 수 있다.
도 9c는 정의된 게이트 오픈(open) 마스크를 이용하여 함몰될 채널 영역을 위한 영역(2)의 실리콘 바디 일부를 식각한 경우를 나타낸 것이다. 언급한 것과 같이 도 9b를 형성할 때 게이트 open을 위한 포토리지스터가 남아 있는 상태에서, 드러나 있는 실리콘 바디(2)를 뒤에서 언급할 것과 같이 2단계로 나누어 식각을 수행한 뒤, 필요에 따라 영역 (4)의 질화막을 적절한 깊이로 식각할 수 있다. 일례인 도 9a에서 9f 공정단계에서는 실리콘 바디(2)를 먼저 식각하고 질화막(4)을 적절한 깊이로 식각한 경우를 보이고 있다. 상기 언급한 실리콘 바디(2)와 질화막(4)의 식각 순서를 다음과 같이 바꾸어 수행할 수 있다. 즉, 도 9b를 형성할 때 게이트 open을 위한 포토리지스터가 남아 있는 상태에서, 드러나 있는 질화막(4)을 식각이 필요한 경우 적절한 깊이로 식각한 뒤, 실리콘 바디(2)를 뒤에서 언급할 것과 같이 2단계로 나누어 식각할 수 있다. 상기 실리콘 바디(2)와 질화막(4)의 식각순서를 달리한 공정에서 식각되는 실리콘 바디(2)와 질화막(4) 사이의 얇은 절연막(3)은 적절히 제거된다.
도 9c의 단계에서 본 발명의 구조를 구현하기 위해 2단계로 나누어 함몰영역 형성을 위한 식각을 진행한다. 식각 제 1단계에서는 대략 도 3과 4에서 보인 거리 d11 만큼 정도의 식각을 진행한다. 그 후 20 nm 이하의 얇은 산화막을 전체 표면에 형성하거나 실리콘이나 폴리실리콘(또는 비정질실리콘)의 표면에만 선택적으로 형성할 수 있고, 이어서 20 nm 이하의 얇은 질화막을 형성한다. 여기서 얇은 산화막 형성은 경우에 따라 생략할 수 있다. 상기 형성된 질화막과 산화막을 비등방 식각을 통해 스페이서 형태로 제 1단계로 식각된 함몰영역의 측벽에 남기고 나머지는 제거한다. 스페이서 형성과정에서 질화막 비등방 식각 후 산화막은 습식으로도 식각이 가능하다. 스페이서 형성 후 함몰영역의 바닥에는 실리콘 표면이 드러나게 되고, 제 2단계 함몰식각을 수행하여 적절한 깊이까지 실리콘 바디의 식각을 수행한다. 이와 같은 함몰영역 형성과정에서 함몰을 위해 드러난 바디 영역(2)이 선택적으로 함몰되도록 식각되는 경우, 1 단계 식각 후 스페이서가 바디가 함몰됨으로써 드러난 절연막의 측벽에도 형성되기 때문에 2 단계 바디 식각에서 언급한 절연막 측벽에 형성된 스페이서 아래의 바디는 제거되지 않을 수 있는데, 이것은 얇기 때문에 2단계 바디 식각공정을 적절히 조절하여 제거할 수 있다.
상기 제 2단계에서 산화막 및 질화막 또는 질화막으로 구성된 스페이서의 폭 만큼 함몰영역의 폭이 줄어들 수 있으며, 이를 보상하기 위해 제 2단계 식각에서 비등방 및 등방을 조화하여 식각을 수행할 수 있다. 결과적으로 형성될 수 있는 함몰영역의 모양은 도 4에서 보인 것과 같이 제 1,2 단계 식각에 따른 함몰영역의 폭에 변화가 거의 없는 것을 구현할 수 있고, 도 12에 보여진 것과 같이 제 2단계 함몰공정에 의해 형성된 함몰영역의 폭이 제 1단계에 비해 크거나 작을 수 있다. 또한 함몰된 바닥의 식각 프로파일도 다양하게 조절할 수 있다. 함몰영역 형성 후 후속 공정에서 표면 보호를 위해 함몰된 실리콘 표면에 1 nm ~ 20 nm 사이의 절연막 을 선택적으로 형성할 수 있다.
도 9d에 도시된 것은 도 9c에서 수행된 공정단계 이후 공정을 3 차원 도면에 표시하기가 불가능하여 주요 핵심부분의 단면을 일부 표시하였다. 도 9d의 좌측도면은 함몰된 영역 근처에서 바디 영역(2)을 따라 절단하여 일부를 보인 것이고, 우측도면은 함몰된 영역 근처에서 게이트 전극을 따라 절단하여 일부를 보인 것이다. 도 9d의 우측에 도시된 것과 같이 질화막(4)과 절연막(3)을 함몰된 실리콘 바디영역(2)의 표면을 기준으로 적정 크기로 제거하여 함몰된 실리콘 바디(2) 표면과 측면이 드러나도록 한다. 이때 상기 2단계 함몰형성을 위해 형성한 스페이서가 제거될 수 있다. 채널 함몰 이후에 표면 개선을 위한 희생 산화막을 성장하고 제거할 수 있으며, 드러난 실리콘 표면의 질을 향상시키기 위한 공정(적절한 세정(cleaning) 공정이나 산화막 성장/식각, 또는 수소 어닐링)을 수행한 뒤 영역 (7)의 게이트 절연막을 형성한다.
도 9c 내지 도 9d 사이의 공정을 수행할 때, 영역(2)와 영역 (4)가 있는 경우 영역(4)의 식각 순서를 바꿀 수 있다. 또한, 도시되지 않았지만 도 5의 구조를 구현하기 위해 필드 절연막을 함몰시킬 수 있다. 도 9의 (e)에서는 게이트 전극 물질을 형성하고 평탄화한 구조를 나타낸 것이고, 도 9의 (f)에서는 영역(6)과 영역(12)를 선택적으로 제거한 도면을 나타낸 것이다. 이후의 공정은 스페이서 형성, 소스/드레인 확산영역 형성, 절연막 형성, 콘택 형성 및 금속 배선 등으로 기존의 공정과 유사하게 진행된다. 도 9의 일례에서 채널 도우핑은 도 9a나 도 9c 또는 도 9d 후에 수행될 수 있다. 만약 도 9c나 도 9d에서 이온주입을 통해 채널 도우핑을 하면, 함몰된 영역에만 선택적으로 채널 도우핑을 할 수 있게 된다. 소스/드레인 도우핑은 도 9f 후에 수행하는 것이 바람직하고, 경우에 따라서는 도 9의 (a)에서 영역(2)의 실리콘 바디 전체에 소스/드레인 도우핑을 위한 이온주입을 수행하고, 채널이 될 영역을 선택적으로 식각하면 소스/드레인을 서로 격리하여 구현할 수 있다. 상기 게이트 전극 형성 후 스페이서와 소스/드레인 확산영역을 형성할 때 스페이서와 소스/드레인의 형성 순서를 바꾸어 형성하거나 소스/드레인 확산영역을 2단계로 나누어 형성하되 낮은 농도와 깊이로 먼저 형성하고 스페이서를 형성한 다음 높은 농도와 깊이로 형성할 수 있다.
도 9의 단계(f) 이후에 절연막 스페이서를 형성할 수 있고, 스페이서 물질의 두께는 5 nm ~ 200 nm 사이이다. 적절하게는 스페이서 물질이 도 4의 (a)에 d1으로 표시된 영역을 완전히 덮도록 형성할 수 있고, 절연물질을 형성한 후 콘택홀을 형성하고 금속배선을 형성한다. 도 9에서는 일례로 영역(6)과 영역(12) 물질을 자기정렬형 게이트 구조 구현을 위해 적용하였고, 함몰영역 형성을 위한 식각되는 물질과 식각 선택비가 있는 다른 물질의 적용도 가능하다.
상기에서와 같이 본 발명의 바람직한 실시 예를 살펴보았으나, 이에 한정하지 않고 공통적으로 다음과 같은 조건을 만족하는 범위에서 본 발명의 기술적 사상의 범위를 확대 적용하여 보다 용이하게 구현할 수 있다.
1) MOS 소자의 함몰된 채널의 수직 프로파일이 담장형 실리콘 바디(2) 표면으로부터 어느 깊이까지의 함몰영역의 폭이 나머지 부분(어느 깊이에서 바닥까지)의 폭 보다 같거나, 크거나, 작도록 형성할 수 있다. 여기서, 어느 깊이는 5 nm ~ 300 nm 사이에서 결정된다.
2) 소스/드레인과 채널을 포함하는 단결정 실리콘으로 형성된 액티브 바디 영역(2)의 폭이 4nm ~ 200 nm 사이의 값으로 하여 액티브 바디 구조를 형성할 수 있으며, 또한 소스/드레인과 채널을 포함하는 단결정 실리콘으로 형성된 액티브 바디 영역(2)의 높이가 기판(1) 표면으로부터 10 nm ~ 1000 nm 사이의 값으로 하여 담장형 실리콘 바디 구조를 형성할 수 있다.
3) 단결정 실리콘으로 형성된 액티브 바디 영역(2)의 함몰을 위해 열어주는 폭을 10 nm 이상으로 열어주고, 함몰되는 깊이는 5 nm ~ 500 nm 사이가 되도록 바디 구조를 형성할 수 있으며, 또한 단결정 실리콘으로 형성된 액티브 바디 영역(2)에 형성된 함몰된 채널의 아래쪽 코너를 직각, 둔각, 둥글게 형성할 수 있다.
4) 단결정 실리콘으로 형성된 액티브 바디 영역(2)의 함몰된 영역 표면의 일부 또는 전부가 소자의 채널이 되고, 동시에 함몰된 채널 표면의 측면을 1 nm ~ 100 nm 사이로 드러나게 해서 측면 채널로 이용하는 구조를 형성할 수 있으며, 또한 단결정 실리콘으로 형성된 액티브 바디 영역(2)의 함몰된 채널 표면과 측면에 형성된 게이트 절연막(7)의 두께는 표면과 측면에서 같거나 다르게 할 수 있으며, 그 두께는 0.5 nm ~ 11 nm 사이로 형성이 가능하다.
5) 함몰된 영역 내에 있는 식각된 담장형 실리콘 바디(2)의 표면과 측면 채널 사이에는 모서리가 존재하는데, 모서리의 각이 직각, 둔각, 예각, 둥근 모양 등으로 채널 구조를 형성할 수 있으며, 또한 단결정 실리콘으로 형성된 액티브 바디 영역(2)의 단면 모양이 위쪽은 폭이 좁다가 기판 영역(1)으로 움직이면서 점차 넓 어지게 하거나, 채널이 형성되는 부근까지는 바디의 측면을 수직으로 하되, 기판 영역(1) 가까이 가면서 점차 넓어지는 실리콘 바디(2) 구조를 형성할 수 있다.
6) 게이트 전극의 물질로 폴리 및 아몰퍼스 실리콘, 폴리 및 아몰퍼스 SiGe, 다양한 금속, 다양한 금속합금(alloy), 다양한 금속을 적용한 실리사이드, 언급한 물질을 조합한 적층 구조를 갖는 게이트 전극을 형성할 수 있으며, 게이트 전극(8)이 실리콘 바디(2)의 표면과 거의 같은 높이로 형성하거나, 위로 500 nm 이내의 높이로 함몰된 영역과 자기 정렬형 형태로 형성한 소자구조를 형성할 수 있다.
7) 게이트 전극(8)을 가로지르는 방향에서 볼 때, 실리콘 바디(2) 표면 위로 형성되는 게이트 전극(8)의 폭이 실리콘 바디(2) 표면 아래에 형성되는 함몰영역의 폭 보다 크거나 작게 구조를 형성할 수 있다.
8) 소스/드레인의 접합 깊이는 실리콘 바디의 식각되지 않은 표면을 기준으로 500 nm 이내로 구현이 가능하도록 하고, 적합하게는 실리콘 바디(2)의 함몰된 최종 깊이 보다 얕게 한 소자구조를 형성할 수 있다.
9) 소스/드레인(9) 및 스페이서(10)를 형성한 후 절연막을 형성하고 콘택 홀(contact hole)을 형성할 때 콘택을 스페이서에 닿도록 형성할 수 있고, 소스/드레인과 금속배선 사이의 접촉 저항을 줄이기 위해 소스/드레인이 형성된 실리콘 바디(2)의 표면 및 표면으로부터 400 nm 미만의 측면에 금속이 접촉할 수 있도록 콘택을 형성할 수 있다.
10) 게이트 전극(8)을 함몰된 채널과 자기정렬되도록 하는데 필요한 하드 마스크 (hard mask) 물질로 폴리실리콘 (또는 폴리SiGe) 또는 아몰퍼스 실리콘 (또는 아몰퍼스 SiGe), 또는 질화막을 포함하는 다양한 절연막, 또는 폴리실리콘 (또는 폴리SiGe) 이나 아몰퍼스 실리콘 (또는 아몰퍼스 SiGe)과 그 위에 형성된 절연막 등을 하드 마스크로 사용하여 형성할 수 있다.
11) 단결정 실리콘으로 형성된 액티브 바디 영역(2)의 함몰된 채널 표면과 측면에 게이트 절연막(7)을 형성하기 전에 실리콘 채널의 표면특성을 개선하기 위한 수소 어닐링을 포함한 표면 처리를 진행할 수 있다.
12) 실리콘 기판(1)에 담장형 실리콘 바디(2)를 형성하고, 절연막(3)을 형성하고, 질화막(4)은 필요에 따라 형성하고, 필드 절연막(5)을 형성한 다음, 절연막(3), 질화막(4) 형성된 경우 질화막(4), 그리고 필드 절연막(5) 표면을 실리콘 바디(2) 표면 근처까지 평탄화시킨 후 실리콘 바디(2)의 표면에 선택적으로 절연막을 필요에 따라 형성하거나 제거한 구조 형성 및 이후의 후속 공정을 수행할 수 있다.
13) 여분의 마스크 한 장을 추가하여, 함몰된 영역에서 어느 깊이 이하의 실리콘 바디의 표면 및 측벽만을 드러나게 하여 채널을 형성하는 본 발명의 안장형 MOS 소자 구조와 함몰되지 않은 실리콘 바디(2) 표면에 채널이 형성되는 MOS 소자를 같은 칩 상에 집적할 수 있다.
14) 실리콘 바디(2) 표면에서 함몰영역을 형성할 때 1, 2 단계 식각공정을 통해 함몰영역을 형성하며, 1단계 함몰을 위해 식각된 실리콘 바디(2)의 수직 방향의 표면에 형성되는 최종 게이트 절연막의 두께가 2 단계 함몰을 위해 식각된 실리콘 바디(2)의 모든 표면 및 측면에 형성되는 게이트 절연막의 두께보다 두껍게 형성할 수 있다. 즉, 반도체 바디의 표면으로부터 함몰된 소정 깊이까지의 반도체 바 디 표면에 형성된 게이트 절연막의 두께를 나머지 함몰영역의 반도체 바디의 표면 및 측면에 형성된 게이트 절연막의 두께보다 두껍게 형성할 수 있다.
도 10은 도 9의 일례의 제작공정 단계에서 도 9a 및 도 9b의 경우를 대신하여 사용될 수 있는 구조를 각각 도 10a와 10b에 나타낸 것이다. 실리콘 바디(2) 위에 형성된 질화막(4)의 표면을 평탄화의 기준으로 하여 STI의 소자 격리 영역을 형성한 후 유사한 제작공정을 수행한다.
도 11은 도 9의 일례의 제작공정 단계에서 도 9a 및 도 9b의 경우를 대신하여 사용될 수 있는 구조를 각각 도 11a와 11b에 나타내었으며, 도 11은 의 구조에서 실리콘 바디의 표면에 얇은 산화막을 제거한 후 도 9와 유사한 제작공정을 수행할 수 있도록 한다. 예를 들어, 도 11의 (a)는 도 10의 (a)에서 영역(5)의 절연막을 선택적으로 실리콘 바디(2) 표면 근처까지 형성하고, 영역(4)의 질화막을 실리콘 바디의 표면 근처까지 선택적으로 제거하고 그 아래의 절연막을 제거하면 도 11의 (b) 구조가 된다.
도 12는 본 발명에서 형성될 수 있는 함몰영역의 프로파일을 도식적으로 나타낸 것이다. 도 12에서는 함몰영역 근처의 담장형 실리콘 바디(2)의 가운데를 따라 절단하여 얻어진 것이다. 기본적인 함몰구조는 도 12a에 나타내었고, 필요에 따라 제 2단계 함몰공정에서 함몰영역의 폭을 제 1단계의 폭에 비해 좁게 도 12b와 같이 구현하거나, 넓게 도 12c와 같이 구현할 수 있다. 도 12d는 예로서 도 12a의 함몰 프로파일에서 함몰 바닥에 형성되는 코너를 전체적으로 둥글게 형성한 것을 나타낸 것이다. 도 12b, 도 12c에 대해서도 함몰영역 바닥 전체가 둥글게 형성될 수 있음은 당연하다. 제 1단계 함몰과 제 2단계 함몰 사이에서의 프로파일은 공정에 따라 조금씩 변형될 수 있고, 도 12b와 도 12c에서는 일례로 나타낸 것이다.
도 13은 도 9의 (a)에 보이는 구조를 형성하기 위한 하나의 방법을 나타낸 것이다. 영역(1)의 실리콘 기판에 영역(11)의 절연막을 형성한 다음 액티브 바디(담장형 실리콘 바디)를 정의하기 위한 마스크를 사용하여 절연막을 제거하고 실리콘 기판을 500 nm 이하의 적절한 깊이로 도 13a와 같이 식각하여 영역(2)의 담장형 실리콘 바디를 구현한다. 여기에 바디의 폭을 줄이기 위한 공정을 추가할 수 있고, 또한 바디의 측면을 개선하는 어닐링 공정을 수행할 수 있다. 모든 절연막을 제거한 후 1 nm 두께 이상의 영역(3)의 절연막을 형성하고 그 위에 영역 (4)의 질화막을 필요에 따라 형성한 다음, 두꺼운 절연막을 덮고 평탄화 공정을 통해 도 13b에 도시된 바와 같이 영역(5)의 격리 산화막을 형성한다. 도 11의 설명에 언급된 것을 포함하는 적절한 평탄화 과정을 거치면 도 13의 (c)와 같은 구조를 얻을 수 있다.
이상에서와 같이 본 발명에 의하면, 소자격리 공정 후 형성된 얇은 담장형 실리콘 바디에 형성된 함몰된 채널을 갖고 있으며, 담장형 실리콘 표면에서부터 어느 깊이까지 형성되는 소스/드레인 접합깊이 보다 얕은 함몰영역의 어느 깊이에서 바닥까지 드러나 있는 담장형 실리콘 바디 주변에 있는 절연막을 선택적으로 약간 제거하면 함몰된 실리콘 바디의 표면 뿐 만 아니라 측면이 드러나게 된다. 이렇게 함몰된 영역 내에서 드러난 표면 및 측면에 게이트 절연막을 형성하고 게이트 전극을 형성하여 소자를 구현함으로써 다음과 같은 효과가 있다.
첫째, 본 발명에 의하면 축소화 특성이 뛰어나고 함몰된 채널의 표면 및 측면에 전류가 흐를 수 있는 채널이 형성되기 때문에 전류구동 능력이 크게 증가하며, 게이트 전극의 채널에 대한 통제능력을 향상시켜 소자의 특성을 개선할 수 있다.
둘째, 본 발명에 의하면 측면 게이트가 함몰된 영역 내에 담장형 실리콘 바디의 표면에서 어느 깊이 이하에서 형성되어 담장형 실리콘 바디 표면에 드러나지 않기 때문에 집적도의 저하 없이 성능을 개선할 수 있다. 위에서 언급한 담장형 실리콘 바디의 표면에서 어느 깊이까지는 대략 소스/드레인 영역과 overlap하는 영역으로 실리콘 바디의 측면에 게이트가 형성되지 않게 하여 게이트와 소스/드레인 영역의 overlap을 줄이고 필요에 따라 게이트 절연막으 두께를 함몰영역의 아래 부분에 비해 두껍게 함으로써 GIDL(Gate Induced Drain Leakage)와 게이트 커패시턴스를 줄일 수 있다.

Claims (27)

  1. 반도체 기판 위에 기판과 연결되는 담장 형태의 반도체 바디(구조물)가 형성되고,
    상기 기판과 담장형 반도체 바디의 표면에 제 1절연막과 질화막 및 소자격리를 위한 제 2절연막이 순차적으로 형성되며,
    상기 제 1절연막, 질화막 및 제 2절연막이 반도체 바디의 표면을 기준으로 평탄화되어 형성되며,
    상기 담장형 반도체 바디에서 게이트 전극 마스크로 정의되는 부분의 담장형 반도체 바디가 표면으로부터 소정 깊이로 함몰되도록 형성하고,
    상기 함몰된 담장형 반도체 바디의 측면에 드러나 있는 제 1절연막과 질화막이 제거되고 담장형 반도체 바디의 표면으로부터 함몰된 영역의 소정 깊이를 제외한 함몰 영역에서 제 1절연막 및 질화막이 담장형 반도체 바디의 함몰 폭이나 깊이 보다 크게 되도록 제거되어 상기 함몰된 영역의 소정 깊이를 제외한 영역에서 담장형 반도체 바디의 측면이 드러나도록 형성되며,
    상기 결과물 위에 게이트 절연막이 함몰된 담장형 반도체 바디의 표면 및 드러난 측면에 형성되고, 게이트 전극과 측벽 스페이서가 순차적으로 형성되며,
    상기 담장형 반도체 바디의 표면으로부터 소정 깊이까지 소스/드레인이 형성되고,
    상기 결과물 위에 소정 두께의 절연막이 형성되고, 콘택(contact)과 금속층 이 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  2. 반도체 기판 위에 기판과 연결되는 담장 형태의 반도체 바디(구조물)가 형성되고,
    상기 기판과 담장형 반도체 바디의 표면에 제 1절연막과 질화막 및 소자격리를 위한 제 2절연막이 순차적으로 형성되며,
    상기 제 1절연막, 질화막 및 제 2절연막이 반도체 바디의 표면을 기준으로 평탄화되어 형성되며,
    상기 담장형 반도체 바디에서 게이트 전극 마스크로 정의되는 부분의 담장형 반도체 바디가 표면으로부터 소정 깊이로 함몰되도록 형성하고,
    상기 함몰된 담장형 반도체 바디의 측면에 드러나 있는 제 1절연막과 질화막이 제거되고 담장형 반도체 바디의 표면으로부터 함몰된 영역의 소정 깊이를 제외한 함몰 영역에서 제 1절연막 및 질화막이 담장형 반도체 바디의 함몰 폭이나 깊이 보다 크게 되도록 제거되어 상기 함몰된 영역의 소정 깊이를 제외한 영역에서 담장형 반도체 바디의 측면이 드러나도록 형성되며,
    상기 제 2절연막이 담장형 반도체 바디에 형성된 함몰영역과 정렬되게 게이트 전극 방향으로 소정 깊이로 제거되어 형성되고,
    상기 결과물 위에 게이트 절연막이 함몰된 담장형 반도체 바디의 표면 및 드러난 측면에 형성되고, 게이트 전극과 측벽 스페이서가 순차적으로 형성되며,
    상기 담장형 반도체 바디의 표면으로부터 소정 깊이까지 소스/드레인이 형성 되고,
    상기 결과물 위에 소정 두께의 절연막이 형성되고, 콘택(contact)과 금속층이 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  3. 청구항 2에 있어서,
    상기 담장형 반도체 바디와, 질화막, 제 1절연막 및 제 2절연막의 함몰 순서가 임의로 바꾸어 형성되도록 하고, 함몰되는 제 2절연막의 깊이는 5 nm ~ 500 nm 사이 범위인 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  4. 청구항 2에 있어서,
    상기 게이트 전극을 따라 담장형 반도체 바디, 제 1절연막, 질화막, 제 2절연막이 같은 깊이로 함몰되거나 또는 서로 다른 깊이를 갖도록 함몰시켜 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 함몰된 담장형 반도체 바디의 특정부분에 측면채널이 형성되도록 하기 위한 절연막 식각 과정에서 일정거리 내에 형성된 담장형 반도체 바디 사이의 제 1절연막, 제 2절연막, 질화막 혹은 제 1절연막과 질화막의 표면은 함몰된 담장형 반도체 바디의 바닥 표면 보다 낮은 위치에 존재하도록 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  6. 청구항 1 또는 청구항 2에 있어서,
    상기 함몰되는 담장형 반도체 바디와 제 1절연막 및 질화막가 함몰되는 순서를 다르게 하고, 각각의 영역의 함몰되는 깊이가 같거나 다르게 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  7. 반도체 기판 위에 기판과 연결되는 담장 형태의 반도체 바디(구조물)가 형성되고,
    상기 기판과 담장형 반도체 바디의 표면에 제 1절연막과 소자격리를 위한 제 2절연막이 형성되며,
    상기 형성된 1절연막 및 2절연막이 반도체 바디의 표면을 기준으로 평탄화되어 형성되며,
    상기 담장형 반도체 바디에서 게이트 전극 마스크로 정의되는 부분의 담장형 반도체 바디가 표면으로부터 소정 깊이로 함몰되도록 형성하고,
    상기 함몰된 담장형 반도체 바디의 측면에 드러나 있는 제 1절연막과 소정 두께의 제 2절연막이 제거되고 담장형 반도체 바디의 표면으로부터 함몰된 영역의 소정 깊이를 제외한 함몰 영역에서 제 1절연막 및 소정 두께의 제 2절연막이 담장형 반도체 바디의 함몰 폭이나 깊이 보다 크게 되도록 제거되어 상기 함몰된 영역의 소정 깊이를 제외한 영역에서 담장형 반도체 바디의 측면이 드러나도록 형성되며,
    상기 결과물 위에 게이트 절연막이 함몰된 담장형 반도체 바디의 표면 및 드러난 측면에 형성되고, 게이트 전극과 측벽 스페이서가 순차적으로 형성되며,
    상기 담장형 반도체 바디의 표면으로부터 소정 깊이까지 소스/드레인이 형성되고,
    상기 결과물 위에 소정 두께의 절연막이 형성되고, 콘택과 금속층이 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  8. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 담장형 반도체 바디에 형성된 함몰된 영역의 모양(또는 프로파일)에서 담장형 반도체 바디의 표면으로부터 소정 깊이의 함몰영역 폭이 나머지 함몰영역의 폭 보다 같거나, 크거나, 작도록 형성된 것 중 어느 하나인 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  9. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 소스/드레인과 채널을 포함하는 단결정 실리콘으로 형성된 담장형 반도체 바디의 폭이 4nm ~ 200 nm 범위 내에서 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  10. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 소스/드레인과 채널을 포함하는 담장형 반도체 바디의 높이가 기판의 표면으로부터 10 nm ~ 1000 nm 범위 내에서 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  11. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 담장형 반도체 바디의 함몰을 위해 열린(open) 폭이 적어도 10 nm 이상이며, 함몰되는 깊이가 5 nm ~ 500 nm 범위 내에서 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  12. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 담장형 반도체 바디에 형성된 함몰된 채널의 아래쪽 코너를 직각, 둔각 및 둥글게 형성한 구조 중에 어느 하나인 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  13. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 담장형 반도체 바디의 함몰된 영역의 일부 또는 전체의 반도체 표면이 소자의 채널이 되고, 동시에 담장형 반도체 바디 표면으로부터 함몰된 영역의 소정 깊이를 제외한 함몰된 반도체 표면의 측면을 1 nm ~ 100 nm 사이로 드러나게 해서 측면 채널로 이용하는 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  14. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 담장형 반도체 바디의 함몰된 채널 표면과 측면에 형성된 게이트 절연막의 두께는 표면과 측면에서 같거나 혹은 다르게 형성하며, 0.5 nm ~ 11 nm 두께 범위 내에서 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  15. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 함몰된 영역 내에 있는 식각된 담장형 반도체 바디의 표면과 측면 채널 사이에는 모서리가 존재하며, 상기 모서리의 각이 직각, 둔각, 둥글게 형성된 바디 구조 중 어느 하나인 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  16. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 담장형 반도체 바디의 단면 모양이 위쪽은 폭이 좁다가 기판으로 움직이면서 점차 넓어지게 하거나 혹은 채널이 형성되는 부근 까지는 반도체 바디의 측면을 수직으로 하되, 반도체 기판 가까이로 가면서 점차 넓어지는 구조로 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  17. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 게이트 전극 물질은 폴리 및 아몰퍼스 실리콘, 폴리 및 아몰퍼스 SiGe, 금속, 복수의 금속합금(alloy), 복수의 금속을 적용한 실리사이드 중 어느 하나로 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  18. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 게이트 전극이 담장형 반도체 바디의 표면과 동일한 높이로 형성하거나, 위로 500 nm 이내의 높이로 함몰된 영역과 독립적으로 또는 자기 정렬 형태로 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  19. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 함몰영역에 형성된 게이트 전극의 횡단면에서 담장형 반도체 바디의 표면 위로 형성되는 게이트 전극의 폭이 반도체 바디의 표면 아래인 함몰영역 내에 형성되는 전체 폭 보다 크거나 같거나 작게 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  20. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 소스/드레인의 접합 깊이는 담장형 반도체 바디의 식각 되지 않은 표면을 기준으로 적어도 500 nm 이내로 형성하거나 반도체 바디의 함몰된 깊이 보다 얕게 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  21. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 소스/드레인 및 스페이서를 형성한 후 절연막을 형성하고 콘택홀을 형성할 때 콘택홀을 스페이서에 닿도록 형성하거나, 소스/드레인과 금속층 사이의 접촉 저항을 줄이기 위해 소스/드레인이 형성된 담장형 반도체 바디의 표면 및 표면 으로부터 적어도 400 nm 미만의 측면에 금속층이 접촉할 수 있도록 콘택을 형성한 구조를 갖는 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  22. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 게이트 전극을 함몰된 채널과 자기 정렬되도록 하는데 필요한 하드 마스크 물질로서 폴리실리콘 (또는 폴리SiGe) 또는 아몰퍼스 실리콘 (또는 아몰퍼스 SiGe), 또는 폴리실리콘 (또는 폴리SiGe)이나 아몰퍼스 실리콘 (또는 아몰퍼스 SiGe)과 상기 물질 위에 형성된 절연막을 하드 마스크로 사용하여 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  23. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 담장형 반도체 바디의 표면으로부터 함몰된 소정 깊이까지의 담장형 반도체 바디 표면에 형성된 게이트 절연막의 두께가 나머지 함몰영역의 반도체 바디의 표면 및 측면에 형성된 게이트 절연막의 두께보다 두껍게 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  24. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 담장형 반도체 바디의 표면으로부터 함몰된 소정 깊이까지를 제외한 함몰영역에서 반도체 바디의 측면에 형성되는 측면 게이트 전극의 폭이 1 nm ~ 100 nm 범위 내에서 형성된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  25. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 함몰된 반도체 바디의 채널 표면과 측면에 게이트 절연막을 형성하기 전에 반도체 채널의 표면특성을 개선하기 위한 수소 어닐링을 포함한 표면 처리를 더 포함하는 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  26. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    상기 게이트 전극 형성 후 스페이서와 소스/드레인 확산영역을 형성할 때 스페이서와 소스/드레인의 형성 순서를 바꾸어 형성하거나 소스/드레인 확산영역을 2단계로 나누어 형성하되 낮은 농도와 깊이로 먼저 형성하고 스페이서를 형성한 다음 높은 농도와 깊이로 형성하여 구현된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
  27. 청구항 1, 청구항 2, 청구항 7 중 어느 하나의 항에 있어서,
    여분의 마스크 한 장을 추가하여 상기 함몰된 반도체 바디의 표면 및 측벽까지 드러나게 하여 채널을 형성하는 안장형 MOS 소자와 채널이 함몰되지 않은 반도체 바디의 표면에 채널이 형성되는 MOS 소자가 같은 칩상에 집적된 것을 특징으로 하는 안장형 구조를 갖는 MOS 소자.
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