KR100742758B1 - 플래시 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위한 새로운 소자 구조에 관한 것이다.
본 발명에 의하면 기존의 공정과 양립성이 있고, 쉽게 구현이 가능한 고집적, 고성능, 2 bit 구현이 가능한 함몰채널 기반의 새로운 소자 구조를 제시한다. 이렇게 제안된 소자는 함몰된 채널 내에 전하저장을 위한 노드를 스페이서 형태로 형성하여 2차원 상의 셀 면적을 크게 줄이면서 2 bit가 가능하고 짧은 채널효과가 억제되는 구조를 갖는다. 또한, 함몰된 실리콘 표면 주변의 절연막을 선택적으로 약간 제거하면 함몰된 채널의 표면 뿐만 아니라 측면이 드러나고 이 상태에서도 스페이서를 형성하여 저장노드로 이용하게 되면 채널에 대한 제어전극의 통제능력을 개선하고 소자의 on/off 특성을 개선할 수 있다.
실리콘, 바디, 함몰채널, 스페이서(Spacer), 플로팅 노드, SONOS, NFGM, 다중 비트 (multiple bit), 나노 플로팅 게이트, 자기정렬

Description

플래시 메모리 소자 및 그 제조방법{Flash memory device and fabricating method thereof}
도 1은 SONOS 플래시 메모리의 게이트 길이 및 셀당 최대 저장 bit 수를 년도별로 나타낸 2003년 판 ITRS 로드맵의 그래프이다.
도 2는 기존의 SONOS 플래시 소자구조에 대한 단면도로서 좌측 상단은 기존의 평탄채널 SONOS 플래시 메모리 소자이고, 우측 상단은 기존의 구조에서 2 bit를 구현하면서 집적도를 개선하기 위해 스페이서로 형성된 제어전극 아래에만 질화막을 형성하여 구현한 소자 구조이며, 그 아래는 질화막에 저장된 전하의 밀도를 개략적으로 나타낸 도면이다.
도 3은 본 발명에서 제안한 함몰채널형 플래시 메모리 소자의 단면도로서 도 3(a)는 저장전극이 전하를 저장할 수 있는 영역을 포함하는 소자의 단면도이고, 도 3(b)는 도 3(a)의 단면도에서 영역 8의 컨트롤 절연막 이전까지의 단계를 포함하여 바디 부근의 주요 부분을 명확히 보여주기 위한 3차원 사시도 이다.
도 4(a)는 본 발명의 소자구조에서 함몰된 영역의 표면과 측면 사이의 모서리를 둥글게 만들어 구현된 소자의 평면도이고, 도 4(b)는 제어전극을 따라 자른 y-y’단면도이다.
도 5(a)는 본 발명의 소자구조에서 함몰된 영역의 표면과 측면 사이의 모서 리를 둥글게 만들어 구현된 소자의 평면도이고, 도 5(b)는 필드 산화막 영역에서 제어전극을 가로질러 자른 z-z’단면도이다.
도 6(a) 및 도 6(b)는 본 발명의 변형된 형태의 플래시 메모리 소자의 단면 구조도 이다.
도 7은 본 발명의 소자구조를 구현하기 위한 일 예로서 구현된 소자를 위에서 바라본 평면도이다.
도 8(a) 및 도 8(b)는 본 발명의 변형된 소자구조를 위에서 바라본 평면도이다.
도 9(a) 및 도 9(b)는 본 발명의 변형된 소자구조를 위에서 바라본 평면도이다.
도 10 내지 도 14는 본 발명에서 변형된 소자구조에서 컨트롤 절연막 이전까지의 단계를 포함하여 바디 부근의 주요 부분을 명확히 보여주기 위한 다양한 형태의 3차원 사시도 이다.
도 15는 본 발명의 소자구조의 단면도에서 저장노드를 나노 크기의 dot으로 구현한 일례를 보인 단면도이다.
도 16(a) 내지 도 16(c)는 본 발명의 소자구조에서 바디에 형성되는 다양한 함몰영역의 프로파일을 나타낸 도면이다.
도 17(a) 내지 도 17(d)는 본 발명의 소자구조에서 바디에 형성되는 다양한 함몰영역의 프로파일로서 함몰이 2단계로 이루어질 경우의 프로파일을 나타낸 도면이다.
도 18(a) 내지 도 20(a) 및 도 18(b) 내지 도 20(b)는 본 발명의 소자 단면구조에서 바디 도우핑을 표시하기 위해 도우핑이 되는 범위와 가우시안 분포를 가정했을 때의 peak 농도의 위치를 일점 쇄선으로 표시하였다.
도 21(a) 내지 도 21(f)은 본 발명의 소자구조를 구현하기 위한 하나의 일례로서 보인 주요 부분의 제작공정 순서를 나타낸 도면이다.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 실리콘 기판 2 : 담장형(Wall-type) 실리콘 바디
3 : 제 1 절연막 4 : 소스/드레인
5 : 제 2 절연막 (필드 절연막 또는 격리 절연막)
6 : 터널링 절연막 7 : 전하저장 노드
8 : 전극간 절연막 (또는 컨트롤 절연막)
9 : 제어전극 10 : 전하저장용 나노 닷(dot)
11 : 제 3 절연막 12 : 제 4 절연막
본 발명은 플래시 메모리 소자 및 그 제조방법에 관한 것이다. 보다 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위한 새로운 소자 구조에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가 하고 있어 시장성이 매우 뛰어나, 2007년 경에는 기존의 DRAM 시장을 초과할 것으로 예상되고 있다. 지속적으로 집적도가 높고 쓰기/지우기 시간이 빠른 메모리 소자를 요구하고 있다.
60 nm 급 이하의 게이트 길이를 갖는 기존의 플래시 메모리 소자는 축소화에 있어 한계에 직면하고 있다. 기존의 평탄 채널 소자 구조에서 쓰기와 읽기 시간을 빠르게 하기 위해서는 컨트롤 게이트와 플로팅 저장 전극 사이의 커패시턴스를 크게 해야 한다. 소위 커플링 비(ratio)를 증가시켜야 하는데, 이를 위해서 기존의 소자 구조에서는 플로팅 게이트의 두께를 두껍게 해야 한다. 이 경우 소자의 게이트 길이가 줄어들어도 0.6 이상의 커플링 비를 유지하기 위해 플로팅 게이트의 두께는 낮출 수 없게 된다. 두꺼운 플로팅 게이트를 갖는 소자의 크기가 줄어들면 소자 사이의 커패시턴스가 증가하게 되고, 결국 이것은 셀(cell) 사이의 크로스 토크(cross-talk)로 이어져 문턱전압의 산포가 증가하는 등 집적도 증가에 걸림돌이 되고 있다. 이와 같이 기존의 소자는 축소화 문제, 쓰기/지우기 속도 개선 문제, 크로스 토크(cross-talk) 문제 등을 가지고 있다.
이를 해결할 수 있는 방안 중에 하나는 채널 영역을 함몰시키는 것이다. 함몰 깊이가 깊어지면서 함몰된 채널 바닥에 형성되는 코너 영역을 둥글게 만들더라도 코너 영역의 도우핑 농도나 프로파일에 따라 문턱전압의 민감도가 매우 크다. 또한 이들 함몰 소자는 기판 바이어스에 따라 문턱전압의 변화가 기존의 평탄채널 구조에 비해 매우 크고, 채널 함몰에 따라 유효 채널 길이가 길어져 있어 만약 채널의 폭이 좁아지면 전류구동능력이 크게 저하되는 단점이 있다. 함몰 채널 소자의 일반적인 특징으로는 제어 전극이 채널에 대한 제어 능력이 평탄채널 소자에 비해 떨어지는 것이고, 이는 기판 바이어스 효과가 큰 것과 관계가 있다. 제어 전극의 채널에 대한 통제력 약화는 제어 전극을 통한 쓰기/지우기 특성을 느리게 하는 단점이 있다.
게이트 전극이 채널에 대한 제어 능력이 뛰어난 경우는 게이트가 채널 영역을 감싸는 이중/삼중-게이트 MOS 구조이다. 본 출원인에 의해 바디 연결형 (body-tied) 이중/삼중-게이트 MOS 구조 (출원 번호: 2002-5325(한국), JP2003-298051(일본), 10/358981(미국)) 및 플래시 메모리로의 응용 (한국 특허 등록번호: 0420070, 미국 특허 출원번호:10/751860)이 세계 최초로 발표된 바 있고, 본 출원인은 이 구조를 bulk FinFET이라 부른다. 이 구조에서 채널은 함몰되어 있지 않고, 액티브 바디의 윗면과 양쪽 측면에 채널이 형성되거나, 바디의 양쪽 옆에 채널이 형성되도록 하고 있어 채널에 대한 게이트의 제어 능력은 기존의 평탄채널 소자 보다 훨씬 뛰어나고, 기판 바이어스 효과가 거의 없다. 그러나 짧은 채널 효과를 억제하기 위해서 바디의 폭이 물리적인 게이트 길이의 2/3 정도 되어야 하는데, 이는 최소 게이트 길이에 비해 폭이 좁은 실리콘 바디의 구현을 의미하며, 공정적인 어려움이 있다.
기존의 플래시 메모리 소자의 축소화에서 단순히 축소화의 문제를 개선하고자 할 경우 SONOS 형 플래시 메모리나 NFGM(Nano Floating Gate Memory)을 적용할 수 있다. SONOS 형 플래시 메모리의 특징은 저장 노드가 절연층이기 때문에 소스와 드레인 측의 채널에 각각 1 비트를 저장할 수 있어 하나의 셀에 2 비트를 저장할 수 있다. 일례로서 기존의 평탄채널 소자 구조에서 SONOS를 이용하여 셀 당 2 비트를 저장하려는 시도가 있었다(B. Eitan et al., “NROM: A novel localized trapping, 2-bit nonvolatile memory cell,”IEEE Electron Devices, vol. 21, no. 11, p. 543, 2000). 그러나 셀 당 2 비트를 구현하기 위해서는 채널의 물리적인 길이가 적어도 100 nm 이상이 되어야 한다. 왜냐하면 소자의 채널 길이가 줄어들면 소스와 드레인 사이의 거리가 가까워지면서 한 쪽에 저장된 전하가 주어진 온도에서 다른 쪽 퍼지게 될 경우 쉽게 메모리 정보를 잃기 때문이다.
도 1은 통상의 ITRS 로드맵을 그래프로 나타낸 것이다. 셀 당 저장할 수 있는 비트수는 2 비트에서 2010년 경에 4 비트를 요구하고 있어 소스 측과 드레인 측에 저장될 수 있는 전하가 서로 영향을 주지 않도록 해야 하고 가장 쉬운 방법은 채널의 길이를 길게 하는 것이다. 도 1에서 일반적인 플래시 메모리 축소화는 2004년 이후 100 nm 이하에서 진행되고 있으며, 2018년에는 약 20 nm의 게이트 길이를 요구하고 있다. 특히, SONOS 기술의 게이트 길이는 2005년에 약 170 nm에서 2018년에도 140 nm를 요구하고 있는데, 이는 앞서 언급한 것과 같이 셀 당 2 비트를 저장하기 위해 게이트 길이를 길게 유지할 필요가 있기 때문이다.
기본적으로 물리적인 게이트 길이를 줄이면 소자의 집적도가 크게 개선이 되는데, SONOS 플래시 기술의 경우는 게이트 길이를 100 nm 근처 또는 그 이하로 줄이면 프로그램 후 저장된 전하의 재분포 또는 퍼짐이 문제가 된다. 이를 해결하기 위해 소스 측과 드레인 측에 분리된 전하저장을 위한 구조가 제시되었다(M. Fukuda et al, “Scaled 2 bit/cell SONOS type nonvolatile memory technology for sub- 90 nm embedded application using SiN sidewall trapping structure,”in IEDM Tech. Dig., p. 909, 2003). 이 구조는 100 nm 이하의 게이트 길이까지 SONOS 플래시 메모리 소자의 축소화가 가능하다. 그러나 제어전극(게이트) 양쪽에 질화막 스페이서를 저장노드로 활용하기 때문에 저장전극인 스페이서를 포함한 실제 게이트 길이는 단순히 제어전극의 길이보다 길기 때문에 축소화에 문제점이 있다. 또한 저장노드가 질화막 스페이서로 되어 있어 제어전극에 의해 전하저장이나 제거가 원활히 이루어지지 않는 단점이 있다.
이러한 구조의 문제점들을 해결하기 위해 도 2에 도시된 바와 같은 구조가 제안되었다 (B. Y. Choi et al.,“Highly scalable and reliable 2-bit/cell SONOS memory transistor beyond 50 nm NVM technology,”in Symposium on VLSI Technology Dig., p. 118, 2005). 이 구조는 기존의 게이트 형성과정과 달리 게이트 전극이 형성될 곳을 먼저 열어서 게이트를 형성하는 소위 내부 측벽 형태(inner sidewall scheme)를 적용하고 있고, 스페이서 sidewall를 포함한 전체 게이트 길이를 약 80 nm로 하여 소자의 집적도를 개선하고 있다. 스페이서 아래 형성되는 질화막의 길이가 소스와 드레인 측에서 각각 약 20 nm인 것을 감안하면 가운데 있는 제어전극의 길이는 약 40 nm 정도가 된다. 그러나 이 소자에서 스페이서를 포함한 게이트 전체길이를 50 nm 이하로 줄이고자 하면 제어 게이트의 길이와 저장 노드인 질화막의 길이를 더욱 줄여야 하는데, 그러면 메모리의 프로그램과 지우기 사이의 전압차이가 줄어들고, 평탄채널 구조에서 게이트 길이 감소에 따른 짧은 채널효과가 나타나 문턱전압 shift가 줄고 누설전류가 증가하는 등의 문제가 발생한다. 따 라서, 상기와 같은 기존 소자들이 갖는 문제점을 해결하는 새로운 구조의 고집적/고성능 플래시 메모리 소자를 개발할 필요성이 요구되었다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로서 본 발명의 목적은 MOS 기반의 극소 플래시 소자를 구현하는데 있어서, 축소화 특성이 우수하고, 문턱전압의 산포를 줄일 수 있고, 셀 당 2 비트 이상의 저장이 가능하며, 쓰기/지우기 특성을 개선할 수 있는 플래시 메모리 소자를 제시하는데 있다.
또한, 본 발명의 다른 목적은 함몰채널 소자가 갖고 있는 장점인 우수한 축소화 특성을 포함하되, 함몰채널 소자의 단점을 보완하는 다중 게이트 구조를 고안하여 제어전극의 채널에 대한 제어능력을 향상, 문턱전압 문제 해결, on-off 특성 개선, 쓰기/지우기 속도 개선 등을 구현할 수 있는 플래시 메모리 소자를 제시하는데 있다.
상기한 목적을 달성하기 위한 기술적 사상으로서 본 발명은
반도체 기판에 기판과 연결되는 담장 형태의 반도체 바디영역이 형성되고, 상기 기판과 바디영역의 표면에 제 1절연막이 형성되며, 상기 제 1절연막 위에 소자격리를 위한 필드용 제 2절연막이 바디영역의 표면 근처까지 형성되고, 상기 바디영역의 표면에서 함몰된 채널이 형성될 부분을 위해 바디 표면으로부터 바디가 소정의 폭과 깊이로 함몰되도록 형성되며,
상기 바디 함몰을 위해 수행된 마스크 패턴을 할 때 함께 패턴된 필드용 제 2절연막과 바디영역의 측면에 형성된 제 1절연막을 제어전극이 형성될 부분을 따라 표면으로부터 소정 깊이로 함몰되도록 형성되고, 상기 함몰된 담장형 반도체 바디의 표면 및 일부 측면에 터널링용 제 3절연막이 형성되며,
상기 함몰된 영역 내에서 소정위치의 수직 표면 및 일부 측면에 전하저장 노드가 형성되고, 셀과 셀 사이에서 전하저장 노드가 격리되도록 형성되며, 전극간 제 4절연막 및 제어 전극이 순차적으로 형성되고, 상기 담장형 바디영역의 소정위치에 소스/드레인이 형성되며,
상기 결과물 위에 소정 두께의 제 5절연막과 콘택(contact) 및 금속층이 형성된 구조를 갖는 것을 특징으로 하는 플래시 메모리 소자를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대한 구성 및 작용에 대하여 상세히 살펴보기로 한다.
본 발명에서는 기존의 2 비트 셀이 가진 문제점을 해결하는 새로운 소자구조를 제안한다. 도 3의 (a)는 본 발명에서 제안한 소자의 단면을 보이고 있고, 도 3의 (b)는 전극간 절연막 형성 이전까지의 공정을 수행한 것으로 본 발명의 구조를 정확하게 나타낸 것이다.
도 3의 (b)에서 함몰된 영역을 정확히 보이기 위해 실제로 존재하는 영역(5)의 필드 절연막 영역은 제외하였고, 담장형 바디 근처의 주요 구조를 보이고 있다. 도 3의 (b)에서 타원형으로 표시한 영역(1)은 실리콘 웨이퍼 기판을 상징적으로 표시한 것이다. 기본적으로 함몰된 영역 내에 저장노드와 채널을 포함한 소자의 주요부분이 형성된다. 담장형 바디의 폭은 4 nm에서 200 nm 사이의 범위에서 적절히 형 성되고, 영역(1)의 기판 위에 형성되는 담장형 바디의 높이는 100 nm에서 1000 nm 사이의 범위에서 적절히 형성된다. 도 3의 (b)에서 보인 것과 같이 담장형 바디의 폭은 바디 표면에서 영역(1)의 기판까지 같은 폭으로 형성될 수 있고, 경우에 따라 바디 표면에서 영역(1)로 가면서 점차 바디 폭이 증가하도록 구성하거나, 또는 바디의 표면에서 적절한 깊이까지는 균일한 두께를 유지하다가 점차 바디의 폭을 증가시키면서 영역(1)의 기판에 형성되도록 할 수 있다.
함몰된 영역에 채널을 만들게 되면 위에서 바라본 2차원 상의 함몰영역 open 폭(d1) 보다 긴 채널길이를 구현할 수 있게 되어 소위 짧은 채널 효과를 크게 억제할 수 있는 특징이 있다. 표시된 d1의 적절한 크기는 10 nm 에서 200 nm 사이의 범위에 적절히 형성된다. 함몰되는 깊이는 도 3의 (a)에서 보인 것과 같이 영역(2)의 담장형 바디의 표면으로부터 함몰된 깊이이며, d2로 표시하였다. 표시된 d2의 적절한 값은 20 nm에서 900 nm 사이의 범위에서 형성된다. 도 3의 (a)에서 d3는 담장형 바디의 표면에서 임의 높이로 돌출된 영역(9)의 제어전극의 높이를 표시하기 위한 것이고, 제어전극은 적절하게는 영역(2)의 담장형 바디 표면을 기준으로 기판 쪽으로 100 nm에서 기판 반대쪽으로 900 nm 사이에서 소정 높이로 형성된다. 영역(4)의 소스/드레인의 깊이는 LDD(Lightly Doped Drain)의 깊이를 기준으로 표시하였기 때문에 d4로 표시하였다. 표시된 d4의 적절한 깊이는 5 nm에서 150 nm 범위에서 형성된다. LDD 바로 옆에는 농도가 더 높은 소스/드레인 도우핑이 존재할 수 있고, 농도가 LDD 보다 더 높은 소스/드레인 영역의 접합깊이는 d4보다 같거나 깊을 수 있다. NAND 플래시 응용을 위해서는 LDD 만을 적용한 소스/드레인이 사용될 수 있으며, NOR 플래시 응용을 위해서는 LDD의 농도를 높게 하여 hot 캐리어가 쉽게 형성될 수 있도록 한다. NAND 플래시 응용을 위한 LDD의 최대 불순물 농도는 1×1018cm-3에서 8×1019cm-3 사이의 범위에서 적절히 결정되며, NOR 플래시 응용을 위해 제어전극과 overlap하는 소스/드레인 영역의 포함한 소스/드레인 영역의 최대 불순물 농도는 5×1018 cm-3 에서 5×1021 cm-3사이의 범위에서 결정된다. 또한, 상기 담장형 반도체 바디영역에 함몰영역이 형성되고, 상기 함몰된 수직 표면 및 측벽에 형성되는 전하저장 노드는 소스/드레인 접합깊이를 기준으로 기판 쪽으로 100 nm에서 기판 반대쪽으로 200 nm 사이의 범위에서 형성되도록 한다. 또한, 상기 담장형 바디에 함몰영역이 형성되고 터널링 절연막이 형성되며, 상기 터널링 절연막의 표면에 형성되는 전하저장 노드는 수직 표면에서 유한한 길이를 갖도록 형성하되, 상기 전하 저장노드의 수직 방향으로의 길이는 2 nm에서 400 nm 사이에서 형성되고, 저장노드의 수직 방향 중심 부분이 함몰되지 않은 바디 표면을 기준으로 기판 쪽으로 200 nm에서 기판 반대쪽으로 200 nm의 범위에서 형성되도록 한다.
도 3의 (a)에서 d5는 담장형 바디의 표면으로부터 영역(7)의 저장노드 사이의 거리를 나타내는 것으로, d5의 거리는 1 nm에서 100 nm의 범위에서 형성된다. 저장 노드인 영역(7)을 담장형 바디의 표면에서부터 수직으로 적절한 깊이까지 형성할 수 있지만 불필요한 전하 재분포를 막기 위해서는 메모리 동작에 적절하도록 제어할 필요가 있다. 전하를 저장하는 영역(7)의 수직방향으로의 길이는 셀 당 2 비트 또는 그 이상의 필요로 하는 경우 적절히 조절될 수 있고, 그 범위는 2 nm 에서 300 nm 사이에서 적절히 형성된다. 영역(6)의 터널링 절연막으로 기존의 실리콘 산화막을 포함한 다양한 high-k 물질이 사용될 수 있다. 터널링 절연막의 두께는 EOT(실리콘 산화막을 기준으로 한 등가 산화막 두께) 0.5 nm에서 9 nm 사이에서 적절히 형성된다. 터널링 절연막은 함몰된 영역의 측면에서보다 함몰된 바닥 근처에서 더 두껍게 형성될 수 있다.
또한 도 3의 (a)에서 영역(7)의 저장노드와 접하고 있는 영역(6)의 터널링 절연막을 제외한 영역(6)의 터널링 절연막, 즉, 영역(7)과 접하지 않은 영역에 있는 영역(6)의 터널링 절연막을 더 두껍게 형성될 수 있으며, 그와 같은 두꺼운 절 연막의 두께는 1 nm에서 20 nm 범위에서 적절히 결정될 수 있다. 표시된 d6은 소스/드레인 접합깊이로부터 채널영역으로 형성되는 영역(7)의 저장노드의 길이를 표시한 것이다. 전하 저장노드인 영역(7)의 수직방향으로의 길이는 2 nm에서 300 nm 사이에서 적절히 형성된다. 영역(7)의 두께는 1 nm에서 50 nm 사이에서 적절히 형성된다. 저장노드를 위한 물질로는 전하를 저장할 수 있는 도체와 절연체 중 어느 하나가 될 수 있다. 저장노드로서 도체로는 폴리실리콘, 폴리 SiGe, 비정질 실리콘, 비정질 SiGe, 다양한 금속이 될 수 있다. 저장노드로 사용되는 절연체로는 전하를 포획할 수 있는 질화막을 포함한 높은 유전상수를 가진 물질(또는 high-k 물질) 등이다.
또한 전하 저장노드가 다수의 나노 크기의 dot으로 구성될 수 있다. 나노 크기 dot의 재료로는 전하를 저장할 수 있는 실리콘, Ge, SiGe 등의 반도체와 다양한 일함수의 금속, 그리고 다양한 일함수의 실리사이드 물질 등이 가능하다. 영역(7)의 전하 저장노드로 사용되는 나노 크기의 dot의 크기는 1 nm에서 40 nm 사이의 크기 범위에서 형성되는 것을 특징으로 하며, dot의 모양은 구형, 반구형, 타원형, 모서리나 코너가 둥글게 된 피라미드형, 모서리나 코너가 둥글게 되어 있으면서 위쪽은 반구형으로 아래쪽은 임의 형태의 사각형 모양으로 구성된 것을 특징으로 한다. 함몰영역 내의 영역(7)의 전하 저장노드가 끝나는 소정의 수직위치는 d6으로 표시되어 있고, 표시된 d6은 함몰된 바닥에 형성되는 영역(6)의 터널링 절연막까지 확장되어 형성될 수 있고, 1 nm에서 150 nm 사이에서 적절히 형성된다. 영역(8)은 영역(7)의 저장노드와 영역(9)의 제어전극 사이에 형성되는 절연층이다. 영역(8)의 두께는 2 nm에서 30 nm 사이에서 형성된다. 영역(8)의 구조는 단일층의 절연막으로 구성될 수 있고, oxide-nitride-oxide(ONO)와 같은 다층의 절연막으로 구성될 수 있다. 또한 커플링 비를 증가시키기 위해 실리콘 산화막 보다 유전상수가 큰 소위 high-k 절연물질이 사용될 수 있다.
영역(9)는 제어전극으로 폴리실리콘(n 형 또는 p 형), 폴리 Ge (n 형 또는 p 형), 폴리 SiGe (p 형 또는 n 형), 다양한 실리사이드 물질, TiN이나 TaN과 같은 이원계 금속, 텅스텐(W)과 같은 단일금속으로 구성될 수 있다. 도 3의 (b)에서 저장노드인 영역(7)은 함몰된 담장형 바디의 표면 및 측면의 일부를 감싸고 있다. 이렇게 함으로써 측면을 감싸지 않는 구조에 비해 채널에 대한 제어능력을 높임으로써 on-off 특성을 개선할 수 있다. 물론 저장노드가 둘러싸고 있기 때문에 쓰기 동작에 따른 문턱전압의 이동(shift)을 크게 하여 프로그램 윈도우를 크게 할 수 있는 특징도 있다. 이와 같이 영역(7)의 저장노드를 플래시 메모리 동작에 필요한 영역에만 형성하여 동작특성을 개선할 수 있는 장점이 있다. 영역(2)의 담장형 실리콘 바디에 함몰영역이 형성되고, 함몰된 영역의 수직 표면 및 측면에 형성되는 영역(7)의 전하 저장노드의 수직 방향으로의 길이는 서로 같거나 다르게 형성될 수 있다.
도 3의 (b)에서 d9는 함몰된 영역의 측면을 덮는 저장노드의 안쪽 폭(또는 거리)을 나타내고, 1 nm에서 50 nm 사이에서 적절히 형성된다. 함몰된 영역의 바닥 근처에는 2개의 코너가 있고 코너의 모양은 직각 또는 둔각으로 형성될 수 있으며, 도 3의 (a)에 보인 것과 같이 적절하게는 둥글게 형성될 수 있다. 도 3 (b)에서 영 역(3)은 담장형 바디 형성 후 얇게 형성하는 열산화막을 나타내며, 0.5 nm에서 50 nm 사이의 두께에서 적절히 형성된다. 실제 제작공정에서는 영역(3)의 절연막 형성 후에 두께운 영역(5)의 필드 절연막을 형성한다. 또한 영역(3)의 절연막 형성 후 1 nm 에서 100 nm 범위의 두께에서 적절한 두께를 갖는 실리콘 질화막을 형성하여 영역(5)의 필드막 형성 후 발생할 수 있는 결함을 제거하거나, 또는 향후 함몰된 영역의 측면을 효과적으로 드러나게 하는 공정단계에서 사용할 수 있다.
도 4에서는 본 발명의 소자 구조를 더욱 명확히 보이기 위해 평면도를 도 4(a)에서 보이고, 그 평면도에서 y-y’으로 자른 단면을 도 4(b)에 나타내었다. 도 4의 (a)에서 x-x’으로 자른 단면은 도 3의 (a)에 나타내었다. 평탄채널 소자구조에 비해 소자의 채널이 함몰된 영역에 형성되는 경우 소자의 제어 전극이 채널을 제어하는 능력이 떨어져 같은 기판 도우핑 농도에 대해 on-off 특성(또는 sub-threshold swing)이 저하된다. 그러면 on 상태의 전류는 감소하고 off 상태의 전류는 증가하게 된다. 따라서 함몰된 표면의 측면이 드러나게 하여 영역(9)의 제어전극을 형성하면 채널에 대한 제어전극의 통제능력이 개선되어 소자의 특성을 개선할 수 있다. 그러한 구조의 일례로서, 도 4의 (b)에서 보인 것과 같이 영역(7)의 저장노드가 형성되지 않고 채널이 되는 함몰된 영역의 바닥 표면과 그 바닥 표면의 양쪽 측면에 영역(9)의 제어전극이 형성되도록 하여 기존의 단순 함몰채널 구조에 비해 on-off 특성을 개선하고 있다. 도 4의 (b)에서 d11로 표시한 부분이 함몰 후 드러나는 측면의 길이에 해당하며, 그 값의 범위는 1 nm 에서 50 nm 사이에서 적절이 형성된다. 단순히 d11이 0이라 함은 측면 채널이 형성되지 않음을 의미한다.
도 4의 (a)에서 표시된 d7은 함몰된 영역의 측면에 형성되는 영역(6)의 터널링 절연막과 영역(7)의 저장노드의 두께를 합한 것이다. 표시된 d8은 영역(2)의 담장형 바디의 폭을 나타내는 것으로 2 nm에서 200 nm 범위에서 적절히 형성될 수 있다. 표시된 d9는 앞서 도 3의 (b)에서 표시된 d9와 같은 것으로 함몰된 영역의 측면을 덮는 영역(7)의 저장노드의 길이를 나타낸다. 표시된 d10은 하나의 셀에서 함몰된 영역의 측면이 충분히 덮이도록 영역(7)의 저장노드가 확장되게 정의된 길이이다. 제조과정에서 적절한 자기정렬 기술을 도입하면 d10의 길이를 거의 제거할 수 있다. 경우에 따라서는 영역(9)의 제어전극 길이 방향으로 셀과 셀 사이에 영역(7)의 저장노드를 연결되게 형성할 수도 있다. 도 4의 (a)와 (b)에서 영역(2)의 담장형 바디에 형성된 함몰영역의 표면과 측면 사이에 존재하는 모서리는 둥글게 형성되어 가능한 기생채널의 형성을 억제할 수 있다. 도 3의 (b)에서는 3차원 도면구성의 편의상 그 모서리를 직각으로 표시하였고, 바람직하게는 도 4의 (a)에서와 같이 둥글게 하는 것이 필요하다.
도 5는 도 5의 (a)에서 보인 영역(7)의 전하 저장노드를 일례의 자기정렬 방법을 동원하여 한 장의 마스크를 줄이면서 셀 주변에만 형성되도록 하는 간략한 방법을 설명하기 위한 도면이다. 즉, 마스크 추가 없이 도 5의 (a)에서 마진(margin)에 해당하는 확장된 전하 저장노드의 길이인 d10을 거의 제거할 수 있는 소위 자기정렬 방법을 보이고 있다. 이를 간략히 설명하기 위해 도 5의 (b)를 준비하였다. 도 5의 (b)는 대략 영역 9의 제어전극을 형성한 후에 제어전극을 영역(5)의 필드 산화막 영역에서 가로질러 절단한 단면도의 위쪽 부분을 나타내었다. 물론 도 5의 (b)에서 x-x’을 따라 절단한 단면도는 도 3의 (a)에 나타낸 바와 같다. 영역(2)의 담장형 바디 위로 돌출된 d3의 높이를 이용하여 도 5의 (b)에 점선으로 표시된 것과 같은 스페이서를 형성할 수 있고, 스페이서 형성 후 드러나는 영역(7)의 전하 저장노드를 선택적으로 식각하여 마스크 한 장을 추가 사용하는 것 없이 d10을 거의 제거하여 셀 주변에만 전하 저장노드를 형성할 수 있다.
도 6의 (a)와 (b)는 본 발명의 구조인 도 3의 (a)를 약간 변형하여 구성한 것으로 영역(7)의 전하 저장노드의 구조에만 변화가 있다. 도 3의 (a)에서 d5를 거의 제거하여 구성하면 도 6의 (a)가 된다. 도 3의 (a)에서 d6을 소스/드레인 접합에서 함몰영역의 바닥 부근까지 전하 저장노드를 늘리고 담장형 바디의 표면에서 돌출된 제어전극의 높이에 해당하는 d3의 높이까지 전하 저장노드를 늘리면 도 6의 (b)와 같은 구조를 얻을 수 있다. 이와 같은 형성은 제작과정에서 약간의 변화를 통해 구현할 수 있다.
도 7은 도 4의 (a)에서 보인 평면도와 기본적으로 유사하다. 다만 함몰된 영역의 표면과 측면 사이의 모서리가 거의 직각으로 유지된 것만 차이점이다. 이 구조에서도 도 5에서 설명한 자기정렬형태로 영역(7)의 전하 저장노드를 마스크 추가 없이 셀 주변에만 형성할 수 있다.
도 8은 본 발명의 변형된 구조의 평면도를 나타낸 것이다. 도 8의 (a)는 영역(7)의 전하 저장노드가 함몰된 영역의 측면 일부를 덮는 길이인 d9를 거의 제거하고 영역(7)의 전하 저장노드가 제어전극을 따라 셀과 셀 사이에서 연결되도록 하여 구성된 것이다. 이 경우 전하 저장노드가 도체인 경우 셀과 셀 사이의 저장노드 가 서로 연결되기 때문에 도전성의 전하 저장물질은 사용할 수 없고, 전하를 저장할 수 있는 절연물질이나 다수의 나노 크기의 dot을 전하 저장노드로 활용할 수 있다. 도 8의 (b)는 도 8의 (a)와 기본적으로 유사하나 영역(7)의 전하 저장노드를 셀 주변에만 국한시키기 위해 한 장의 마스크를 추가하여 저장노들 정의하여 셀 사이에서 저장노드가 연결되지 않도록 하였다. 따라서 이 경우에는 저장노드의 재료로는 도전성, 절연성, 다양한 물질의 나노 dot이 사용될 수 있다.
도 9의 (a)와 (b)는 도 8의 (a)와 (b)와 기본적으로 각각 같다. 다만 차이점은 함몰된 영역의 표면과 측면 사이의 모서리가 둥글게 형성되어 있다는 것이다.
도 10은 본 발명의 변형된 구조를 분명하게 보이기 위해 영역(2)의 담장형 바디 주변에만 국한하고, 함몰영역을 잘 보이기 위해 영역(5)의 필드 절연막을 생략하였으며, 영역(7)의 전하 저장노드가 형성된 직후의 구조를 보인 3차원 사시도 이다. 영역(7)의 전하 저장노드가 함몰된 영역 내의 측면에만 형성되어 있다. 즉, 영역(2)의 담장형 바디의 표면에서 함몰된 바닥 부근까지 저장노드가 형성되어 있다.
도 11은 도 10에서와 같이 전하 저장노드의 구조적 특징을 분명하게 보이기 위해 준비한 3차원 사시도 이다. 함몰된 영역 내에서 영역(2)의 담장형 바디 표면으로부터 함몰된 영역의 어느 깊이까지 함몰영역의 측면 일부에만 영역(7)의 전하 저장노드가 형성되어 있다.
도 12는 도 10에서와 같이 전하 저장노드의 구조적 특징을 분명하게 보이기 위해 준비한 3차원 사시도 이다. 전하 저장노드가 함몰된 영역 내의 바닥 부근을 제외한 함몰영역 내부 측면과, 함몰된 영역과 맞닿은 함몰영역 바깥 측벽의 일부를 모서리를 따라 덮도록 구성되어 있다. 함몰 영역 바깥 측면을 덮는 길이는 d9로 표시되어 있다.
도 13은 도 10에서와 같이 전하 저장노드의 구조적 특징을 분명하게 보이기 위해 준비한 3차원 사시도 이다. 영역(7)의 전하 저장노드가 함몰된 영역 내의 측면과, 함몰된 영역과 맞닿은 함몰영역 바깥 측벽의 일부를 수직방향으로만 덮도록 구성되어 있다. 함몰된 영역 (2)의 담장형 바디 바깥 측면을 덮는 길이는 d9로 표시되어 있다. 함몰된 영역의 바닥과 그 바닥과 맞닿는 측면에는 영역(7)의 전하 저장노드가 형성되어 있지 않다.
도 14는 도 10에서와 같이 전하 저장노드의 구조적 특징을 분명하게 보이기 위해 준비한 3차원 사시도 이다. 본 발명의 도 3의 (b)와 유사하나 도 3의 (b)에서 d5에 해당하는 담장형 바디의 표면과 전하 저장노드 사이의 거리가 거의 제로(0)에 가까운 소자구조에 대한 3 차원 사시도 이다.
도 15는 도 3의 (a) 구조에서 도 3의 설명에서 언급한 것과 같이 전하를 저장할 수 있는 나노 크기의 dot으로 대치한 단면구조를 보이고 있다. 영역(10)의 dot의 재료는 전하를 저장할 수 있는 절연물질, 각종 금속, Si, Ge, SiGe, 각종 실리사이드로 구성될 수 있다.
도 16은 본 발명에서 함몰된 채널영역의 함몰 프로파일을 대표적으로 3가지만 보이고 있다. 도 15의 (a)는 함몰된 영역의 바닥 부근 코너가 직각으로 형성되어 있어 기판전압 변화에 대한 문턱전압의 민감도 증가 및 소자 특성의 불균일성 증가 등의 문제가 발생한다. 도 15의 (b)는 함몰된 영역의 바닥 근처의 코너가 둥글게 형성되도록 하여 코너에서의 전계 분산이나 문턱전압 민감도 증가 등의 문제를 해결하고자 하였다. 적절하게는 도 16의 (c)와 같이 반원 형태의 둥근 프로파일을 만들면 언급한 코너 문제를 줄일 수 있다.
도 17은 본 발명에서 함몰된 채널영역의 함몰 프로파일을 보이고 있다. 도 3의 (a)에서와 같이 영역(7)의 저장노드를 함몰깊이 보다 작게 소스/드레인 접합 근처에만 형성하고자 할 때, 함몰영역을 형성하기 위해서는 2 단계로 식각하여 형성하는 것이 필요하다. 도 17의 (a)와 (b)는 2단계로 나누어 함몰을 위한 식각을 하더라도 함몰 깊이 방향에서 함몰되는 폭의 변화가 거의 없는 경우를 보이고 있다. 둘 모두 함몰된 바닥 근처의 코너가 둥글게 형성되어 있다. 다만 (b)의 경우 함몰영역의 바닥 근처를 반원모양으로 형성하여 구성하였다. 도 17의 (c)는 먼저 수행하는 1 단계 식각의 함몰 폭을 뒤에 수행되는 2단계 함몰 폭 보다 크게 형성하여 구현하는 것이다. 도 17의 (d)는 도 17의 (c)의 경우와 반대로 2 단계 식각의 함몰 폭을 1 단계 식각의 함몰 폭보다 크게 형성하여 구현하는 것이다. 이들 각각의 프로파일은 본 발명의 구조에 적용 가능하다.
도 18에서 도 20은 도 3의 (a)와 같은 본 발명의 소자구조에서 함몰영역에 형성되는 채널 또는 바디 도우핑을 보이기 위해 준비하였다. 도우핑은 함몰된 채널 구조에서 매우 중요한 역할을 한다. 바디 도우핑을 표시하기 위해 도우핑이 되는 범위와 가우시안 분포를 가정했을 때의 peak 농도의 위치를 일점 쇄선으로 표시하였다.
도 18의 (a)에서는 균일하게 도우핑된 바디에 3가지 도우핑을 추가한 경우를 보이고 있다. 균일한 바디 도우핑의 범위는 1015cm-3에서 5×1018cm- 3사이에서 적절한 값으로 결정된다. 소스/드레인 접합 부근에 이온주입의 Rp(Projected Range: 이온주입 깊이)를 맞추어 도우핑을 한 것으로 도우핑의 peak 농도는 1016cm-3에서 2×1019cm-3사이에서 적절하게 결정되고, DRp(standard deviation)는 이온주입에서 주어지는 에너지와 열처리 조건에 따라 변화된다. 영역(2)의 담장형 바디 표면에서 소스/드레인 접합 근처에 형성되는 바디 도우핑의 피크(peak) 농도가 형성되는 거리는 d13으로 표시하였다. 이온주입에 의한 도우핑 프로파일은 대개 가운시안 함수형태로 표현되거나 유사한 함수 형태로 표현된다. 도 18의 (a)에서는 함몰된 영역의 바닥 아래의 채널영역에만 선택적으로 도우핑을 수행한 경우를 보이고 있다. 소자의 문턱전압은 주로 함몰영역의 바닥 근처에 있는 코너를 포함하는 바닥 채널영역의 도우핑 수준에 의해 크게 좌우된다. 함몰된 바닥 아래에만 형성되는 도우핑의 피크(peak) 농도 범위는 1015cm-3에서 5×1018cm-3 사이에서 결정된다. 도 18의 (a)와 (b)에서 표시한 d14는 영역(2)의 담장형 바디의 표면에서 함몰된 영역의 바닥보다 더 아래에 도우핑 농도를 높인 것으로 농도의 peak 값은 1015cm-3에서 2×1019cm-3 사이에서 결정되고, 바디의 표면으로부터 peak 농도 지점의 깊이는 500 nm 미만에서 적절히 결정된다.
도 18의 (b)의 경우는 도 18의 (a)에서 함몰된 영역의 바닥 아래에 형성되는 채널 도우핑을 제외하고 나머지는 동일하다. 본 발명의 구조에서는 하나의 셀에 1비트나 2비트 또는 그 이상의 비트를 저장할 수 있는 집적도가 높은 소자를 구현할 수 있다. 제어전극과 소스 및 드레인에 인가하는 바이어스를 조절하여 소위 채널 핫 캐리어(hot carrier)를 발생시킬 수 있고, 주어진 바이어스 조건에 따라 소스 또는 드레인 접합근처에 형성되어 있는 영역(7)의 전하 저장노드에 저장된다. 소스/드레인 근처에 각각 1비트를 저장할 수 있기 때문에 셀 당 2 비트를 구현할 수 있다. 따라서 문턱전압은 함몰된 영역의 바닥 근처의 채널에서보다 소스/드레인 접합근처의 채널에 의해 결정되는 것이 바람직하다. 문턱전압은 주로 채널 도우핑에 의해 결정되고, 따라서 함몰된 영역에 형성되는 채널의 위치에 따른 도우핑 프로파일의 적절한 설계는 매우 중요하다. 도 18에서 함몰 영역 아래 깊숙이 형성되어 있는 바디 도우핑은 경우에 따라 영역(5)의 필드 절연막 아래의 불순물 농도를 높이는 것과 일치할 수 있으며, 이것에 의해 필드 산화막 영역의 문턱전압을 증가시킬 수 있다.
도 19의 (a)는 영역(2)의 담장형 바디 표면으로부터 소스/드레인 접합깊이 근처에 Rp가 형성되도록 불순물을 주입하고 함몰된 바닥 근처에는 채널 도우핑을 하지 않은 것을 나타낸 것이다. 이 경우 문턱전압은 주로 소스/드레인 접합 근처의 채널 도우핑에 의해 결정된다. 도 19의 (b)는 도 19의 (a)의 채널 도우핑 프로파일에 함몰된 영역 바닥 아래 깊숙이 선택적 도우핑을 같이 형성한 것을 보이고 있다. 도 18에서 언급한 것과 같이 소스/드레인 접합 근처의 채널 도우핑 프로파일은 높고 함몰영역의 바닥 근처로 내려가면서 채널 도우핑 농도를 낮게 유지하여 언급한 것과 같이 문턱전압이 소스/드레인 접합 근처의 채널 도우핑 농도에 의해 결정될 수 있도록 하는 것이 바람직하다. 도 19의 (b)에서 함몰된 채널 바닥 아래의 채널에 형성되는 도우핑은 깊숙이 형성되므로 함몰영역의 바닥 부근의 채널의 문턱전압에 큰 영향을 주지 못하고, 소스/드레인 사이에 있을 수 있는 펀치쓰루(punchthrough)를 억제하는데 기여할 수 있다. 영역(2)의 담장형 바디 표면으로부터 선택적으로 도우핑된 피크(peak) 농도까지의 거리는 500 nm 미만에서 적절히 결정될 수 있고, 피크(peak) 농도의 값은 1015cm-3에서 2×1019cm-3 사이에서 결정된다.
도 20은 함몰된 영역의 표면(측면과 바닥 표면 포함)을 기준으로 채널 도우핑이 되어 있는 것을 나타낸 것이다. 도 20의 (a)의 경우 함몰된 측벽의 표면과 바닥의 표면에 형성되는 도우핑 프로파일이 비슷하기 때문에 문턱전압은 함몰된 바닥 근처의 채널에서 가장 높고 이것에 의해 전체 소자의 문턱전압이 결정된다. 함몰된 바닥 근처에는 둥글게 형성된 코너가 존재하는데, 이와 같은 코너영역에서는 영역(9)의 제어전극에서 나오는 전계가 코너 영역 채널영역에서 퍼지기 때문에 문턱전압이 증가하는 것이다. 이와 같이 함몰된 영역의 표면을 따라 도핑되는 바디의 피크(peak) 농도는 1016cm-3에서 1×1019cm-3 사이에서 결정된다. 이와 같은 프로파일을 구현하기 위한 적절한 방법은 플라즈마 이머젼 도핑(plasma immersion doping)을 적용하는 것이다. 도 19의 (a)에서 소스/드레인 근처의 채널 도우핑에 의해 소자의 문턱전압이 주로 결정되게 하는 것도 가능한데, 이것은 도 19의 (a)에서 소개된 소스/드레인 접합 근처의 채널 도핑을 높이는 방법을 도 20의 (a)에 접목하는 것이다.
도 20의 (b)에서는 함몰된 채널 바닥 근처의 문턱전압을 낮추기 위해 파선(dashed line)으로 표시한 것처럼, 문턱전압을 낮추기 위해 채널 도우핑 유형과 반대 타입(type)의 불순물을 도우핑한 것을 나타낸 것이다. 이렇게 되면 함몰된 영역의 측벽에 형성되어 있는 채널 도우핑 농도 또는 프로파일에 의해 문턱전압이 조절되어, 앞서 언급한 소스/드레인 접합 근처의 채널 도우핑에 의해 문턱전압이 결정되는 것과 유사하게 소자의 문턱전압을 조절할 수 있다. 함몰된 채널 바닥 아래에 문턱전압을 낮추기 위해 반대 타입(type)의 불순물을 도우핑할 때, 반대 타입(type) 불순물의 농도를 조절하면 원래 채널 도우핑을 조금 낮추거나 반대 타입(type) 불순물 농도를 원래 채널 도핑보다 높게 하여 소스/드레인 영역과 같은 타입(type)의 불순물 영역을 바닥 근처 아래에 형성할 수 있다. 이와 같은 반대 타입(type) 불순물에 의해 도우핑된 영역의 깊이는 도 20의 (b)에 d16으로 표시하였고, 0 nm에서 100 nm 사이의 범위에서 적절히 형성된다. 도 20의 (a)와 (b)에서는 영역(2)의 담장형 바디 표면으로부터 함몰된 영역 바닥보다 더 아래에 불순물을 가우시안 형태의 프로파일로 형성할 수 있다. 표시한 d14는 영역(2)의 담장형 바디의 표면에서 함몰된 영역의 바닥보다 더 아래에 도우핑 농도를 높인 것으로 농도의 피크(peak) 값은 1015cm-3에서 2×1019cm-3 사이에서 결정되고, 바디의 표면으로부터 피크 (peak) 농도 지점의 깊이는 500 nm 미만에서 적절히 결정된다.
도 21은 본 발명의 소자구조를 구현하기 위한 공정의 일례로서 주요 공정단계를 나타낸 것이다. 먼저 도 21(a)에서 보인 것과 같이 소자 격리공정(필드 절연막 형성)까지 형성한 후 영역(11)의 절연막을 형성한다. 함몰영역 형성을 위한 마스크 작업을 통해 영역(11)을 먼저 제거하고 드러난 영역(2)의 담장형 바디를 적절한 깊이까지 식각한다. 이 단계의 식각을 제 1단계 식각이라 하고, 식각 깊이는 최종 함몰되는 깊이 보다 작은 범위에서 적절히 형성된다. 함몰된 담장형 실리콘 바디의 표면처리 공정을 수행하고 영역(12)의 절연막을 형성한다.
이어서 영역(7)의 전하 저장노드를 형성하고 비등방 식각을 수행하면 도 21의 (b)에서 보인 것과 같이 스페이서 형태의 전하 저장노드를 형성할 수 있다. 이어서 드러난 영역(12)의 절연막을 제거하고 드러나는 실리콘 바디를 제 2단계로 추가 식각을 수행한다. 도 21의 (c)에 보인 것과 같이 제 2단계 식각 후의 최종 함몰되는 영역의 바닥 부근에 형성되는 코너는 둥글게 형성한다. 적절한 표면처리 공정을 거처 영역(6)의 터널링 절연막을 형성한다. 사실 영역(7)의 저장노드 형성 이전에 형성된 영역(12)의 절연막 중 식각되지 않고 저장노드의 좌우측에 남아 있는 것은 결국 영역(6)의 터널링 절연막이 된다. 최종적으로 터널링 절연막이 되는 영역(12)의 절연막과 영역(6)의 절연막의 두께는 서로 같거나 다를 수 있다. 바람직하게는 제 2단계 식각 후에 형성되는 터널링 절연막의 두께를 더 두껍게 하여, 전하 저장노드가 형성된 채널 영역을 제외한 채널영역으로부터 영역(9)의 제어전극으로 팔로워 노드하임(Fowler-Nordheim) 등의 터널링 전류를 줄일 수 있다. 터널링 절연 막을 형성한 후 영역(8)의 전극간 절연막을 형성하고 그 단계가 도 21의 (d)에 보여진다.
이어서 영역(9)의 제어전극이 형성되고 그 단계가 도 21의 (e)에 보여진다. 도 21의 (f)에서는 상기 영역(11)의 절연막을 제거하면 드러나는 영역(7)의 저장노드를 식각을 통해 적절한 길이 만큼 조절하여 구현한 단면을 나타내고 있다. 영역(2)의 담장형 바디 표면 위로 돌출된 영역(9)의 제어전극의 측벽에 있는 영역(8)의 전극간 절연막도 상황에 따라 일부를 제거할 수 있다.
이상에서와 같이, 본 발명에 의한 다중 비트 플래시 메모리 소자는 함몰된 채널 구조와 삼중-게이트 구조를 갖고 있기 때문에 기존의 이중/삼중-게이트가 갖는 장점과 함몰 채널 구조가 갖는 장점을 모두 가지고 있다. 이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
첫째, 기존의 벌크 FinFET에서는 게이트 길이의 2/3에 해당하는 액티브 바디 폭을 요구하고 있는데, 본 발명의 구조는 2차원 상의 게이트 길이와 같은 바디 폭을 구현해도 문제가 없고, 발명에서 의도한 장점을 얻을 수 있다. 바디를 통한 빠른 지우기 특성과, 제어 전극의 채널에 대한 제어 능력 향상을 통한 쓰기/지우기 특성 개선, 기판 바이어스에 따른 문턱전압의 변화 감소, 함몰 채널의 코너 부분에서의 불순물 농도 변화에 따른 문턱전압의 변화를 줄일 수 있다.
둘째, 본 발명은 함몰된 채널의 표면 및 측면에도 채널이 형성되어 있어, 높은 전류구동능력과 유효 채널 면적의 증가에 따른 플래시 메모리 소자에서의 문턱 전압의 산포를 줄일 수 있다. 유효 채널 면적의 증가는 질화막이나 높은 유전상수를 갖는 절연막(high-k dielectrics)을 저장 노드로 활용하는 경우나, 나노 크기의 dot을 플로팅 저장 노드로 사용하는 경우 문턱전압의 산포를 크게 줄일 수 있는 특징이 있다.
셋째, 본 발명은 소스/드레인의 접합깊이를 깊게 할 수 있기 때문에 소스나 드레인 또는 둘 다를 통한 지우기 속도는 기존의 평탄채널 구조에 비해 크게 개선할 수 있다. 함몰된 영역의 바닥 근처를 제외한 수직 표면과 측면에만 전하 저장노드를 형성하여, 전하 저장노드가 함몰영역의 바닥을 중심으로 서로 분리되어 있고, 결과적으로 프로그램을 통해 저장된 전하의 재분포를 줄일 수 있어 메모리 특성을 개선할 수 있다.
넷째, 본 발명은 전하를 저장할 수 있는 저장노드의 물질이 절연체이거나 나노 크기 dot으로 이루어진 경우 소스와 드레인 측에 각각 1 비트씩을 저장할 수 있어 셀 당 2 비트의 구현이 가능하다. 저장전극이 스페이서 형태로 완전히 분리된 경우 저장노드의 물질이 도전성이어도 2 비트를 구현할 수 있는 특징이 있다.

Claims (42)

  1. 반도체 기판에 기판과 연결되는 담장 형태의 반도체 바디영역이 형성되고, 상기 기판과 바디영역의 표면에 제 1절연막이 형성되며, 상기 제 1절연막 위에 소자격리를 위한 필드용 제 2절연막이 바디영역의 표면 근처까지 형성되고, 상기 바디영역의 표면에서 함몰된 채널이 형성될 부분을 위해 바디 표면으로부터 바디가 소정의 폭과 깊이로 함몰되도록 형성되며,
    상기 바디 함몰을 위해 수행된 마스크 패턴을 할 때 함께 패턴된 필드용 제 2절연막과 바디영역의 측면에 형성된 제 1절연막을 제어전극이 형성될 부분을 따라 표면으로부터 소정 깊이로 함몰되도록 형성되고, 상기 함몰된 담장형 반도체 바디의 표면 및 일부 측면에 터널링용 제 3절연막이 형성되며,
    상기 함몰된 영역 내에서 소정위치의 수직 표면 및 일부 측면에 전하저장 노드가 형성되고, 셀과 셀 사이에서 전하저장 노드가 격리되도록 형성되며, 전극간 제 4절연막 및 제어 전극이 순차적으로 형성되고, 상기 담장형 바디영역의 소정위치에 소스/드레인이 형성되는 구조를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  2. 청구항 1에 있어서,
    상기 담장형 반도체 바디의 함몰영역 내에 형성되는 제어전극과, 소정의 깊 이로 함몰된 제 1절연막 및 필드용 제 2절연막에 형성되는 제어 전극을 바디 함몰영역에 형성된 제어전극과 정렬하여 형성하되, 표면 아래에 형성되는 제어전극의 폭을 서로 다르게 하고, 표면 위로 돌출된 제어전극의 폭이나 높이는 동일하게 형성하는 것을 특징으로 하는 플래시 메모리 소자.
  3. 반도체 기판에 기판과 연결되는 담장 형태의 반도체 바디 영역이 형성되고, 상기 기판과 바디영역의 표면에 제 1절연막이 형성되며, 상기 제 1절연막 위에 소자격리를 위한 필드용 제 2절연막이 바디영역의 표면 근처까지 형성되고, 상기 바디영역의 표면에서 함몰된 채널이 형성될 부분을 위해 바디 표면으로부터 바디가 소정의 폭과 깊이로 함몰되도록 형성되며,
    상기 바디 함몰을 위해 수행된 마스크 패턴을 할 때 함께 패턴된 필드용 제 2절연막과 바디영역의 측면에 형성된 제 1절연막을 제어전극과 담장형 반도체 바디가 만나는 부근에만 제거되어 형성되고, 상기 함몰된 담장형 반도체 바디의 표면 및 일부 측면에 터널링용 제 3절연막이 형성되며,
    상기 함몰된 영역 내에서 소정위치의 수직 표면 및 일부 측면에 전하저장 노드가 형성되고, 셀과 셀 사이에서 전하저장 노드가 격리되도록 형성되며, 전극간 제 4절연막 및 제어 전극이 순차적으로 형성되고, 상기 담장형 바디영역의 소정위치에 소스/드레인이 형성되는 구조를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  4. 청구항 1 또는 청구항 3에 있어서,
    상기 담장형 반도체 바디에서 함몰된 영역의 수직 표면 및 상기 수직 표면의 측면에 전하 저장노드가 형성될 때, 상기 측면에 형성되는 전하 저장영역의 폭은 1 nm에서 50 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  5. 청구항 1 또는 청구항 3에 있어서,
    상기 담장형 반도체 바디영역에 함몰영역이 형성되고, 상기 함몰된 수직 표면 및 측벽에 형성되는 전하저장 노드는 소스/드레인 접합깊이를 기준으로 기판 쪽으로 100 nm에서 기판 반대쪽으로 200 nm 사이의 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  6. 반도체 기판에 기판과 연결되는 담장 형태의 반도체 바디영역이 형성되고, 상기 기판과 바디영역의 표면에 제 1절연막이 형성되며, 상기 제 1절연막 위에 소자격리를 위한 필드용 제 2절연막이 바디영역의 표면 근처까지 형성되고, 상기 바디영역의 표면에서 함몰된 채널이 형성될 부분을 위해 바디 표면으로부터 바디가 소정의 폭과 깊이로 함몰되도록 형성되며,
    상기 바디 함몰을 위해 수행된 마스크 패턴을 할 때 함께 패턴된 필드용 제 2절연막과 바디영역의 측면에 형성된 제 1절연막을 제어전극이 형성될 부분을 따라 표면으로부터 소정 깊이로 함몰되도록 형성되고, 상기 함몰된 담장형 반도체 바디의 표면에 터널링용 제 3절연막이 형성되며,
    상기 함몰된 영역 내에서 소정위치의 수직 표면에만 전하저장 노드가 형성되고, 셀과 셀 사이에서 전하저장 노드가 격리되도록 형성되며, 전극간 제 4절연막 및 제어 전극이 순차적으로 형성되고, 상기 담장형 바디영역의 소정위치에 소스/드레인이 형성되는 구조를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  7. 반도체 기판에 기판과 연결되는 담장 형태의 반도체 바디영역이 형성되고, 상기 기판과 바디영역의 표면에 제 1절연막이 형성되고, 상기 제 1절연막 위에 소자격리를 위한 필드용 제 2절연막이 바디영역의 표면 근처까지 형성되고, 상기 바디영역의 표면에서 함몰된 채널이 형성될 부분을 위해 바디 표면으로부터 바디가 소정의 폭과 깊이로 함몰되도록 형성되며,
    상기 바디 함몰을 위해 수행된 마스크 패턴을 할 때 함께 패턴된 필드용 제 2절연막과 바디영역의 측면에 형성된 제 1절연막을 제어전극이 형성될 부분을 따라 표면으로부터 소정 깊이로 함몰되도록 형성되고, 상기 함몰된 담장형 반도체 바디의 표면 및 일부 측면에 터널링용 제 3절연막이 형성되며,
    상기 함몰된 영역의 바닥 표면을 제외한 표면 및 측면에 전하저장 노드가 형성되고, 셀과 셀 사이에서 전하저장 노드가 격리되도록 형성되며, 전극간 제 4절연막 및 제어 전극이 순차적으로 형성되고, 상기 담장형 바디영역의 소정위치에 소스/드레인이 형성되는 구조를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  8. 청구항 7에 있어서,
    상기 함몰된 바디 영역에서 바닥 표면의 측면에 형성된 전하저장 노드가 측면을 덮는 폭은 함몰된 영역에서 수직 표면의 측면을 덮는 폭과 같거나 작거나 큰 것 중 어느 하나의 구조로 형성된 것을 특징으로 하는 플래시 메모리 소자.
  9. 청구항 7 또는 청구항 8에 있어서,
    상기 함몰된 영역에서 바닥 표면의 측면에 형성된 전하저장 노드를 비등방 식각을 통해 제거하여 형성된 것을 특징으로 하는 플래시 메모리 소자.
  10. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 담장형 반도체 바디의 폭은 4 nm에서 200 nm 사이의 범위에서 형성되고, 반도체 기판으로부터의 높이는 100 nm에서 1000 nm 사이의 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  11. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 담장형 반도체 바디의 구조에서, 바디의 표면으로부터 기판까지 형성되는 바디의 폭을 일정하게 하거나, 위쪽은 좁고 아래로 가면서 그 폭을 증가시키거 나, 바디 표면에서 적절한 위치까지는 균일한 두께로 형성되다가 바디 표면의 아래에서 기판까지 상기 폭이 증가하도록 구현된 바디를 갖는 것을 특징으로 하는 플래시 메모리 소자.
  12. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 함몰되는 영역의 폭은 10 nm에서 200 nm 사이에서 형성되고, 깊이는 20 nm에서 900 nm 사이에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  13. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 담장형 반도체 바디에서 함몰된 영역의 프로파일이 함몰영역의 바닥 부근과 위쪽에서 함몰되는 폭이 같거나 혹은 서로 다르게 형성된 것을 특징으로 하는 플래시 메모리 소자.
  14. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 담장형 반도체 바디에서 함몰된 영역의 표면과 측면 사이에 존재하는 모서리는 직각, 둔각, 둥근 것 중 어느 하나로 형성되어 소자의 내구성을 높이는 것을 특징으로 하는 플래시 메모리 소자.
  15. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 담장형 반도체 바디에서 함몰된 영역의 바닥 근처에 형성되는 코너는 직각, 둔각, 둥근 것 중 어느 하나로 형성되어 소자의 내구성을 높이는 것을 특징으로 하는 플래시 메모리 소자.
  16. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 터널링용 제 3절연막의 두께는 EOT(실리콘 산화막을 기준으로 한 등가 산화막 두께) 기준으로 0.5 nm에서 9 nm 사이에서 형성되며, 전하저장 노드와 접하고 있는 터널링 절연막을 제외한 터널링 절연막이 더 두껍게 형성된 것을 특징으로 하는 플래시 메모리 소자.
  17. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 터널링용 제 3절연막의 재질은 실리콘 산화막이나 고유전 상수를 가진 절연막을 사용하는 것을 특징으로 하는 플래시 메모리 소자.
  18. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 전하저장 노드의 두께는 1 nm에서 50 nm 사이의 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  19. 청구항 1, 청구항 3, 청구항 6 중 어느 한 항에 있어서,
    상기 담장형 바디에 함몰영역이 형성되고 터널링 절연막이 형성되며, 상기 터널링 절연막의 표면에 형성되는 전하저장 노드는 수직 표면에서 유한한 길이를 갖도록 형성하되, 상기 전하 저장노드의 수직 방향으로의 길이는 2 nm에서 400 nm 사이에서 형성되고, 저장노드의 수직 방향 중심 부분이 함몰되지 않은 바디 표면을 기준으로 기판 쪽으로 200 nm에서 기판 반대쪽으로 200 nm의 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  20. 청구항 1, 청구항 3, 청구항 7 중 어느 한 항에 있어서,
    상기 담장형 반도체 바디에 함몰영역이 형성되고, 상기 함몰된 영역의 수직 표면 및 측면에 형성되는 전하저장 노드의 수직 길이는 서로 같거나 혹은 다르게 형성된 것을 특징으로 하는 플래시 메모리 소자.
  21. 청구항 1, 청구항 3, 청구항 7 중 어느 한 항에 있어서,
    상기 전하저장 노드가 형성될 때, 함몰된 바디의 수직 표면에 형성된 채널 및 측면에 형성되는 측면 채널을 감싸도록 형성하고, 상기 측면 채널을 감싸는 거리(또는 폭)는 1 nm에서 50 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  22. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 전하저장 노드는 도전성 재료로서 폴리실리콘, 아몰퍼스 실리콘, 폴리 SiGe, 폴리 Ge, 아몰퍼스 Ge, 일원계 및 2원계 금속, 실리사이드 중 어느 하나로 형성되며, 절연성 재료로서 전하를 저장할 수 있는 질화막 혹은 고유전상수를 갖는 절연막이 적용되는 것을 특징으로 하는 플래시 메모리 소자.
  23. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 전하저장 노드는 나노 크기의 dot을 적용하여 구현하며, 상기 dot의 재료로는 도전성의 폴리실리콘, 아몰퍼스 실리콘, 폴리 SiGe, 폴리 Ge, 아몰퍼스 Ge, 일원계 및 2원계 금속, 실리사이드 중 어느 하나로 형성되며, 절연성 재료로는 전하를 저장할 수 있는 질화막 혹은 고유전상수를 갖는 절연막이 적용되는 것을 특징으로 하는 플래시 메모리 소자.
  24. 청구항 23에 있어서,
    상기 전하저장 노드로 사용되는 나노 크기의 dot의 크기는 1 nm에서 40 nm 사이의 범위에서 형성되며, 상기 dot의 모양은 구형, 반구형, 타원형, 모서리나 코너가 둥글게 된 피라미드 형, 모서리나 코너가 둥글게 되어 있으면서 위쪽은 반구형으로 아래쪽은 임의 형태의 사각형 모양 중 어느 하나로 형성된 것을 특징으로 하는 플래시 메모리 소자.
  25. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 전하저장 노드를 형성할 때 전하를 저장할 수 있는 절연물질을 적용하거나 혹은 전기적으로 격리되는 다수의 나노 크기 dot을 적용하는 경우, 소스와 드레인 측에 각각 1 비트를 저항할 수 있도록 하여 셀 당 2 비트 또는 그 이상의 비 트가 저장될 수 있도록 하는 것을 특징으로 하는 플래시 메모리 소자.
  26. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 전하 저장노드를 형성할 때, 워드라인을 따라서 셀과 셀 사이에서 저장노드의 격리를 위해 추가의 마스크를 적용하여 셀 주변에만 전하저장 노드를 국한하여 형성하거나, 혹은 자기정렬 방법을 사용하여 마스크 사용 없이 셀 주변에만 전하 저장노드를 형성한 것을 특징으로 하는 플래시 메모리 소자.
  27. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 전극간 절연막의 두께는 2 nm에서 30 nm 사이에서 형성되며, 유전상수, 밴드갭, 절연성이 서로 다른 절연물질이 단층 또는 다층으로 구성되어 사용된 것을 특징으로 하는 플래시 메모리 소자.
  28. 청구항 1, 청구항 3, 청구항 7 중 어느 한 항에 있어서,
    상기 제어전극이 형성될 때, 함몰된 바디의 표면에 형성된 채널 및 측면에 형성되는 측면 채널을 감싸도록 형성하고, 측면채널을 감싸는 거리(또는 폭)는 1 nm에서 50 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  29. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 제어전극이 함몰된 바디 영역에 형성될 때, 함몰된 바디 바닥 근처에서 함몰된 바디의 바닥에 형성된 채널 및 양쪽 측면에 형성되는 측면 채널을 감싸도록 형성하고, 양쪽 측면을 감싸는 수직 거리(또는 폭)는 1 nm에서 50 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  30. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 담장형 바디에 함몰영역이 형성되고, 함몰된 영역에 제어전극이 형성되고, 상기 제어전극 중 함몰되지 않은 바디 표면을 기준으로 기판 반대쪽으로 돌출된 부분이 900nm이내의 소정 높이로 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  31. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 제어전극의 재료로서 n+와 p+로 도우핑된 폴리실리콘, 폴리 SiGe, 폴리 Ge이 사용되거나, 텅스텐과 같은 일원계 금속이나, TiN이나 TaN과 같은 2 원계 금속, 실리사이드(폴리실리콘이나 폴리 SiGe을 Ni, Co, Hf 등으로 완전히 실리사이드 시킨 물질) 중 어느 하나로 형성된 것을 특징으로 하는 플래시 메모리 소자.
  32. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 담장형 반도체 바디에 형성되는 소스/드레인은 함몰영역 근처에서 LDD 형태로 도우핑과 접합깊이를 낮출 수 있고, 접합의 깊이는 5 nm에서 150 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  33. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 소스/드레인 도우핑하되, NAND 플래시 응용을 위한 LDD의 최대 불순물 농도는 1×1018cm-3에서 8×1019cm-3 사이의 범위에서 형성되고, NOR 플래시 응용을 위해 제어전극과 오버랩(overlap)하는 소스/드레인 영역의 포함한 소스/드레인 영역의 최대 불순물 농도는 5×1018cm-3에서 5×1021cm-3 사이의 범위에서 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  34. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 담장형 반도체 바디에 함몰영역이 형성되고, 상기 함몰영역에 형성되는 소자의 채널 도핑은 1015cm-3에서 5×1018cm-3 사이 범위에서 형성되는 균일한 기본 도핑 혹은 소스/드레인 접합 근처에 peak 농도의 범위로 1016cm-3~ 2×1019cm-3 사이의 값을 갖는 가우시안 형태의 도핑으로 구성된 것을 특징으로 하는 플래시 메모리 소자.
  35. 청구항 34에 있어서,
    상기 주어진 채널 도핑에 추가로 함몰영역의 바닥 부근에 형성되는 채널에만 선택적으로 도핑하되 peak 농도가 1015cm-3 ~ 5×1018cm-3 사이이고, peak 농도의 위치 는 함몰되지 않은 담장형 바디 표면으로부터 적어도 500 nm 이하인 가우시안 함수 형태의 프로파일로 도핑된 것을 특징으로 하는 플래시 메모리 소자.
  36. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 담장형 반도체 바디에 함몰영역이 형성되고, 상기 함몰영역에 형성되는 소자의 채널 도핑은 1015cm-3 ~ 5×1018cm-3 사이 범위에서 형성되는 균일한 기본 도핑, 혹은 함몰영역의 실리콘 표면 또는 표면 및 측면을 따라 채널이 되는 영역에 채널 도핑이 이루어지도록 하고, 표면 근처의 peak 농도가 1016cm-3~ 1×1019cm-3 사이이고 가우시안 형태의 도우핑 프로파일로 구성된 채널 도핑을 갖는 것을 특징으로 하는 플래시 메모리 소자.
  37. 청구항 36에 있어서,
    상기 주어진 도핑을 근거로 하면 함몰영역 바닥 근처에서 소자의 문턱전압이 높기 때문에 프로그램에 따른 문턱전압의 이동(shift)이 감소하는 것을 방지하기 위해 함몰영역 바닥 부근에만 소스/드레인과 같은 타입(type)의 불순물을 도핑하여 문턱전압을 낮추도록 하여 메모리 특성을 개선하는 것을 특징으로 하는 플래시 메모리 소자.
  38. 청구항 35 또는 청구항 37에 있어서,
    상기 주어진 도핑에 추가로 소자의 소스와 드레인 사이의 있을 수 있는 펀치쓰루(punchthrough)를 억제하기 위해, 바디 표면으로부터 500 nm 이내의 깊이에서 peak 농도가 5×1015cm-3 ~ 2×1019cm-3 사이에서 형성되는 가우시안 함수 형태의 프로파일로 표시되는 도핑을 갖는 것을 특징으로 하는 플래시 메모리 소자.
  39. 청구항 1, 청구항 3, 청구항 6, 청구항 7 중 어느 한 항에 있어서,
    상기 반도체 기판에 담장형 바디를 형성 후 0.5 nm에서 50 nm 범위의 두께를 갖는 얇은 절연막을 형성한 다음, 상기 절연막 위에 1 nm 에서 100 nm 범위의 두께를 갖는 질화막을 형성하여 필드절연막 형성 후 발생할 수 있는 결함을 제거하거나, 또는 향후 함몰된 영역의 측면을 드러나게 하는 공정에서 사용할 수 있도록 하는 질화막을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  40. 반도체 기판에 기판과 연결되는 담장형 반도체 바디영역 위에 제 1절연막과 필드 절연막용 제 2절연막을 형성하는 단계와;
    함몰영역 형성을 위한 제 3 절연막을 형성하고 마스크 작업을 통해 제 3절연막을 제거하여 드러난 담장형 바디를 최종 함몰되는 깊이 보다 작게 형성되도록 식각하는 단계와;
    상기 함몰된 담장형 반도체 바디의 표면처리 공정을 수행하고 제 4절연막을 형성하는 단계와;
    전하저장 노드를 형성하되 비등방 식각을 수행하여 스페이서 형태의 전하저장 노드를 형성하는 단계와;
    상기 제 4절연막을 제거하고 드러난 반도체 바디를 식각하되, 최종 함몰되는 영역의 바닥 부근에 형성되는 코너를 둥글게 형성하는 단계와;
    상기 함몰된 반도체 바디의 표면처리 공정을 수행하고 터널링용 제 5 절연막을 형성하는 단계와;
    전극간 제 6절연막을 형성하고 제어전극을 형성하는 단계와;
    상기 제 3절연막을 제거하여 드러난 전하 저장노드를 함몰되지 않은 바디 표면으로부터 소정 깊이 만큼 식각하여 형성하는 단계와;
    상기 담장형 바디 영역 위에 소스/드레인, 층간 절연막, 콘택(contact) 및 금속층을 순차적으로 형성하는 단계를 포함하는 플래시 메모리 소자 제조방법.
  41. 청구항 40에 있어서,
    상기 터널링 제 5절연막과 제 4절연막의 두께는 서로 같거나 다르게 형성하되, 상기 터널링 제 5절연막의 두께가 제 4절연막의 두께보다 더 두껍게 하여 전하 저장노드와 접하지 않는 터널링 제 5절연막의 터널링 전류를 감소시키는 것을 특징으로 포함하는 플래시 메모리 소자 제조방법.
  42. 청구항 1, 3, 6, 7중 어느 하나에 있어서,
    상기 전하저장 노드는 함몰되지 않은 바디 표면으로부터 1nm에서 100nm의 거리로 이격되는 것을 특징으로 하는 플래시 메모리 소자.
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