KR100546352B1 - 노치 게이트를 이용한 로컬 ｓｏｎｏｓ 구조를 가지는플래시 메모리 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 노치 게이트 SONOS 트랜지스터(notched gate silicon-oxide-nitride-oxide-silicon transistor)는 소스/드레인 영역을 가지는 반도체 기판; 소스/드레인 영역 사이의 기판 상에 형성된 게이트 절연막; 게이트 절연막 상에 형성되고 적어도 하나의 노치를 가지는 노치 게이트 구조; 및 게이트 구조의 적어도 하나의 노치 각각에 구비된 적어도 하나의 ONO(oxide-nitride-oxide) 쐐기(wedge) 구조를 포함한다.

Description

노치 게이트를 이용한 로컬 ＳＯＮＯＳ 구조를 가지는 플래시 메모리 및 그 제조방법{Flash memory having local SONOS structure using notched gate and manufacturing method thereof}
도 1은 종래기술에 따른 SONOS형 비휘발성 메모리의 단면도이다.
도 2는 종래기술에 따른 다른 로컬 SONOS형 비휘발성 메모리의 단면도이다.
도 3은 종래기술에 따른 또 다른 로컬 SONOS형 비휘발성 메모리의 단면도이다.
도 4a와 도 4b는 종래기술에 따라 도 3의 로컬 SONOS형 구조를 제조하는 과정에서 형성된 중간 단계 구조물의 단면도들이다.
도 5는 본 발명의 실시예에 따른 로컬 SONOS형 구조의 단면도이다.
도 6a 내지 도 6f는 도 5의 구조를 제조하는 본 발명의 실시예에 따른 제조 과정 동안 다양한 단계에서 형성된 중간 단계 구조물의 단면도들이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 제조 과정 동안 다양한 단계에서 형성된 중간 단계 구조물의 단면도들로서, 도 7a 및 도 7b는 도 6e 및 도 6f에 각각 대응된다.
도 8은 본 발명의 다른 실시예에 따른 로컬 SONOS형 구조의 단면도이다.
도 9a 내지 도 9e는 도 8의 구조를 제조하는 본 발명의 실시예에 따른 제조 과정 동안 다양한 단계에서 형성된 중간 단계 구조물의 단면도들이다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 제조 과정 동안 다양한 단계에서 형성된 중간 단계 구조물의 단면도들로서, 도 10a 및 도 10b는 도 9d 및 도 9e에 각각 대응된다.
본 발명은 메모리 소자 및 그 제조방법에 관한 것으로, 전원이 공급되지 않아도 데이터가 지워지지 않는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로, 데이터를 저장하기 위한 반도체 메모리 소자는 전원 공급이 중단되면 저장된 데이터가 지워지는 휘발성 메모리 소자와, 전원 공급이 중단되어도 데이터가 지워지지 않는 비휘발성 메모리 소자로 나누어진다. 디스크 드라이브와 같은 다른 비휘발성 메모리 기술에 비해, 비휘발성 반도체 메모리는 비교적 크기가 작다. 따라서, 비휘발성 메모리 소자는 이동 통신 시스템, 메모리 카드 등에 널리 채용되고 있다.
최근에, 실리콘-산화물-질화물-산화물-실리콘(Silicon - Oxide - Nitride - Oxide - Silicon : SONOS) 구조를 가진 비휘발성 메모리 소자, 즉 SONOS형 비휘발성 메모리 소자가 제안되었다. SONOS형 비휘발성 메모리 소자는 제조하기 간단하고, 집적회로의 주변 영역 및/또는 로직 영역으로 쉽게 융합할 수 있는 얇은 셀을 가지고 있다.
도 1을 참조하여 종래기술에 따른 SONOS형 비휘발성 반도체 메모리 소자를 설명한다. SONOS형 비휘발성 반도체 메모리 소자(10)는 도핑된 소스 및 드레인 영역(5)을 가지는 실리콘 기판(6), 터널 산화막(1), 터널 산화막(1) 상의 질화막(2), 질화막(2) 상의 상부 산화막(3), 및 상부 산화막(3) 상의 다결정 실리콘(폴리실리콘) 게이트층(4)을 포함한다. 터널 산화막(1), 질화막(2) 및 상부 산화막(3)이 합쳐져 산화물-질화물-산화물(ONO) 구조(1/2/3)를 정의한다.
동작에 있어서, 전자나 홀이 소스(5)와 드레인(5) 사이에 유도된 반전 영역으로부터 터널 산화막(1) 안으로 주입된다. 질화막(2)은 터널 산화막(1)을 관통하는 전자나 홀을 포획하는 전하 트래핑층(charge trapping layer)이다. 상부 산화막(3)은 쓰기 또는 읽기 동작 동안에 전자나 홀이 트래핑층(2)을 빠져나가 게이트층(4)에 도달하는 것을 방지하기 위해 형성된다. SONOS형 비휘발성 반도체 메모리 소자(10)는 적층(stacked) SONOS형 셀이라고 부를 수 있다.
게이트층(4)이 양으로 하전되면, 반도체 기판(6)으로부터의 전자가 질화막(2)의 영역(7) 안에 포획된다. 반대로, 게이트층(4)이 음으로 하전되면 반도체 기판(6)으로부터의 홀이 영역(7) 안에 포획된다. 도 1에서 영역(7)의 위치는 SONOS형 반도체 메모리 소자(10)의 중앙선(미도시)에 대해 비대칭적으로 도시되어 있다. 도 1은 드레인이 도 1의 우측에 있는 영역(5)에 해당되고 소스가 도 1의 좌측에 있는 영역(5)에 해당되는 경우를 가정한 것이다. 그리고, 드레인은 소스에 비해 높은 전압으로 바이어스된 경우를 가정한 것이다. 따라서, 전자/홀은 높은 바이어스가 걸린 드레인 가까이에 축적된다.
영역(7)에 포획된 전자나 홀은 전체 비휘발성 반도체 메모리 소자의 문턱 전압을 변화시킬 수 있다. 게이트 문턱 전압이 소정 레벨에 이르면, 다시 말해 채널의 전류가 충분히 낮은 레벨로 감소되면, 프로그래밍 과정이 종료된다. 문턱 전압 Vth는 소정 시간동안 보유된 데이터를 위한 비트 '1'로부터 비트 '0'을 일관성 있게 구분할 수 있는 값으로 정해진다. 바꾸어 말하면, Vth는 소정의 데이터 리텐션 타임(data retention time)이 일관성 있게 달성될 수 있는 값으로 정해진다.
ONO 구조(1/2/3)가 채널 영역 전체 위로 존재하기 때문에, 스택 SONOS형 셀(10)은 높은 초기 문턱 전압 Vth(그리고 이에 따른 높은 전력 소모)와 높은 프로그램 전류를 가진다. 높은 문턱 전압 Vth 때문에, 낮은 초기 문턱 전압 Vth를 가진 일반적인 로직 제품과 스택 SONOS형 셀을 하나의 칩에 병합(혹은 집적)하기는 어렵다.
뿐만 아니라, 스택 SONOS형 셀(10)에서, 질화막(2) 안에 포획된 전자는 질화막을 따라 수평 방향으로 움직일 수 있고, 이에 따라 소거 동작이 완전하게 행해지지 않을 수 있다. 프로그래밍 동작과 소거 동작이 반복적으로 수행되면, 초기 문턱 전압 Vth가 증가할 수 있는데, 이는 데이터 리텐션 타임을 감소시킨다.
이러한 문제를 해결하기 위해, 종래에는 다양한 구조를 가지는 SONOS형 소자, 예를 들어 도 2에 도시한 것과 같은 로컬 SONOS형 셀(20)이 개발되어 왔다. SONOS형 셀(20)은 도핑된 소스 및 드레인 영역(25)을 가지는 실리콘 기판(26), 실리콘 기판(26) 상의 터널 산화막(21), 터널 산화막(21) 상의 질화막 단편(segment)(28, 29), 터널 산화막(21) 상의 유전막(27)을 포함한다. 질화막 단편(28), 유전막(27) 및 질화막 단편(29) 상의 상부 산화막(23), 그리고 상부 산화막(23) 상의 다결정 실리콘 게이트층(4)도 포함한다.
전하 트래핑층인 질화막(2)이 소스 및 드레인 영역(5) 사이의 채널 영역을 완전히 덮는 도 1과는 대조적으로, 질화막(도시되지는 않았지만, 이것으로부터 질화막 단편(28, 29)이 형성됨)의 가운데 부분이 제거됨으로써 질화막 단편(28, 29)이 형성되어 있다. 질화막 단편(28, 29)을 분리함(그리고, 그 사이의 공간을 유전막(29)으로 채움)으로써 도 1의 질화막(2)을 따라 수평 방향으로 움직일 수 있었던 포획된 전자가 여기서는 질화막 단편(28)으로부터 질화막 단편(29)으로, 그리고 그 반대로도 움직이는 것이 방지된다. 이것은 SONOS형 셀(10)에 비해 SONOS형 셀(20)의 데이터 리텐션 타임을 개선한다. 분리된 ONO 구조(21/(28 또는 29)/23)가 SONOS형 셀(20)을 로컬 SONOS형 셀이라고 부르는 이유이다. 그러나, 두꺼운 유전막 구조(유전막(27)과 상부 산화막(23))가 채널 영역 전체(특히 유전막(27)이 놓이는 부분) 위에 존재하기 때문에, 로컬 SONOS형 셀(20)은 여전히 높은 초기 문턱 전압 Vth를 가진다.
도 3은 종래기술에 따른 다른 로컬 SONOS형 셀(30)을 보인 도면이다. 로컬 SONOS형 셀(30)은 도핑된 소스 및 드레인 영역(25)을 가지는 실리콘 기판(26), 실리콘 기판(26) 상에 형성되며 가지(branch)(34, 38)를 가진 산화막(32), 한 쌍의 산화막 가지(34, 38) 사이에 각각 형성된 질화막 단편(36), 및 다결정 실리콘 게이트층(40)을 포함한다. 산화막 가지(34, 38) 사이에 형성된 각 질화막 단편(36)은 ONO 구조(34/36/38)를 정의한다. ONO 구조 사이의 산화막(32) 부분은 도 2의 로컬 SONOS형 셀(20) 안의 유전막 구조(27/23)에 비해 상당히 얇다. 따라서, 문턱 전압 Vth를 개선(다시 말해 감소)시킬 수 있다.
로컬 SONOS형 셀(30)의 동작 특성은 ONO 구조(34/36/38)와 게이트층(40)이 오버랩(overlap)된 부분의 길이(L)에 의존하는데, L은 질화막 단편(36)의 길이와 거의 같다. 따라서, ONO 구조(34/36/38)와 게이트층(40)이 오버랩되는 부분의 길이 변동을 최소화하는 것이 중요하다.
도 3의 ONO 구조(34/36/38)의 길이를 정의하는 데에는 포토리소그라피가 이용된다. 그런데 포토리소그라피 공정에서 포토 단계 동안에는, 상당한 오버랩 변동을 초래하는 오정렬이 일어날 수 있다.
오정렬 문제를 설명하기 위해 도 4a 및 도 4b가 도시되어 있다. 도 4a는 (도 3의 로컬 SONOS형 셀(30)을 제조하는 과정에서 형성된 중간 단계 구조물의) 단면도로서, 정렬 상태를 보여준다. 도 4b는 상당한 오정렬을 보여주는 유사한 단면도이다. 도 3과 도 4a 및 도 4b의 관계를 더 잘 전달하기 위해, 도 3에서 괄호 42로 묶어진 층들에 대응되는 층들이 도 4a와 도 4b에서는 괄호 442 아래에 위치한다.
도 4a의 중간 단계 구조물(400)은 실리콘 반도체 기판(402), 기판(402) 상의 ONO 구조(404), ONO 구조(404)와 기판(402) 상의 다결정 실리콘 게이트층(406), 및 다결정 실리콘 게이트층(406) 상의 포토레지스트층(PR)(407)을 포함한다. 포토레지스트층(407) 안에 갭(408)이 도시되어 있다. 갭(408)은 정렬되어 있어서, 그 아 래 해치된 부분(410)이 제거되었을 때, 남아있는 ONO 구조(404)와 게이트층(406) 사이의 오버랩 길이가 L1으로 지시한 것과 같이 거의 동일하다.
도 4b는, 대조적으로, 중간 단계 구조물(400)에 대응되지만 심하게 오정렬된 종래기술에 따른 중간 단계 구조물(420)의 단면도이다. 중간 단계 구조물(420)은 실리콘 기판(422), 기판(422) 상의 ONO 구조(424), ONO 구조(424)와 기판(422) 상의 다결정 실리콘 게이트층(426), 및 갭(428)을 그 안에 가지고 있는 포토레지스트층(427)을 포함한다. 갭(428) 아래에 해치된 부분(430)이 에칭으로 제거되면, 결과적인 ONO 구조(424)는 길이 L2와 L3로 가리키는 것처럼 서로 동일한 길이가 아니다(L2 < L1 < L3). 예를 들어, L1 = 150nm이면, 심한 오정렬의 경우 L2가 약 100nm이고 L3가 약 200nm가 될 수 있다. 오버랩 길이에 있어서 이러한 변동은 로컬 SONOS형 셀이 보이는 문턱 전압의 변동, 예컨대 셀이 오버랩 L2 또는 L3를 가지는가에 의존하는 변동을 초래한다.
본 발명이 이루고자 하는 기술적 과제는 초기 문턱 전압이 낮고 변동이 적은 SONOS형 셀을 가진 플래시 메모리를 구성할 수 있는 SONOS 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 초기 문턱 전압이 낮고 변동이 적은 SONOS형 셀을 가진 플래시 메모리를 구성할 수 있도록 SONOS 트랜지스터의 게 이트 구조를 제조하는 방법을 제공하는 것이다.
본 발명의 실시예에 따른 노치 게이트 SONOS 트랜지스터는 소스/드레인 영역을 가지는 반도체 기판; 상기 소스/드레인 영역 사이의 상기 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되고 적어도 하나의 노치를 가지는 노치 게이트 구조; 및 상기 게이트 구조의 상기 적어도 하나의 노치 각각에 구비된 적어도 하나의 ONO 쐐기(wedge) 구조를 포함한다.
본 발명의 다른 실시예에 따른 SONOS 트랜지스터용 노치 게이트 구조 제조방법은 기판을 제공하는 단계; 상기 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 적어도 하나의 노치를 가지는 노치 게이트 구조를 형성하는 단계; 및 상기 게이트 구조의 상기 적어도 하나의 노치 각각에 적어도 하나의 ONO 쐐기 구조를 형성하는 단계를 포함한다.
기타 실시예의 구체적 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자에 관한 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 동일한 참조부호는 동일한 요소를 지칭한다. 또한, 후속하는 본 발명의 상세한 설명에서 다수의 특정 세부는 본 발명의 완전한 이해를 돕기 위해 제공된 것이다. 그러나, 당 분야에서 숙련된 자라면 이들 특정 세부가 없이도 본 발명이 실시될 수 있음을 명백히 알 것이다.
본 발명의 실시예는 종래기술에 따른 로컬 SONOS형 셀의 상기 또는 다른 문제점을 해결할 수 있는 로컬 SONOS형 구조, 예를 들어 비휘발성 반도체 메모리의 셀을 제공한다. 이 실시예는 (1) 감소된 초기 문턱 전압 Vth 및/또는 (2) 종래기술에 비해 소정 데이터 리텐션 타임이 유지될 수 있는 프로그래밍 동작과 소거 동작의 증가된 횟수를 보인다.
본 발명의 실시예는 노치 게이트 전극을 가진 로컬 SONOS형 구조의 제조방법도 제공한다.
본 발명에 따른 실시예는 종래기술에서의 문제점을 개선한다. 종래기술에서 문제점은 다음과 같다. 오버랩 길이 변동이 포토리소그라피 공정의 포토 단계에 관련된 상당한 공차에 기인하여 발생됨에도 불구하고, SONOS형 구조를 형성하는 바람직한 기술은 산화막, 질화막, 산화막 및 폴리실리콘층을 연속적으로 증착한 다음 포토리소그라피를 통해 이들을 패터닝함으로써 하부의 ONO 구조를 가진 게이트 전극을 형성하는 것이란 점; 그리고, 오버랩 길이에서의 변동을 개선하려는 노력이 포토 공정 동안의 정렬 공차를 감소시키는 방향으로 되어야 한다는 점이다. 뿐만 아니라, 본 발명의 실시예는 오정렬이 발생하기 쉬운 포토리소그라피 기술 대신에 다른 기술을 사용하여 ONO 구조를 형성함으로써 게이트/ONO 오버랩 길이에서의 공차 또는 변동이 상당히 개선(감소)될 수 있다는 인식을 대표한다. 더 나아가, 본 발명의 실시예는 게이트 구조 아래에 보이드(void)가 정확한 치수로 형성될 수 있 고 ONO 구조가 그 보이드 안에 형성될 수 있어, 균일한 게이트/ONO 오버랩 길이를 초래함을 실현한 것이다.
도 5는 예컨대 본 발명의 실시예에 따른 비휘발성 반도체 메모리 소자의 셀로 사용될 수 있는, 로컬 SONOS형 구조(500)의 단면도이다. 구조(셀)(500)는 저농도 도핑 영역(612)과 고농도 도핑 영역(636)을 가지는 LDD(lightly doped drain/source) 영역(612/636)이 그 안에 형성된 실리콘과 같은 반도체 기판(602)을 포함한다. 기판(602) 상에 형성된 게이트 산화막(608)과, 쐐기 모양을 가지며, 포켓-샌드위치-형상의(pocket-sandwich-configured) ONO 구조(622/624/622)를 포함한다. ONO 구조(622/624/622)는 샌드위치의 포켓에 해당하는 산화막(622)과 샌드위치의 충전물(filling)에 해당하는 질화막(624)을 가지고 있다. 그리고, ONO 구조(622/624/622)는 절두형 삼각형(truncated-triangular) 모양이다. 셀(500)은 게이트 산화막(608)과 산화막(622) 상에 반도체, 예를 들어 폴리실리콘이나 비정질 실리콘으로 된 노치 게이트 전극(606)을 포함한다. 노치 게이트 전극(606)의 상면과 측벽, 산화막(622)의 측면, 질화막(624)의 측면 및 기판(602) 상에는 산화막(632)이 형성되어 있다. 산화막(632)에 대하여 측벽 스페이서(634)가 형성되어 있다.
셀(500)의 장점은 쐐기 모양의 ONO 구조(622/624/622)의 오버랩 길이 L4가 종래기술에 따른 로컬 SONOS형 셀에 비하여 훨씬 작은 변동을 가진다는 것이다. 로컬 SONOS형 셀(500)의 다른 장점은 게이트 산화막(608)이 종래기술에 따른 SONOS 형 셀에 비해 꽤 얇다는 것이다.
도 6a 내지 도 6f는 셀(500)을 제조하는 본 발명의 실시예에 따른 제조 과정 동안 다양한 단계에서 형성된 중간 단계 구조물의 단면도들이다. 도 6a에서, 중간 단계 구조물(601)은 기판(602)을 제공하고, 기판(602) 상에 게이트 산화물층(603)을 형성하고, 게이트 산화물층(603) 상에 게이트 전극 물질층(604)을 형성하여 제조한다.
도 6b의 중간 단계 구조물(607)에 도달하기 위해서, 게이트 전극(606)이 될 게이트 전극 물질층(604) 부분을 정의하도록 중간 단계 구조물(601) 상에 포토리소그라피 공정을 수행한 다음, 패터닝된 포토레지스트(미도시)로 피복되지 않은 부분의 게이트 전극 물질층(604)을 식각한다. 게이트 산화물층(603)은 폴리실리콘을 식각하는 동안에는 식각되지 않지만 게이트 식각 후의 중간 단계 구조물을 세정하는 후속 단계에서 식각된다. 식각 단계는 HBr, HeO2, N2 및 CF4 가스의 혼합가스를 사용할 수 있다. 이러한 식각은 종래기술에 따른 로컬 SONOS형 셀을 형성하는 데에 사용되는 플라즈마 식각에 비해 라디오 주파수(RF) 파워가 비교적 낮은 플라즈마 식각의 일종이다.
중간 단계 구조물(601)에 대한 플라즈마 식각과 세정은 쐐기 모양의 리세스(즉, 노치)(605) 형성을 초래한다. 이러한 노치를 형성하는 원리를 설명하면 다음과 같다. 게이트 전극 물질층(예를 들어, 폴리실리콘)(604) 부분이 제거되면서 (하부의 게이트 산화물층(603)을 노출시키면) 게이트 산화물층(603)의 이온 충돌이 시작된다. 이온 충돌에 의해 산소 일부가 방출된다. 게이트 전극(606)의 하단 모서리는 방출된 산소에 가장 근접해 있는데, 이들은 염소 원자에 의한 식각이 더 잘 되게 하는 방식으로 반응한다. 결과적으로, 게이트 전극(606)의 하단 모서리는 게이트 산화물층(603)을 식각하는 동안에 식각되는 반면, 게이트 전극(606)의 다른 부분은 영향받지 않아 노치(605)의 형성을 초래한다. 예를 들어 S. Wolf의 "Silicon Processing for the VLSI Era"(Volume 1, Lattice Press, p.686-688)을 참조. 다시 말해, 노치(605)는 플라즈마의 직진성을 약화시키도록 과도-식각 조건을 조절함으로써 형성할 수 있다. 예를 들어, 본 명세서에 원용되어 통합되는 PCT 출원 공개번호 WO 034984를 참조.
식각 공정 다음, 세정 단계 동안에, 게이트 산화물층(603)의 단편(608)이 노치 게이트 전극(606) 하부에 남게 된다.
게이트 전극 물질층(604)은 다결정 실리콘 또는 다결정 실리콘과 SiGe층의 이중층 또는 TiN층 아래에 W층을 가지고 있는 이중층 또는 다결정 SiGe 또는 비정질 실리콘일 수 있다.
노치(605)의 높이(H)와 길이(L) 범위의 예를 들면, 약 40nm≤L≤약 100nm, 약 10nm≤H≤약 30nm이다. 대신에, 높이(H)는 약 10nm 미만일 수 있다. 그러나 전하 리텐션이 부정적인 영향을 받기 시작한다. 또 대신에, 높이(H)는 약 30nm 이상일 수 있다. 그러나 결과적인 로컬 SONOS형 셀의 동작 전압은 덜 바람직한 크기까지 증가한다.
도 6c에서, 도 6b의 중간 단계 구조물(607) 상에 제1 산화막(614)을 형성한 다. 다음에, 이온 주입 공정(화살표로 표시함)이 기판(602) 안에 이온을 주입하기 위해 수행되어, 기판(602)의 저농도 도핑 영역(612)을 초래한다. 이온 주입은 제1 산화막(614)을 손상시키므로 제1 산화막(614)은 이온 주입 후에 제거한다. 제1 산화막(614)의 두께는 약 30Å과 약 70Å 사이에 있을 수 있다.
도 6d에서, 제1 산화막(614)을 제거한 후, 제2 산화막(618)을 게이트 전극(606), 게이트 절연막(608) 측면 및 기판(602) 상에 형성한다. 제2 산화막(618)의 두께는 약 40Å과 약 100Å 사이에 있을 수 있다. 다음에, 질화막(620), 예컨대 SiN을 제2 산화막(618) 상에 형성한다. 질화막(620)의 두께는 약 100Å과 약 300Å 사이에 있을 수 있다. 제2 산화막(618)은 열 공정에 의해 형성(성장)할 수 있고 대신에 증착 공정에 의해 형성할 수 있다. 제2 산화막(618)은 퍼니스 또는 급속 열 공정(RTP) 설비를 사용하여 형성할 수 있다. 제2 산화막(618)의 형성이 거의 끝나면 질소 가스를 소스 가스에 첨가하여 연속적인 방식으로 질화막(620) 형성을 시작할 수 있다. 대신에, 질화막(620)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 설비를 사용하여 형성할 수 있다.
도 6e에서, 질화막(620)과 제2 산화막(618)을 예컨대 이방성 반응성 이온 에칭(RIE) 또는 선택적 습식각 공정을 사용하여 에치백한다. 결과적으로, 포켓-샌드위치-형상의 산화막/질화막/산화막(ONO) 구조(622/624/622)가 질화막(620)의 잔여 부분(624)과 제2 산화막(618)의 잔여 부분(622)으로부터 형성된다. 산화막(622)은 상부(626), 측부(628) 및 하부(630)를 가진다. 하부(630)는 ONO 구조(622/624/622)의 터널 산화막으로 기능한다. 상부(626)는 ONO 구조(622/624/622)의 상부 산화막으로 기능한다. 그리고 질화막(624)은 ONO 구조(622/624/622)의 전자/홀 트래핑층으로 기능한다. 질화막(620)과 제2 산화막(618)이 식각된 다음에 중간 단계 구조물(631)이 형성된다.
도 6f에서, 네 번째 유전막(632), 예를 들어 CVD 산화막을 도 6e의 중간 단계 구조물(631) 상에 형성한다. 다음에, 측벽 스페이서(634)를 유전막(632) 상에서 노치 게이트 전극(606) 각 측벽에 형성한다. 측벽 스페이서(634)를 형성한 다음에 다른 이온 주입(화살표(635)로 가리킴)을 수행하여 기판(602) 안에 LDD 영역(612/636)의 고농도 도핑 영역(636)을 형성한다. 유전막(632)과 유전막(632) 상에 형성된 스페이서 물질층은 RIE 공정을 이용하여 측벽 스페이서(634)를 형성하도록 에치백한다.
RIE 공정(이것으로써 질화막(620)과 제2 산화막(618)이 제거되어 중간 단계 구조물(631)을 형성하는)의 조건을 조절함으로써, ONO 구조를 도 7a의 중간 단계 구조물(731)에서와 같이 노치 게이트 전극(606)의 측벽보다 돌출되게 형성할 수 있다. 여기서 도 7a는 도 6e에 대응된다. 중간 단계 구조물(731)은 기판(602); 게이트 절연막(608); 노치 게이트 전극(606); 및 기판(602) 안의 저농도 도핑 영역(612)을 포함한다.
그러나, 도 7a에서는 더 적은 양의 질화막(620)과 제2 산화막(618)이 제거되어서 잔류하는 산화막 단편(722)과 잔류하는 질화막 단편(724)이 노치 게이트(606) 양옆으로 나와 있다. 산화막(722)의 상부(726), 측부(728) 및 하부(730)는 산화막(622)의 상부(626), 측부(628) 및 하부(630)에 각각 대응된다.
도 7b는 도 6f에 대응된다. 도 7b에서, 네 번째 유전막(732), 예컨대 CVD 산화막이 도 6f의 네 번째 유전막에 대응하여 형성되어 있다. 다음에, 도 6f의 측벽 스페이서(634)에 대응되는 측벽 스페이서(734)를 형성한다. 후속적으로, 도 6f의 이온 주입 공정(635)에 대응되는 이온 주입(화살표(735)로 가리킴) 공정을 수행한다. 노치 게이트 전극(606) 양옆으로 나와 있는 ONO 구조(722/724/722) 부분은 실제적으로 기판(602) 위로 측벽 스페이서(734)가 (이온 주입 공정시) 그림자를 드리우는 것을 도와준다.
도 8은 예컨대 본 발명의 다른 실시예에 따른 비휘발성 반도체 메모리 소자의 셀로 사용될 수 있는, 로컬 SONOS형 구조(900)의 단면도이다. 셀(900)은 여러 면에 있어서 셀(500)에 대응된다. 셀(900)은 저농도 도핑 영역(912)(영역(612)에 대응됨)과 고농도 도핑 영역(936)(영역(636)에 대응됨)을 가지는 LDD 영역(912/936)을 포함하는 기판(902)(기판(602)에 대응됨)을 포함한다. 게이트 산화막(908)(게이트 산화막(608)에 대응됨)과, 노치 게이트 전극(606)에 대응되는 노치 게이트 전극(906)을 포함한다. 산화막(922)(산화막(622)에 대응됨)과 질화막(924)(질화막(924)에 대응됨)을 가지는 쐐기 모양의 ONO 구조(922/924/922)를 포함한다. 산화막과 같은 유전막(932)(유전막(632)에 대응됨)과 측벽 스페이서(934)(측벽 스페이서(634)에 대응됨)를 포함한다.
그러나 도 5의 노치 게이트 전극(606)과는 다르게, 도 8의 노치 게이트 전극(906)은 이중층, 말하자면 게이트 산화막(908)과 산화막(922) 상에 형성된, 예를 들어 다결정 SiGe로 된 반도체층(906A)과, 반도체층(906A) 상에 형성된, 예를 들어 다결정 실리콘으로 된 반도체층(906B)을 가진다.
노치 게이트 전극(906)은 서로간에 다른 식각 선택비를 가질 것을 조건으로 하여 선택된 두 도전층(906A, 906B)을 적층함으로써 형성하며, 노치는 식각 선택비의 차이 때문에 형성된다. 예를 들어, 도전층(906B)이 폴리-Si이고 도전층(906A)이 폴리-SiGe인 경우에, 폴리-SiGe에 대하여 폴리-Si의 식각 선택비를 가진 공지의 화학적 습식각 공정이 사용될 수 있다. 다른 예로서, 암모늄 하이드록사이드(NH4OH), 과산화수소(H2O2) 및 물(H2O)을 1:1:5 부피비로 혼합한 용액인 에천트를 사용하면, 폴리 Si(1-x)Ge(x)에서의 Ge 양이 40%인 경우에, 등방성 식각 공정이 폴리-Si에 대한 폴리-SiGe의 식각 선택비로서 33:1을 나타낸다. 동일한 식각 조건 하에서, SiO2에 대한 폴리-SiGe의 식각 선택비는 100:1이다. 본 명세서에 원용되어 통합된 "Selective Removal of Silicon Germanium : Chemical and Reactive Ion Etching"(p.157-162, Material Research Society Symposium of Proceedings, Vol. 298, 1993) 참조.
폴리-SiGe을 선택적으로 식각하는 다른 방법은 플라즈마를 사용하는 화학적 식각 공정인데, 여기서 Si에 대한 SiGe의 식각 선택비는 100:1로 유지된다. 본 명세서에 원용되어 통합된 "Well-controlled, Selectively Under-etched Si/SiGe Gates for RF and High Performance CMOS"(p.156, 2000 Symposium on VLSI Technology Digest of Technical Papers) 참조. 대신에, 원자층 식각 방법이 폴리-Si에 대해 폴리-SiGe을 선택적으로 식각하는 데에 사용될 수 있다. 이상 언 급한 식각 방법들은 독립적으로 또는 함께 수행될 수 있다.
하부 게이트층(906A)은 약 100Å 내지 약 300Å 범위의 두께를 가질 수 있다. 도 9a의 산화막(903), 도전층(909) 및 도전층(904)의 일부를 제거하기 위한 에천트는 NH4OH, H2O2 및 H2O의 혼합물일 수 있다. 도 9b에서 쐐기 모양의 리세스(905)의 높이와 길이 범위는 리세스(605)의 그것과 동일할 수 있다. 크기의 조합에 대한 예를 들면, 하부 게이트층(906A)이 약 150Å의 두께를 가지고, 리세스(905)의 길이는 약 600Å이고 높이는 약 250Å이다.
도 9a 내지 도 9e는 셀(900)을 제조하는 본 발명의 실시예에 따른 제조 과정 동안 다양한 단계에서 형성된 중간 단계 구조물의 단면도들이다.
도 9a는 거의 도 6a에 대응된다. 도 9b는 거의 도 6b에 대응된다. 도 9c는 도 6d에 대응되며 도 9d는 도 6e에 대응된다. 도 9e는 도 6f에 대응된다. 간결성을 위해서, 도 "9" 계열은 도 6c에 대응하는 도면을 포함하지 않는다.
도 9a에서, 중간 단계 구조물(901)은 기판(902)을 제공하고, 기판(902) 상에 게이트 산화물층(903)을 형성하고, 게이트 산화물층(903) 상에 게이트 전극 물질층(909, 904)을 형성하여 제조한다. 폴리-SiGe인 하부 물질층(909)을 대신하여 텅스텐이 사용될 수 있고, 폴리-Si 대신에 TiN이 상부 물질층(904)으로 사용될 수 있다.
도 9b에서, 게이트 전극(906)이 될 게이트 전극 물질층(904, 909) 부분을 정의하도록 중간 단계 구조물(901) 상에 포토리소그라피 공정을 수행한 다음, 패터닝 된 포토레지스트(미도시)로 피복되지 않은 부분의 게이트 전극 물질층(904, 909)을 식각한다. 게이트 산화물층(903)은 게이트 전극 물질층(904, 909)의 식각 동안에는 영향을 받지 않는다. 후속 세정 단계에서 게이트 산화물층(903)의 일부가 제거된다. 플라즈마 식각과 세정을 중간 단계 구조물(901)에 적용하면 쐐기 모양의 리세스(905)가 형성된다. 식각 단계는 HeO2, N2 및 CF4 가스의 혼합가스를 사용할 수 있다. 반복하면, 이러한 식각은 종래기술에 따른 로컬 SONOS형 셀을 형성하는 데에 사용되는 플라즈마 식각에 비해 RF 파워가 비교적 낮은 플라즈마 식각의 일종이다. 식각 공정 다음, 세정 단계 동안에, 게이트 산화물층(903)의 단편(908)이 노치 게이트 전극(906)과 노치(905) 사이에 남게 된다.
노치(905)의 높이(H)와 길이(L)의 범위의 예는 약 40nm≤L≤약 100nm, 약 10nm≤H≤약 30nm이다. 대신에, 높이(H)는 약 10nm 미만일 수 있다. 그러나 전하 리텐션이 부정적인 영향을 받기 시작한다. 또 대신에, 높이(H)는 약 30nm 이상일 수 있다. 그러나 결과적인 로컬 SONOS형 셀의 동작 전압은 덜 바람직한 크기까지 증가한다.
도 9c에 대응되는 중간 단계를 시작하기 전에, 제1 산화막(미도시)을 도 9b의 중간 단계 구조물(907) 상에 형성한다. 다음에, 이온(미도시)이 기판(902) 안에 주입되어 기판(902)의 저농도 도핑 영역(912)을 초래한다. 그런 다음, 제1 산화막을 제거한다. 제1 산화막의 두께는 약 30Å과 약 70Å 사이에 있을 수 있다.
도 9c에서, 제1 산화막을 제거한 후, 제2 산화막(918)을 게이트 전극(906), 게이트 절연막(908) 측면 및 기판(902) 상에 형성한다. 제2 산화막(918)의 두께는 약 40Å과 약 100Å 사이에 있을 수 있다. 다음에, 질화막(920), 예컨대 SiN을 제2 산화막(918) 상에 형성한다. 질화막(920)의 두께는 약 100Å과 약 300Å 사이에 있을 수 있다. 제2 산화막(918)은 열 공정에 의해 형성(성장)할 수 있고 대신에 증착 공정에 의해 형성할 수 있다. 제2 산화막(918)은 퍼니스 또는 급속 열 공정(RTP) 설비를 사용하여 형성할 수 있다. 제2 산화막(918)의 형성이 거의 끝나면 질소 가스를 소스 가스에 첨가하여 연속적인 방식으로 질화막(920) 형성을 시작할 수 있다. 대신에, 질화막(920)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 설비를 사용하여 형성할 수 있다.
도 9d에서, 질화막(920)과 제2 산화막(918)을 예컨대 이방성 RIE 또는 선택적 습식각 공정을 사용하여 에치백한다. 결과적으로, 포켓-샌드위치-형상의 산화막/질화막/산화막(ONO) 구조(922/924/922)가 질화막(920)의 잔여 부분(924)과 제2 산화막(918)의 잔여 부분(922)으로부터 형성된다. 산화막(922)은 상부(926), 측부(928) 및 하부(930)를 가진다. 하부(930)는 ONO 구조(922/924/922)의 터널 산화막으로 기능한다. 상부(926)는 ONO 구조(922/924/922)의 상부 산화막으로 기능한다. 그리고 질화막(924)은 ONO 구조(922/924/922)의 전자/홀 트래핑층으로 기능한다. 질화막(920)과 제2 산화막(918)이 식각된 다음에 중간 단계 구조물(931)이 형성된다.
도 9e에서, 네 번째 유전막(932), 예를 들어 CVD 산화막을 도 9d의 중간 단계 구조물(931) 상에 형성한다. 다음에, 측벽 스페이서(934)를 유전막(932) 상에 노치 게이트(906) 각 측벽에 형성한다. 측벽 스페이서(934)를 형성한 다음에 다른 이온 주입(화살표(935)로 가리킴)을 수행하여 기판(902) 안에 LDD 영역(912/936)의 고농도 도핑 영역(936)을 형성한다. 유전막(932)과 유전막(932) 상에 형성된 스페이서 물질층은 RIE 공정을 이용하여 측벽 스페이서(934)를 형성하도록 에치백한다.
RIE 공정(이것으로써 질화막(920)과 제2 산화막(918)이 제거되어 중간 단계 구조물(931)을 형성하는)의 조건을 조절함으로써, ONO 구조는 도 10a의 중간 단계 구조물(1031)에서와 같이 노치 게이트 전극(906)의 측벽보다 돌출되게 형성할 수 있다. 여기서 도 10a는 도 9d에 대응된다. 중간 단계 구조물(1031)은 기판(902); 게이트 절연막(908); 노치 게이트 전극(906); 및 기판(902) 안의 저농도 도핑 영역(912)을 포함한다. 그러나 도 10a에서는 더 적은 양의 질화막(920)과 제2 산화막(918)이 제거되어서 잔류하는 산화막 단편(1022)과 잔류하는 질화막 단편(1024)이 노치 게이트 전극(906) 양옆으로 나오게 된다. 산화막(1022)의 상부(1026), 측부(1028) 및 하부(1030)는 산화막(922)의 상부(926), 측부(928) 및 하부(930)에 각각 대응된다.
도 10b는 도 9e에 대응된다. 도 10b에서, 네 번째 유전막(1032), 예컨대 CVD 산화막이 도 9e의 네 번째 유전막(932)에 대응하여 형성되어 있다. 다음에, 도 9e의 측벽 스페이서(934)에 대응되는 측벽 스페이서(1034)를 형성한다. 후속적으로, 도 9e의 이온 주입 공정(935)에 대응되는 이온 주입(화살표(1035)로 가리킴) 공정을 수행한다. 노치 게이트 전극(906) 양옆으로 나와 있는 ONO 구조(1022/1024/1022) 부분은 실제적으로 기판(902) 위로 측벽 스페이서(1034)가 ( 이온 주입 공정시) 그림자를 드리우는 것을 도와준다.
층 두께의 특정한 예를 들면, 게이트 산화물층(903)(이로부터 게이트 산화막(908)이 형성됨)과 게이트 전극 물질층(909)(이로부터 하부 게이트 전극 부분(906A)이 형성됨), 예컨대 PVD TiN층이 각각 3.5nm와 35nm의 두께를 가지도록 순차 증착한다. 그런 다음, 게이트 전극 물질층(904)(이로부터 상부 게이트 전극 부분(906B)이 형성됨), 예컨대 텅스텐층을 예를 들어 CVD를 이용하여 80nm의 두께로 형성한다. 텅스텐층(904)과 TiN층(909)을 개별적으로 식각한다. 예를 들어, 텅스텐층(904)은 RIE 방법을 써서 식각하고 TiN층(909)은 텅스텐층(904)과 게이트 산화물층(903)에 대해 높은 식각 선택비를 가진 습식각을 써서 식각한다. 본 명세서에 원용되어 통합된 "A Notched Metal Gate MOSFET for Sub-0.1 nm Operation"(p.659-662, 2000 IEDM) 참조.
게이트 전극(906)의 하부 게이트 전극 부분(906A)으로 사용되는 SiGe층 또는 TiN층의 두께에 따라 노치(905)의 높이(H)를 조정하는 것이 가능하다. 노치(905)의 높이(H)는 초기 문턱 전압 Vth, 프로그래밍 전압, 속도, 및 리텐션 특성에 상당한 영향을 미치기 때문에, 노치(905)가 300Å 이하의 높이(H)를 가질 때 더 나은 결과를 얻을 수 있다. 그렇지만, 본 발명의 SONOS형 구조의 다른 실시예에 따르면 노치(905)의 높이(H)가 300Å 이상일 수 있음을 주의해야 한다. 그러나, 약 1.0 내지 약 1.5V의 초기 전압, 낮은 프로그래밍 전압, 높은 프로그래밍 속도 및 약 10년 이상의 데이터 리텐션 타임을 보이는 본 발명의 실시예에 따른 SONOS형 셀을 촉진하려면, 노치(905)는 가능한 한 얇게, 다시 말해 높이(H)를 가능한 한 작게 하여 야 한다. 노치(905)의 높이(H)와 길이(L)는 노치(905)를 형성하는 동안에 동시에 결정된다. 따라서, (노치(905)가 어느 정도의 길이는 가져야 한다는 실제적인 문제로 인해) 실제 노치(905)의 높이(H)가 얼마나 낮아질 수 있는가에 대해서는 한계가 있음을 주의하여야 한다.
치수의 특정한 예를 들면, 노치 게이트 전극의 길이가 약 250nm 내지 300nm라고 하면, 노치(905)는 약 60nm 내지 약 70nm의 길이를 가질 수 있는데, 이는 전자의 이동에 의해 야기되는 내구성 열화 문제를 억제할 수 있도록 노치 게이트 전극(906) 길이(L)의 1/4보다 약간 작은 것이다. 그러나, 디자인 룰이 감소하면 ONO 구조의 길이가 게이트의 길이에 비례할 필요가 없다. 현재 기술 수준에서, (셀의 프로그래밍 동작을 위한) 더 나은 결과는 ONO 구조가 적어도 약 60nm의 길이를 가지면 달성될 수 있다. 유사하게 노치 게이트 전극(906)의 길이(L)가 약 200nm 이하로 감소되면, ONO 구조의 길이는 노치 게이트 전극(906) 길이의 1/2에 달할 수 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면 오정렬이 발생하기 쉬운 포토리소그라피 기술 대신에 다른 기술을 사용하여 ONO 구조를 형성함으로써 게이트/ONO 오버랩 길이에서의 공차 또는 변동이 상당히 개선될 수 있다. 더 나아가, 본 발명에 따르 면, 게이트 전극 구조 아래에 노치를 정확한 치수로 형성할 수 있고 ONO 구조를 그 안에 형성하여, 균일한 게이트/ONO 오버랩 길이를 확보할 수 있다. 따라서, 초기 문턱 전압이 낮고 변동이 적은 SONOS형 셀을 가진 플래시 메모리를 구성할 수 있다.

Claims (22)

  1. 소스/드레인 영역을 가지는 반도체 기판;
    상기 소스/드레인 영역 사이의 상기 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되고 적어도 하나의 노치(notch)를 가지는 노치 게이트 구조;
    상기 게이트 구조의 상기 적어도 하나의 노치 각각에 구비된 적어도 하나의 ONO(oxide-nitride-oxide) 쐐기(wedge) 구조; 및
    상기 쐐기 구조가 구비된 상기 노치 게이트 구조 측벽 상의 측벽 스페이서를 포함하는 노치 게이트 SONOS 트랜지스터.
  2. 제1항에 있어서, 상기 노치 각각의 표면은 상기 기판 표면의 일부, 상기 게이트 절연막의 측면 일부 및 상기 게이트 구조 표면의 일부를 포함하는 것을 특징으로 하는 노치 게이트 SONOS 트랜지스터.
  3. 제2항에 있어서, 상기 ONO 쐐기 구조는,
    상기 노치 안의 상기 기판 표면, 상기 노치 안의 상기 게이트 절연막 측면 및 상기 노치 안의 상기 게이트 구조 표면과 직접 접촉하는 산화막; 및
    상기 산화막에 대하여 형성된 질화막을 포함하는 것을 특징으로 하는 노치 게이트 SONOS 트랜지스터.
  4. 제1항에 있어서, 상기 ONO 쐐기 구조는 절두형 삼각형(truncated-triangular) 모양인 것을 특징으로 하는 노치 게이트 SONOS 트랜지스터.
  5. 제1항에 있어서, 상기 게이트 구조는 상기 게이트 절연막 상의 제1 도전층 및 상기 제1 도전층 상의 제2 도전층을 포함하는 것을 특징으로 하는 노치 게이트 SONOS 트랜지스터.
  6. 제5항에 있어서, 상기 적어도 하나의 노치는 적어도 상기 제1 도전층 안으로 형성된 것을 특징으로 하는 노치 게이트 SONOS 트랜지스터.
  7. 제6항에 있어서, 상기 적어도 하나의 노치는 상기 제1 도전층과 제2 도전층 안으로 형성되고 상기 노치의 대부분은 상기 제1 도전층 안에 형성된 것을 특징으로 하는 노치 게이트 SONOS 트랜지스터.
  8. 제5항에 있어서, 상기 제1 도전층은 상기 제2 도전층보다 쉽게 식각되는 물질로 형성된 것을 특징으로 하는 노치 게이트 SONOS 트랜지스터.
  9. 제5항에 있어서, 상기 제1 도전층은 적어도 두 개의 반도체 물질을 포함하고 상기 제2 도전층은 하나의 반도체 물질을 포함하는 것을 특징으로 하는 노치 게이트 SONOS 트랜지스터.
  10. 제5항에 있어서, 상기 제1 도전층은 제1 도전체이고 상기 제2 도전층은 상기 제1 도전체와 다른 제2 도전체인 것을 특징으로 하는 노치 게이트 SONOS 트랜지스터.
  11. 제1항에 있어서, 상기 노치 게이트 구조는 적어도 두 개의 노치를 가지고, 상기 트랜지스터는 상기 적어도 두 개의 노치 안에 각각 형성된 적어도 두 개의 ONO 쐐기 구조를 포함하는 것을 특징으로 하는 노치 게이트 SONOS 트랜지스터.
  12. 기판을 제공하는 단계;
    상기 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 적어도 하나의 노치(notch)를 가지는 노치 게이트 구조를 형성하는 단계;
    상기 게이트 구조의 상기 적어도 하나의 노치 각각에 적어도 하나의 ONO(oxide-nitride-oxide) 쐐기(wedge) 구조를 형성하는 단계; 및
    상기 쐐기 구조가 구비된 상기 노치 게이트 구조 측벽 상에 측벽 스페이서를 형성하는 단계를 포함하는 SONOS 트랜지스터용 노치 게이트 구조 제조방법.
  13. 제12항에 있어서, 상기 노치 게이트 구조를 형성하는 단계는,
    상기 게이트 절연막 상에 게이트 도전층을 형성하는 단계; 및
    상기 게이트 절연막과 상기 게이트 도전층의 일부를 제거하여 적어도 하나의 노치를 정의하되, 각 노치의 표면은 상기 기판 표면의 일부, 상기 게이트 절연막의 측면 일부 및 상기 게이트 구조 표면의 일부를 포함하도록 하는 단계를 포함하는 것을 특징으로 하는 SONOS 트랜지스터용 노치 게이트 구조 제조방법.
  14. 제13항에 있어서, 상기 적어도 하나의 ONO 쐐기 구조를 형성하는 단계는,
    상기 노치 안의 상기 기판 표면, 상기 노치 안의 상기 게이트 절연막 측면 및 상기 노치 안의 상기 게이트 구조 표면과 직접 접촉하는 산화막을 형성하는 단계; 및
    상기 산화막에 대하여 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 SONOS 트랜지스터용 노치 게이트 구조 제조방법.
  15. 제12항에 있어서, 상기 ONO 쐐기 구조는 절두형 삼각형(truncated-triangular) 모양인 것을 특징으로 하는 SONOS 트랜지스터용 노치 게이트 구조 제조방법.
  16. 제12항에 있어서, 상기 노치 게이트 구조를 형성하는 단계는,
    상기 게이트 절연막 상에 제1 도전층을 형성하는 단계; 및
    상기 제1 도전층 상에 제2 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 SONOS 트랜지스터용 노치 게이트 구조 제조방법.
  17. 제16항에 있어서, 상기 노치 게이트 구조를 형성하는 단계는, 상기 적어도 하나의 노치를 적어도 상기 제1 도전층 안으로 위치시키는 것을 특징으로 하는 SONOS 트랜지스터용 노치 게이트 구조 제조방법.
  18. 제17항에 있어서, 상기 노치 게이트 구조를 형성하는 단계는, 상기 적어도 하나의 노치를 상기 제1 도전층과 제2 도전층 안으로 위치시키되 상기 노치의 대부분을 상기 제1 도전층 안에 위치시키는 것을 특징으로 하는 SONOS 트랜지스터용 노치 게이트 구조 제조방법.
  19. 제16항에 있어서, 상기 노치 게이트 구조를 형성하는 단계는, 상기 제1 도전층으로서 상기 제2 도전층으로 사용된 물질보다 쉽게 식각되는 물질을 사용하는 단계를 포함하는 것을 특징으로 하는 SONOS 트랜지스터용 노치 게이트 구조 제조방법.
  20. 제16항에 있어서, 상기 제1 및 제2 도전층을 형성하는 단계는, 상기 제1 도전층으로서 적어도 두 개의 반도체 물질을 사용하고 상기 제2 도전층으로서 하나의 반도체 물질을 사용하는 단계를 포함하는 것을 특징으로 하는 SONOS 트랜지스터용 노치 게이트 구조 제조방법.
  21. 제16항에 있어서, 상기 제1 및 제2 도전층을 형성하는 단계는, 상기 제1 도전층으로서 제1 도전체를 사용하고 상기 제2 도전층으로서 상기 제1 도전체와 다른 제2 도전체를 사용하는 것을 특징으로 하는 SONOS 트랜지스터용 노치 게이트 구조 제조방법.
  22. 제12항에 있어서, 상기 노치 게이트 구조는 적어도 두 개의 노치를 가지고, 상기 방법은 상기 적어도 두 개의 노치 안에 각각 형성된 적어도 두 개의 ONO 쐐기 구조를 포함하도록 하는 것을 특징으로 하는 SONOS 트랜지스터용 노치 게이트 구조 제조방법.
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