TWI231600B - Flash memory having local sonos structure using notched gate and manufacturing method thereof - Google Patents

Flash memory having local sonos structure using notched gate and manufacturing method thereof Download PDF

Info

Publication number
TWI231600B
TWI231600B TW092130670A TW92130670A TWI231600B TW I231600 B TWI231600 B TW I231600B TW 092130670 A TW092130670 A TW 092130670A TW 92130670 A TW92130670 A TW 92130670A TW I231600 B TWI231600 B TW I231600B
Authority
TW
Taiwan
Prior art keywords
layer
slot
gate
conductive layer
patent application
Prior art date
Application number
TW092130670A
Other languages
English (en)
Other versions
TW200419788A (en
Inventor
Sang-Su Kim
Nae-In Lee
Geum-Jong Bae
Ki-Chul Kim
Hwa-Sung Rhee
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW200419788A publication Critical patent/TW200419788A/zh
Application granted granted Critical
Publication of TWI231600B publication Critical patent/TWI231600B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

1231600 _ _nfi7n 五、發明說明（1) 舛年义月丨6曰
發明所屬之技術領域 本發明是有關於一種快閃記憶體，且特別是有關於一 種使用槽口型閘極之具有局部SON0S結構之快閃記憶體元 件以及其製造方法。 先前技術 通常’用來儲存資料的半導體記憶元件會被分成揮發 性記憶元件，就是當電源供應中斷時會失去資料的那些， 以及非揮發性記憶元件，即使當電源供應中斷也可以保留 其資料。相較於其他非揮發性記憶體技術，比如磁碟來 說’非揮發半導體記憶體相對較小，因此非揮發記憶體元 件以廣泛的被應用於行動電子通訊系統、記憶卡等處。 最近，非揮發性記憶元件具有矽_氧化物-氮化物—氧 化物-矽（S0N0S)的結構，比如S0N0S型的非揮發記憶元件 就是，此S0N0S型非揮發性記憶元件具有薄的記憶胞，其 容易製作且可以輕易的被整合進比如週邊區域中，以及〉 或積體電路的邏輯區域内。 一根據習知技藝提到的一種S〇N〇S型非揮發性 憶兀件會參照第1圖加以說明，此s〇N〇s型 / 5己 記憶元件1 0包括：一個矽基底6，具有摻 ^半導體 區5，一層隧穿氧化層！； 一層氮化層2於隧穿芦〃及極 上氧化層3於氮化層2上；以及一層複晶矽 θ =，—層 4於上氧化層3上。其中結構層丨，2與3定義出二閘極層 氮化物-氧化物（0Ν0)結構1/2/3。 氣化物- 子或電洞會由源極之間感應的
12572pi f1.ptc 第7頁 1231600 修正 -^1^2130670^ 五、發明說明（2) 氧化層1中，氮化物層2是-個電荷捕捉 以：免在寫匕？氧化層1的電子或電洞；上氧化層3係用 2到達\曰：^未除操作期間’有電子或電洞脫離捕捉層 、結構1()可以作為—種8_型記憶胞。 合陷^化 被正向充電時，來自半導體基底6的電子 區域7中，相反的當問極電極4被負向充 、 自半‘體基底6的電洞會陷入到區域7中，在第i =示的區域7相對於S0N0S型半導體記憶二^1條 β ί I :線（未顯示）是不對稱。第1圖假設-個狀況，就 Τ 乂 A Τ對應於第1圖右側的區域5，而源極是對應第1圖 二貞^區，5，而汲極也被設定比源極具有更高的偏壓， 因此罪近尚偏壓的汲極之電子/電洞會加速。 陷在區域7内的電子或電洞會改變整個非揮發性半導 體記憶元件的臨限電壓，當閘極的臨限電壓到達一個預定 值時，也就是說當通道的電流降到足夠低的狀態時，程式 化的動作會停止。臨限電壓vth是被設定在一個值上，在 此處，，一個位元” 〇，，可以與已經維持一段時間的資料之一個 位元1區隔開（也就是說，v t h會被設定以讓 存時間維持一預定量的值）。 、+# 田因為0N0結構（1/2/3)存在上述的整個通道區域上，堆 璺的SON0S型記憶胞1 〇具有一個高的起始臨限電壓Vth(且 相對有鬲的電源消耗）以及一個高的程式電流；因為高的 臨限電壓vth，所以很難將堆疊的S0N0S型記憶胞與一般具 有低的臨限電壓Vth的邏輯產品整合在一個晶片上。 八
第8頁 另外，在堆疊的S0N0S型記憶胞10中，陷在氮化層2中 ^________ 丨丨「…. * 2 2 修正 曰 1231000 案號 92130fi7n 五、發明說明（3) 的電子可以沿著氮化層側向移動，且因此抹除操作益法完 全進=，假如程式化操作與抹除操作是分別 限電屢Vth可能會增加，這會減少資料保留的時間。^ SONOsV// T/ F〇1 5 S0N0S型兀件，比如局部S0N0SS記憶胞2〇如 此so_型記憶胞20包括：石夕基底26，具有摻雜的源極斑 ，極J25 ;隨穿氧化層21於基底26上；氮化層片段28與29 在隨牙氧化層21上；介電層27於隨穿氧化層21上；上氧化 層23於氮化層片段28、介電層27與氮化層片段29上；以及 複晶矽閘極層4於上氧化層2 3上。 相對於第1圖，其巾的隧穿氧化層2是整個覆蓋在源極 與汲極區5之間的通道區域上，氮化層（未提到，但是就是 形成氮化層片段28與29的地方）有一個中心部份合被移 除，而形成氮化層片段28與29，透過分隔氮化層3片段⑼與 29 (以+及用介電層27填滿造成的間隙），在第1圖中提到可 以沿著氮化層2側向移動的被捕捉電子可以因此避免由氮 化層片段28移動到氮化層片段29，反之亦然，這相對於 S0N0S型記憶胞1〇可以改#s〇N〇s型記憶胞2〇的資料保留時 間。分隔的0N0結構21/(28或29 )/23就是SONOSS記憶胞20 被稱為區域S0N0S型記憶胞的原因。但是，因為厚的u介電 質結構（層27與23)會存在整個通道區域上（特別是在結構 層27的那些區域上），區域s〇N〇s型記憶胞2〇仍合呈 起始臨限電壓Vth。 八 第3圖為習知的另一種區*SON〇s型記憶胞3〇。此區域 S〇N〇S型§己憶胞3 0包括：矽基底2 6，具有摻雜的源極與汲 第9頁 12572pifl.ptc 1231600 極區25，氧化層32在基底26上，此氧化層32具有分支34與 38 ;氮化層片段36會分別形成在氧化層分支34與”對之 間，以及一層複晶矽閘極層4〇。每一個在氧化分支34與38 之間的氮化矽層片段36會定義出一個Ονο結構34/36/38， 在0Ν0結構之間的氧化層32部分會明顯的比第2圖的局部 S0N0S型記憶胞20中介電層結構2 7/2 3要薄，這可以改善 (也就是降低）臨限電壓V t h。 °
局部S0N0S型記憶胞30的操作特性可以隨著〇Ν〇結構 34/36/ 38以及閘極層40之間的重疊長度（L)來決定，豆中L 會與氮化層片段36的長度相等，因此重要的是讓刪結構 3 4 / 3 6 / 3 8以及閘極4 〇之間重疊的長度變化最小化。 利用光學微影製程來定義第3圖中的〇N〇結構34/36 /38 長度，在光學微影製程的微影部分，可能會發生對不準而 造成明顯的重疊變化。 為了有助於描述對不準的問題，故提供第“圖與第4β 圖。第4A圖繪示為大致對準的結構剖面圖（為第3圖的 S0N0S型記憶胞30的製作之某一階段中間狀態結構），第诎 圖是類似的别面圖顯示對不準的問題。為了有助於表達第 3圖與第4A及4B圖之間的關係，根據在支架42下方的第3圖
中之結構層設置，在支架44 2下會有一個對應的第4圖之結 構層設計。 第4圖的中間狀態結構4 0 0包括··矽半導體基底4〇2; 一 層0N0結構層404於基底4 02上；複晶矽層4〇6於0N0結構404 與基底402上，以及光阻（pr )4〇7於複晶矽閘極層4〇 6上。 間隙4 0 8會定義在光阻層4 〇 7中，此間隙4 〇 8會對準所以當
j231600案號92130670 料年2月a曰 修正 五、發明說明（5) 下方交錯區4 10被移除時，在剩下的ΟΝΟ結構404與閘極層 406之間產生的重疊會大致相等，每一個重疊的長度被標 示為L1 。 第4Β圖相對於中間狀態結構4〇〇，繪示了習知的一個 中間狀態結構4 2 0的剖面圖，有明顯的對不準。此中間狀 態結構42 0包括：一個矽基底422 ; —個0Ν0結構424於基底 422上；一層複晶矽層42 6於0Ν0結構424與基底4 22上；以 及一層具有間隙42 8的光阻層427。當在間隙428下方的交 錯區43 0透過|虫刻被移除時，產生的〇Ν〇結構424不會有同 樣的寬度’如標示的長度L2與L3，其中L2< Ll< L3。舉例 來說’當Ll = 150nm時，明顯的對不準會造成長度L2 = 1〇〇nm 而L^2 0 0nm ’利用局部的s〇N〇s型記憶胞，比如根據記憶 胞疋否有重豐的L2或L3，重疊長度這樣的變化導致臨限電 壓的狀況可以受到抑制。 發明内容 _本發明的一個實施例提供一種槽口型閘極S0N0S電晶 體、包括·具有源極/汲極區的基底；一個閘極絕緣層， 在源極/汲極區之間的基底上；槽口型閘極結構，在閘極 絕緣層上，Φ 1 士· Jra ^具有一個槽口；以及至少一個Ονο楔形結 構，分別位於閘極結構的此至少一槽口中。 本發明的另一個佳實施例提供一種S0N0S電晶體的槽 :型閘極之製造方法，&方法包括：提供—基底；形成一 曰閘極絶緣層於基底上；形成一個槽口型閘極結構於閘極 j、、彖層上，至少具有一槽口；以及分別形成至少一個〇NO 楔形結構於閘極結構的的至少一槽口中 1231600 五、發明說明 案號 (6) 92130670 修正 述和其他目的、特徵、 較佳實施例，並配合所 和優點能更明 附圖式，作詳 為讓本發明之上 顯易僅，下文特舉一 細說明如下： 實施方式： 本發明的一個實施例提供一個局部s〇N〇s型結 如種用於非揮發性半導體記憶體的記憶胞，可以 ^ 知的局部SON0S型記憶胞的上述與其他問題。相對於習、白1 夫 本貝施例k供了（ 1) 一個降低的起始臨限電壓v 及/或（2)預定資料保存時間的維持之程式化操枯^ 作的次數增加。 卞〃抹除操 本發明的一個實施例提供了 一種形成具有槽口型 電極的局部S 0 N 0 S型結構之製造方法。 甲。 本發明的一個實施例表示對習知的的基本原則之缺點 認知，此基本原則是：用來形成SON〇S型結構的較佳技術、、 是依序沈積氧化物、氮化物、氧化物、複晶矽層，然後定 義這些結構層以形成一個具有下層〇 NO結構的閘極電極， 透過光學微影而不管長度重疊的變化因為光學微影製程的 微影部分的明顯偏差提高；以及用於改善改善重疊長度變 化的努力應該直接用來減少在微影步驟中的對準偏差。此 外’本發明的實施例表示一種認知，就是利用不同於有對 不準傾向的光學微影製程的一種技術形成的0N0結構來明 顯的改善（或減少）在閘極/0Ν0重疊長度中的偏或變化。再 者’本發明的實施例表示一種認知就是在閘極結構下方的 空隙可以有精確的大小，而0Ν0結構可以形成在此空隙 中’而形成一個一致的閘極/0Ν0重疊長度。
12572pifl.pt〇 第12頁 1231600 92130670 修正 五、發明說明（7) 第5圖為根據本發明一實施例的一種局部soNOS型結構 5 0 0比如用於非揮發性半導體記憶體元件的一個記憶胞之 剖面圖。此結構（記憶胞）50 〇包括一個半導體基底，比如 石夕’其中有輕摻雜小區域612與重摻雜的小區域636的輕摻 雜汲極/源極（LDD)區6 1 2 /63 6形成於其中；一層閘極氧化 層608在基底上6〇2 ; —個具有楔型輪廓的袋狀夾層結 構622/ 624/6 22，此0N0結構622/ 624 /622具有一層氧化層 6 2 2對應於夾層的袋狀部分，以及一層氮化層6 2 4對應於夾 層中心；一個比如複晶或是非晶系矽為半導體、槽口型閘 極電極60 6在結構層608與氧化層622上；一層氧化層63 2於 槽口型閘極電極6 〇 6的頂端與側壁上、氧化層6 2 2的邊緣、 氮化層6 2 4的邊緣以及基底6 〇 2上；以及侧壁間隙壁形成並 面對於氧化層632上。 此記憶胞5 0 0的一個優點就是在楔型輪廓的〇Ν〇結構 622 /62 4/622之間重疊的長度L4會比習知的局部SON0S型言己 憶胞有更小的變化；另一個局部S0N0S型記憶胞50 0的優點 就是相對於習知的局部S0N0S記憶胞，閘極氧化層6 08會4目 對的較薄。 第6A-6F圖為根據本發明之實施例提供的方法製作記 憶胞5 0 0的各步驟的中間狀態結構之剖面圖。在第6 a圖 中’中間狀態結構6 0 1的產生係透過形成一基底層6 〇 2、形 成一層閘極氧化物材料6 0 3於基底6 0 2上；以及一層閘極電 極材料6 0 4於結構層6 0 3上。 為了達到第6 B圖的中間狀態產物，會在中間狀態產物 6 0 1上進行一道光學微影製程，以定義將會形成閘極電極
12572pifl,ptc 第13頁
SjE
砂Q案號 五、發明說明（8) 606的結構層604之部份，接著進行一道蝕 被定義的光阻（未顯示）遮蓋住的結構層x ^以移除未 矽期間氧化層60 3並未被蝕刻，但是在接炎；^蝕刻複晶 ^進行清洗中間I態結構（未顯示）的步驟中卻合=虫極以 到，此道触刻步驟可以使用HBr、N2與(：{?4氣二、、曰人二 相對於用於習知的局部S0N0S記憶胞的形成之電將& 口 ， 乂樣的蝕刻疋一種較低射頻（RF )電源的電漿蝕刻。 在中間狀態結構6 0 1上進行的電漿蝕刻與清潔合妒 楔形凹陷605，會形成這樣的槽口形狀的一個說=&當部 分的複晶矽G04(暴露出下方的氧化層6 0 3 )被移除時，曰會開 始氧化層603的離子撞擊，一些氧會透過離子撞擊而游 離’閘極電極6 0 6下方角落最靠近會與下方角落的游離氧 反應而使其更容易被氣原子蝕刻，所以閘極電極β 〇 6的下 方角落會在蝕刻氧化層6 0 3的期間被蝕刻掉，但是閘極電 極606的其他部份不會受到影響，所以就形成了槽口 6〇 5， 就像Silicon Processing for the VLSI Era, Volume 1· S· Wolf, Lattice Press, ρ·686-688 中提到的一樣。換 句話說，槽口 6 0 5可以利用巧妙的操作過度蝕刻的狀態來 產生，所以電漿離子會傾向於直接往脆弱處，舉例來說， 國際專利申請案，公開號No. W0 03 4984的内容就可以作 為參考。 在蝕刻步驟以後，在接下來的清潔步驟期間，氧化層 603會有片段6 08留在槽口 60 5之間的槽口型閘極電極6 0 6下 方。 閘極層6 0 4的材料可以是複晶石夕或是複晶石夕與S i G e層
12572pifl.ptc 第14頁 1231600 92130670 月 曰 修正 五、發明說明（9) 的雙層堆疊結構，或是有一層W層在TiN層、複 非晶系矽層下方的雙層堆疊結構。 一些例子中的槽口 6 04之高度Η與長度L範圍比如為： 約為40nm$LS100nm，以及l〇nm$H$30nm。另外，高度η 可以小於1 0nm，但是電荷保留會開始有負面影響，或另外 高度Η可以高過30nm，但是形成的局部s〇N〇s型記憶胞之操 作電壓會增加而減少理想數值。 在第6C圖中，第一氧化層614會形成在第6B圖的中間 狀態結構6 〇 7上，接著會進行一道離子植入步驟（用往下指 的箭頭表示）將離子植入到基底6〇2内，結果在基底8〇2中 形成輕摻雜區6 1 2中，此離子植入會傷害到第一氧化層 614 ’因此第一氧化層βΐ4會在離子植入以後移除，第一氧 化層614的厚度範圍約為30埃-70埃。 第6 D圖，在移除第一氧化層6 1 4以後，在閘極電極 606、閘極絕緣體6〇8的邊緣以及基底6〇2上形成一層第二 氧化層6 1 8，第二氧化層的厚度範圍約為4 〇埃—1 〇 〇埃；接 著’在第二氧化層618上形成一層氮化層620，比如SiN， 此氮化層6 2 0的厚度約為1 0 0埃3 0 0埃，第二氧化層6 1 8可以 用熱製程形成（成長），或是用沈積製程，此第二氧化層 6 1 8可以用鎔爐或是快速熱氧化（RTP )設備，當第二氧化層 的形成完成蝕，會在氣體源内加入氮氣藉以以接續的方式 成長氮化層620，另外氮化層620也可以用化學氣相沈積法 (CVD)或是原子層沈積（ALD)設備來形成。
SiGe 、或 在第6E圖中，利用比如非等向反應式離子蝕刻（rie) 製程或是選擇性濕#刻製程來回餘刻氮化層6 2 0與第二氧
12572pifl.ptc 第15頁 123 1600案號92130670 K年2曰Κ日 修正 五、發明說明（10) 化層6 1 8，結果氮化層6 2 0的剩餘部份6 2 4與第二氧化層6 1 8 的剩餘部份6 2 2會形成帶狀夾層的氧化物/氮化物/氧化物 (ΟΝΟ)結構622/624/622，此氧化層622有一個上方部份 6 2 6、一個側面部份6 2 8以及一個下方部份6 3 0，下方部份 630在0Ν0結構622/624/622中是作為隧穿氧化層，上方部 份6 26在0Ν0結構62 2/624 /62 2中是作為上層氧化層，而氮 化層624在0Ν0結構622/624/622中是作為電子/電洞的捕捉 層’在#刻結構層6 2 0， 6 1 8以後，會形成中間狀態結構 631 〇 在第6F圖中，一層比如為CVD氧化物的第四介電層632 會形成在第3圖的中間狀態結構上，接著側壁間隙壁β 3 4會 形成在第四介電層6 3 2上到槽口型閘極電極6 〇 6的每一側， 在形成側壁間隙壁6 3 4以後，進行另一道離子植入步驟（如 向下箭頭635所示）’以在基底602形成LDD區612/636中的 重摻雜小區6 3 6，比如用R I Ε製程，回蝕刻第四介電層β 3 2 與形成在其上的間隙壁材料，以形成側壁間隙壁⑼4。 透過巧妙的控制RIE製程的條件（藉以移除氮化層62〇 與第二氧化層61 8，形成中間狀態結構631 )，0Ν0結構可以 延伸到如第7 Α圖所示的中間狀態結構之槽口型閘極電極 6 0 6的側邊。第7 A圖相對於第6 E圖，中間狀態結構7 3 1包 括·基底6 0 2 ;閘極絕緣層6 0 8 ;槽口型閘極電極β 〇 6 ;以 及在基底602中的輕摻雜區612。但是在第7A圖中，少量的 氮化層6 2 0與第二氧化層6 1 8會被移除，結果會有剩餘氧化 層片段7 2 2以及剩餘氮化層片段7 2 4延伸到槽口型閘極β 〇 β 的側邊，氧化層72 2的區域7 26， 728與73 0分別對應於氧化
12572pi fl.ptc 第16頁 92130670 9卒年二月 4 曰 修正__ 五、發明說明（11) 層622的區域626， 628與630。 第7B圖與第6F圖相對應。在第7B圖中，形成一層比如 CVD氧化層的第四介電層732對應第6F圖的第四介電層 632 ’接著形成側壁間隙壁7 34對應第6F圖的側壁間隙壁 6 34 ’之後進行一道離子植入製程（如向下箭頭7 35所示）， 對應第6F圖的離子植入製程63 5，ΟΝΟ結構722/7 24/ 722延 伸到槽口型閘極電極6 〇 6側邊的部份，作為一個特定形式 可以協助側壁間隙壁7 3 4在基底6 0 2上形成一個陰影（以離 子滲透表示）。 弟8圖為根據本發明另一實施例的一種比如用於一種 非揮發性半導體記憶體的記憶胞之局部s〇N〇s型結構9〇 〇之 剖面圖。此記憶胞9 0 0很多部份與記憶胞5 〇 〇相符，此記憶 胞900包括基底902(對應基底602)，具有包括輕摻雜小區 9 1 2 (對應小區6 1 2 )以及重摻雜小區9 3 6 (對應於重摻雜小區 6 36 )的LDD區9 1 2 / 9 3 6 ; —層閘極氧化層9 〇 8 (對應於閘極氧 化層6 0 8 ), —層槽口型閘極電極9 〇 6 (對應於槽口型閘極電 極6 0 6 ); —個楔形0N0結構9 22/9 24/ 922，具有氧化層922 (對應氧化層6 2 2 )以及氮化層9 2 4 (對應氮化層6 2 4 ); —層 氧化層9 3 2 (對應於氧化層6 3 2 );以及側壁間隙壁9 3 4 (對應 於側壁間隙壁6 3 4 )。 〜 但疋不像第5圖的槽口型閘極電極，第8圖的槽口 型閘極電極9 0 6具有兩層，也就是一層半導體比如複晶 Si Ge層90 6Α在閘極氧化層90 8與氧化層922上，以及」層半 導體比如複晶矽層9 0 6B於結構層90 6 A上。
123 1600案號92130670 科年Ζ月Ιέ曰 修正 五、發明說明（12) " -- 彼此具有不同的姓刻選擇比來選擇，此槽口就是不同蝕刻 選擇比的結果，舉例來說當結構層9 〇 6Β為複晶矽而結構層 9 0 6 Α為複晶-S 1 G e時，可以使用一種對複晶矽與複晶—s丨^ 有触刻選擇比的已知化學濕蝕刻製程。在另一個例子中， 使用的餘刻劑是一種氫氧化氨、過氧化氫與水以體積比為 1 : 1 :5的比例混合之溶液，其中Ge量為4〇%的Si(1_x)Ge ' (X)，一道等向的蝕刻步驟呈現的複晶矽與複晶_s丨Ge之蝕 刻選擇比為33·· 1 ;在同樣的蝕刻條件下，Si Ge複晶層對 S i 0 2的蝕刻選擇比為1 〇 〇 ·· 1，其相關資料可參考丨9 9 3年的 Material Research Society Symposium of
Proceedings 第 2 98 卷第 1 5 7- 1 62 頁的”Selective Removal of Silicon Germanium: Chemical and Reactive Ion Etching" ° 另一個選擇性蝕刻複晶-S i G e的方法為使用電漿的化 學蝕刻製程，其中S i Ge的蝕刻選擇比維持在1 〇 〇 : 1，相關 > 料可以參考 2000 年的·’Symposium on VLSI technology Digest of Technical Papers’'第156 頁的"Well-controlled， Selectively Under-etched Si/SiGe Gates for RF and High Performance CMOS·’ 。另外，原子層蝕 刻法也可以用來選擇性的蝕刻複晶-S i Ge對複晶S i，上述 的蝕刻方法可以個別進行或一起使用。 下方的閘極電極9 0 6 A的厚度約為1 0 0埃_ 3 0 0埃，用來 移除部份氧化層9 0 3、導電層9 0 9與導電層9 0 4的蝕刻劑可 以是氨、過氧化氫與氫氣的混合物。楔形凹槽9 〇 5的高度 與長度範圍可以與凹槽6 0 5 —樣，一個尺寸的組合範例為
12572pifl.ptc 第18頁 案號92130670 ?斗主2月K曰 心 五、發明說明（13) 1 ~' -- 下導電層部分的厚度約為i 5 〇埃，而凹槽9 〇 5的長度約為 60〇埃，高度約為2 5 0埃。 第二介電層918的厚度約為4〇埃—1〇〇埃，氮化層92〇的 厚度可以與氮化層620的厚度一樣。 々第9A-9E圖為根據本發明之實施例提供的方法製作如 第8圖之記憶胞9 0 0的各步驟的中間狀態結構之剖面圖。 第9A圖大致對應第6A圖；第9B圖大致對應第6B圖；第 9C圖對應第6D圖；第9D圖對應第6E圖；第9E圖對應第6F 圖。簡單的來說’第9系列圖中沒有圖對應第6 c圖。 在第9A圖中’中間狀態結構9 的產生是利用形成一 層基底層902 ;形成一層閘極氧化層9〇3於基底9〇2上；以 及形成一層閘極電極層9 〇 4於結構層9 0 3上，另外可以用一 層由複晶_S i Ge、鎢的結構層9 〇 9，然後用T i N來作為結構 層9 04取代複晶Si。 ° 在第9B圖中，會在中間狀態結構9 〇 i上進行一道光學 微影製程，以定義結構層90 4將變成閘極電極90 6的區域， 接著進行一道蝕刻製程移除沒有被定義的光阻（未顯示）遮 蓋的部分結構層9 0 4與9 0 9，在蝕刻結構層9 0 4與9 0 9期間 會影響到結構層9 0 3。在接下來的清潔步驟中，部分的閉 極氧化層90 3會被移除，在中間狀態結構901上進行的電%灸 蝕刻與清潔會造成楔形凹槽9 0 5，此蝕刻製程可以用 t He02、N2與CF4氣體的混合物。另外，這樣的蝕刻，相對 於習知用於局部SON0S型記憶胞的電漿蝕刻，可以是—種 射頻（R F)電源較低的電漿蝕刻；在此蝕刻製程以後，在、、主 潔步驟期間氧化層9 0 3的Η ίΜ Π 8舍留在槽口之間沾她_ 3
12572pi fl.ptc
1231600 案號 92130670 五、發明說明（14) 閘極電極9 0 6下方 一些例子中槽口 904的高度Η與長度L如下·· 40nm s 100nm ;以及10nmSH$30nm。另外，高度Η可以少於 1 Onm，但是保留的電荷會有負面的影響，再另外高度Η也 可以高於30nm，但是產生的局部SON0S型記憶胞的操作電 壓會增加而小於預期量。 在得到第9 C圖的中間狀態之前，第一氧化層（未顯示） 會形成在第9B圖的中間狀態結構90 7上，然後離子會被才直 入（未顯示）到基底902内，在基底902中形成輕掺雜區 912 ’之後第一氧化層914會被移除，第一氧化層gi4的範 圍約為3 0埃-7 0埃。 在第9 C圖中，在第一氧化層（再次未顯示）移除以後， 在閘極電極9 0 6、閘極絕緣層9 0 8的邊緣以及基底9 〇 2上形 成一層第二氧化層918，第二氧化層的厚度的範圍約為4〇 埃-100埃。接著，氮化層920比如SiN會形成在第二氧化層 918上’氣化層920的厚度範圍為1〇〇埃—3〇〇埃，第二氧化 層918可以用熱製程形成（成長），或是用沈積製程，第二 氧化層9 1 8可以用銘:爐或是快速熱氧化製程（RTp )設備來形 成，一旦第二氧化層9 1 8的形成完成，可以將氮氣可以加 入到氣體源中，藉以開始接續的形成氮化層9 2 〇。另外， 氮化層92 0可以用化學氣相沈積（CVD)或原子層沈積（ald) 設備來形成。 在第9D圖中，氮化層920與第二氧化層918會被比如非 等向性反應性離子蝕刻（R I E )製程或選擇性濕蝕刻製程來 回蝕刻，結果會使氮化層9 2 0的剩餘部分9 2 4與第二氧化層
12572pifl 第20頁 123 1600 案號92130670_ΐ今年2月丨6日 修正 五、發明說明（15) 918的剩餘部分9 22構成袋狀夾層的氧化物/氮化物/氧化物 (0Ν0)結構92 2/9 24 /922。氧化層922具有上方部分9 2 6、側 邊部分928與下方部分93 0，下方部分93 0作為0Ν0結構 92 2/92 4/922中的隧穿氧化層，上方部分926係作為ΟΝ〇結 構922/924/922的上氧化層；而氮化層924係用以作為qno 結構9 2 2 / 9 2 4 / 9 2 2的電子/電洞捕捉層，在結構層9 2 0與9 1 8 被蝕刻以後，會形成中間狀態結構9 3 1。 在第9Ε圖中，第四介電層比如一層CVD氧化層932會形 成在第9Ε圖中的中間狀態結構931上，接著側壁間隙壁934 會形成在第四介電層932上到每個槽口型閘極電極9 〇6的側 邊，在形成側壁間隙壁9 3 4以後，會進行另一道離子植入 步驟（如標示中的向下箭頭9 3 5 )，以在基底902中形成LDD 區912/936的重摻雜小區936，此第四介電層932與形成在 結構層9 3 2的間隙壁材料會被比如r I ε製程回餘刻以形成側 壁間隙壁9 3 4。 透過巧妙的控制R I Ε製程的條件（利用其氮化層9 2 0與 第二氧化層9 1 8會被移除而形成中間狀態結構93 1 )，0Ν0結 構可以被延伸到槽口型閘極電極9〇6的側邊，如第丨〇α圖所 不的中間狀態結構1 〇 3 1。第1 〇 Α圖對應於第9 D圖，此中間 狀態結構1 0 3 1包括··基底9 〇 2 ;閘極絕緣層9 0 8 ;槽口型閘 極電極906 ;以及在基底902中的輕摻雜區912。但是在第 10A圖中’氮化層920與第二氧化層918被移除的量較少， 而形成剩餘的氧化層片段1 0 22與剩餘的氮化層片段1〇24延 伸到槽口型閘極9 0 6的側邊，氧化層1 0 22的區域1 0 2 6、
1231600 案號 92130670 五、發明說明（16) 修正 第10B圖對應於第9F圖，在第10B圖中，對應於第9F圖 中的第四介電層932之第四介電層比如CVI)氧化物層1〇32會 形成。接者’對應於第9 F圖的側壁間隙壁9 3 4之側壁間隙 壁1034會形成；接著會進行一道離子植入（如向下箭頭 1035所示）對應於第9F圖的離子植入製程935。ΟΝΟ結構 1 0 2 2 / 1 0 2 4 / 1 0 2 2的部分會延伸到槽口型閘極電極9 〇 6的側 邊’貝際上可以讓側壁間隙壁1 〇 3 4會投射出一個陰影（用 在離子穿透中）在基底902上。 在特疋結構層的厚度上，結構層9 〇 3 (其將會形成閘極 氧化層9 08 )與結構層909 (其將會形成下閘極電極部分 90 6Α)比如PVD TiN層會依序沈積而分別具有的厚度為 3 · 5 nm與3 5 nm，而接著結構層9 0 4 (其將會形成上閘極電極 90 6B)比如為一層鎢層會用比如CVD沈積，其厚度為8〇nm。 鶴層9 0 4與T i N層9 0 9會分別被蝕刻；換句話說，鎢層9 〇 4會 用反應性離子蝕刻（RIE)製程來蝕刻，而接著TiN層9〇9會 被相對於鎢層9 0 4與氧化層9 0 3有高蝕刻選擇比的濕蝕刻法
蝕刻’其相關資料可見，1 A Notched Metal Gate MOSFET for Sub-0·1 nm Operation, ρ·659-662， 2000 IEDMn 。 可以根據閘極電極9 0 6的下方部分9〇 6A的Si Ge層或TiN 層的厚度來調整槽口905的高度，因為槽口 905的高度（Η) 被認為會影響起始臨限電壓Vth、程式化電壓、速度以及 保存特性等，當槽口 9 0 5的高度（H)不大於30 0埃時可以得 到較佳結果；但是要注意，在本發明的其他SON0S形結構 的實施例中，槽口 9 0 5的高度（H)要大於30 0埃。無論如 何’為了使本發明的S0N0S型記憶胞可以有約為丨.〇 —丨.5v
修正 1231600案號9213〇67〇 q斗年之月16日 五、發明說明（17) 的起始電壓、低的操作電壓、高的操作速度、以及資料保 存的時間可以超過1 〇年，槽口 9 〇 5應該盡可能的小，也就 是說應該使其高度盡可能的小，槽口 9 〇 5的高度（H )與長度 (L)會在形成槽口 9 05的期間同時被決定，所以要注/意（^當"" 再一些特定的狀態下槽口 9 〇 5需要一些長度）有槽口 9 〇 5 = 而度（Η )可以被減少到什麼樣程度的限制。 在特定尺寸的例子中，假設槽口型閘極的長度約為 250nm- 3 0 0nm，那麼槽口 9 0 5的長度約為6〇nm —7〇nm，直合 比槽口型閘極9 0 6的長度（L)小約四分之一，比如肋、曰 少因為電子移動造成的持久力衰減的問題。但是，如^ 計規則縮小，ΟΝΟ結構的長度不需要跟閘極的長度成^比叹 例。在接下來的技術狀態中，假如〇Ν〇結構的長^至^、 60nm的話可以得到較好的結果（以記憶胞的程^ =少為 言）；同樣的假如槽口型閘極電極9〇6的長度（L =作而 於20〇nm，0N0結構的長度可以是槽口型閘ς極==大 的一丰。 長度 飾，因此本發明4 定者為準。 雖然本發明已以一較佳實施例揭 以限定本發明，任何熟習此技藝者， 神和範圍内，當可作些許之更動與潤 護範圍當視後附之申請專利範圍所界
12572pi fl.ptc 第23頁 MM, 92130670
1231600 圖式簡單說明 圖式簡單說明 圖；幻圖為習知的一㈣咖型非揮發性記憶體之剖面 剖面Γ圖為習知的另一種局部職型非揮發性記憶體之 之剖Γ:為習知的再另-種局部勒型非揮發性記憶體 社構的制Z爱、=4B圖為根據習知’在第3 ®的局部SONOS型 〜構衣作期間的中間狀態結構之剖面圖； 之剖Γ圖圖為根據本發明一實施例的一種局部別㈣型結構 M 圖為根據本發明之實施例提供的方法製作如 第5圖之、：構的各步驟的中間狀態結構之剖面圖； μ # & 圖為根據本發明另一實施例的製作期間之中 曰1片·悲、，、口籌剖面圖，其中第7A - 7B圖係相對應於第6E一 6F 圖， 第8圖為根據本發明另一實施例的一 〇s型結 構之剖面圖； 第9A 9E圖為根據本發明之實施例提供的方法製作如 第8圖,結構的各步驟的中間狀態結構之剖面圖； 第lj A- 1 〇B圖為根據本發明另一實施例的製作期間之 中間狀心、’。構剖面圖，其中第1 〇 A 一 1 〇 B圖係相對應於第9 E 圖0
1231600 SS 92130670 年工月ί 6曰 修正 圖式簡單說明 圖式標示說明 10 S 0 Ν 0 S型非揮發記憶體元件 6, 26, 402, 42 2 基底 5，25 源極/汲極區 21 隧穿氧化層 28， 29 氮化層片段 3， 23 上氧化層 4, 40, 40 6, 42 6 閘極電極層 7 氮化層的某區域 20，30 局部SONOS型記憶胞 27 介電層 32 氧化層 34,38 氧化層的分支 400， 420， 601， 607， 631， 731， 901， 931， 1031 中間 狀態結構 410，4 3 0 交錯區 40 4， 424 ΟΝΟ 結構 407, 427 光阻 500,900 局部S0N0S結構 6 1 2，9 1 2 輕摻雜小區域 636, 9 3 6 重摻雜小區域 602,9 0 2 基底 60 8, 9 0 8 閘極氧化層 632,93 2 氧化層 6 2 0,9 2 0 氮化層 6 0 6,9 0 6 槽口型閘極電極 6 0 3,9 0 3 閘極氧化層 6 04,904 閘極電極層 605,905 楔形凹陷 614,914 第一氧化層 618,918 第二氧化層 626, 7 2 6, 9 26 氧化層的上方部分 628, 7 28, 9 28 氧化層的側面部分
12572pifl.ptc 第25頁 1231600 案號92130670_9午年 > 月（G日 修正 圖式簡單說明 630, 7 3 0, 930 氧化層 的 下 方 部 分 632， 7 3 2, 9 32, 1032 第 四 介 電 層 634， 7 34, 9 34, 1034 側 壁 間 隙 壁 635， 7 35, 9 35, 1035 離 子 植 入 製 程 6 2 2, 7 22, 9 22， 1022 剩 餘 的 氧 化 層 片 段 624 , 7 24, 9 24， 1024 剩 餘 的 氮 化 物 片 段 90 6A 複晶SiGe 9 0 6B 複 晶 矽 909 導電 層
12572pifl.ptc 第26頁

Claims (1)

1231600 案號 92130670_年二月（厶日_i±±_ 六、申請專利範圍 1. 一種槽口型閘極S0N0S電晶體，包括： 一基底，具有源極/汲極區； 一閘極絕緣層，於該源極/汲極區之間的該基底上； 一槽口型閘極結構，在該閘極絕緣層上，具有至少一 槽口；以及 至少一 0 N 0楔形結構，分別於該閘極結構的該至少一 槽口中。 2. 如申請專利範圍第1項所述之槽口型閘極S0N0S電晶 體，其中每一槽口的表面包括一部分之該基底表面、一部 分該閘極絕緣層的邊緣表面以及一部分的該閘極結構表 面。 3. 如申請專利範圍第2項所述之槽口型閘極S0N0S電晶 體，其中該0N0楔形結構包括： 一氧化物層，會直接與該槽口内的該基底表面、該槽 口内的該閘極絕緣層的該邊緣表面以及在該槽口内的該閘 極結構表面相接觸；以及 一氮化物層，面對於該氧化物層形成。 4. 如申請專利範圍第1項所述之槽口型閘極S0N0S電晶 體，其中該0Ν0楔形結構具有一削去尖角的三角形。 5. 如申請專利範圍第1項所述之槽口型閘極S0N0S電晶 體，其中該閘極結構包括一第一導電層於該閘極絕緣層 上，以及一第二導電層於該第一導電層上。 6. 如申請專利範圍第5項所述之槽口型閘極S0N0S電晶 體，其中該至少一槽口係至少形成在該第一導電層中。
12572pi fl.ptc 第27頁 1231600 案號 92130670 年2月丨6曰 修正 六、申請專利範圍 7. 如申請專利範圍第6項所述之槽口型閘極SONOS電晶 體，其中該至少一槽口係形成在該第一與第二導電層中， 該槽口之一主要部分會形成在該第一導電層中。 8. 如申請專利範圍第5項所述之槽口型閘極SON0S電晶 體，其中該第一導電層係用一比該第二導電層更容易蝕刻 的材質構成。 9. 如申請專利範圍第5項所述之槽口型閘極SON0S電晶 體，其中該第一導電層與該第二導電層的形成係以下列排 列之一： 該第一導電層包括至少二半導體材料，而該第二導電 層具有一半導體材料；以及 該第一導電層為一第一導電材料，而該第二導電層為 一第二導電材料，不同於該第一導電材料。 10. 如申請專利範圍第1項所述之槽口型閘極S0N0S電 晶體，其中 該槽口型閘極結構具有至少兩槽口；以及 該電晶體包括至少二ON0楔形結構分別位於該至少二 槽口内。 1 1 . 一種SON0S電晶體的一槽口型閘極設計的製造方 法，該方法包括： 提供一基底； 形成一閘極絕緣層於該基底上； 形成一槽口型閘極結構，於該閘極絕緣層上，具有至 少一槽口；以及
12572pi fl.ptc 第28頁 1231600 案號 92130670_年么月 ιέ 日_^_ 六、申請專利範圍 分別形成至少一0Ν0楔形結構於該閘極結構之該至少 一槽口中。 1 2.如申請專利範圍第1 1項所述之製造方法，其中形 成該槽口型閘極結構的步驟包括： 形成一閘極導電層於該閘極絕緣層上； 移除部份該閘極絕緣層與該閘極導電層，以定義至少 一槽口，每一該槽口之表面包括一部分的該基底表面、一 部分該閘極絕緣體層之一側邊邊緣表面以及一部分之該閘 極結構表面。 1 3.如申請專利範圍第1 2項所述之製造方法，其中形 成該至少一0Ν0楔形結構的步驟包括： 形成一氧化物層，直接與該槽口内的該基底表面、該 閘極絕緣之該側邊邊緣表面以及該槽口内的該閘極結構表 觸成 接形 相 面 面 Arc 丨、 々庫肖 層J -物"一 及化 以氮 專 請 中 如 有專 具請 構申 結如 子 5 楔1 層 物 化 氧 該 於 對 亥 中 其 法 方 造 製 之 述 所 項 11 Τ-*· 第 圍 括 包 驟 步 的 J構 結 極 閘 型 D 槽 該 成 法 方 造 〇 製 形之 角述 三所 的項 角11 尖第 去圍 形 中 其 第第 上上 層層 緣電 絕導 極一 閉第 亥亥 =口 古口 於於 層層 i 1¾》摩導導. 專 1 二 1 請 中一 Γ 成成々 形形16 第 圍 及 以 該 中 其 法 方 造 製 之 述 所 項 少 至 的 内 層 電 導 一 第 該 少 至 於 位 係 成 形 的 構 結。 極上 閘口 型槽 口〆 槽該
12572pi fl.ptc 第29頁 1231600 修正 案號 92130670 六、申請專利範圍 1 7.如申請專利範圍第1 6項所述之製造方法，其中該 槽口型閘極結構的形成係位於該第一與第二導電層中的該 至少之槽口上，該槽口的主要部分係位於該第一導電層。 1 8.如申請專利範圍第1 5項所述之製造方法，其中形 成該槽口型閘極結構的步驟包括： 使用一材料於該第一導電層，其會比用於該第二導電 層之一材料更容易被蝕刻。 1 9.如申請專利範圍第1 5項所述之製造方法，其中形 成該第一與第二導電層的步驟包括下列之一： 使用至少二半導體材料於該第一導電層，以及一半導 體材料於該第二導電層；以及 使用一第一導電材料於該第一導電層，以及與該第一 導電材料不同之一導電材料於該第二導電層。 20.如申請專利範圍第1 1項所述之製造方法，其中 該槽口型閘極結構具有至少二槽口；以及 該方法包括分別於該些至少二槽口内形成二0N0楔形 結構之步驟。
12572pi fl.ptc 第30頁
TW092130670A 2003-03-17 2003-11-03 Flash memory having local sonos structure using notched gate and manufacturing method thereof TWI231600B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/388,427 US6806517B2 (en) 2003-03-17 2003-03-17 Flash memory having local SONOS structure using notched gate and manufacturing method thereof

Publications (2)

Publication Number Publication Date
TW200419788A TW200419788A (en) 2004-10-01
TWI231600B true TWI231600B (en) 2005-04-21

Family

ID=32927302

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092130670A TWI231600B (en) 2003-03-17 2003-11-03 Flash memory having local sonos structure using notched gate and manufacturing method thereof

Country Status (6)

Country Link
US (1) US6806517B2 (zh)
JP (1) JP4417145B2 (zh)
KR (1) KR100546352B1 (zh)
CN (1) CN100385678C (zh)
FR (1) FR2852734B1 (zh)
TW (1) TWI231600B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI499041B (zh) * 2010-07-26 2015-09-01 United Microelectronics Corp 非揮發性記憶體及其製造方法

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355580B1 (en) 1998-09-03 2002-03-12 Micron Technology, Inc. Ion-assisted oxidation methods and the resulting structures
KR100480645B1 (ko) * 2003-04-01 2005-03-31 삼성전자주식회사 역자기 정합 방식을 이용한 트윈―ｏｎｏ 형태의ｓｏｎｏｓ 메모리 소자 제조 방법
US6806531B1 (en) * 2003-04-07 2004-10-19 Silicon Storage Technology, Inc. Non-volatile floating gate memory cell with floating gates formed in cavities, and array thereof, and method of formation
JP2004342927A (ja) * 2003-05-16 2004-12-02 Sharp Corp 半導体記憶装置及び携帯電子機器
JP2004343014A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置、半導体装置、及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード
KR100546379B1 (ko) * 2003-09-15 2006-01-26 삼성전자주식회사 자기 정렬 방식에 의한 로컬 소노스형 비휘발성 메모리소자 및 그 제조방법
JP4851697B2 (ja) 2003-09-15 2012-01-11 三星電子株式会社 自己整列されたｏｎｏ構造を有する局部窒化膜ｓｏｎｏｓ素子及びその製造方法
US7049651B2 (en) * 2003-11-17 2006-05-23 Infineon Technologies Ag Charge-trapping memory device including high permittivity strips
US6885072B1 (en) * 2003-11-18 2005-04-26 Applied Intellectual Properties Co., Ltd. Nonvolatile memory with undercut trapping structure
KR100526478B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
US7041545B2 (en) * 2004-03-08 2006-05-09 Infineon Technologies Ag Method for producing semiconductor memory devices and integrated memory device
KR100557531B1 (ko) * 2004-03-11 2006-03-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7910429B2 (en) * 2004-04-07 2011-03-22 Promos Technologies, Inc. Method of forming ONO-type sidewall with reduced bird's beak
KR100642898B1 (ko) * 2004-07-21 2006-11-03 에스티마이크로일렉트로닉스 엔.브이. 반도체 장치의 트랜지스터 및 그 제조방법
US20060043462A1 (en) * 2004-08-27 2006-03-02 Micron Technology, Inc. Stepped gate configuration for non-volatile memory
US20060046403A1 (en) * 2004-08-31 2006-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming separated charge-holding regions in a semiconductor device
CN100382282C (zh) * 2004-10-20 2008-04-16 力晶半导体股份有限公司 非挥发性存储单元的制作方法
KR100668954B1 (ko) * 2004-12-15 2007-01-12 동부일렉트로닉스 주식회사 박막트랜지스터 제조 방법
US7132337B2 (en) * 2004-12-20 2006-11-07 Infineon Technologies Ag Charge-trapping memory device and method of production
US20060154421A1 (en) * 2005-01-12 2006-07-13 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device having notched gate MOSFET
US7186607B2 (en) * 2005-02-18 2007-03-06 Infineon Technologies Ag Charge-trapping memory device and method for production
DE102005009019B4 (de) * 2005-02-28 2008-01-10 Qimonda Ag Transistoranordnung mit Gate-Spacerstrukturen und Verfahren zu deren Herstellung
US7521317B2 (en) * 2006-03-15 2009-04-21 Freescale Semiconductor, Inc. Method of forming a semiconductor device and structure thereof
US20070224745A1 (en) * 2006-03-21 2007-09-27 Hui-Chen Chang Semiconductor device and fabricating method thereof
US7981745B2 (en) * 2007-08-30 2011-07-19 Spansion Llc Sacrificial nitride and gate replacement
JP5438300B2 (ja) * 2007-11-28 2014-03-12 シャープ株式会社 不揮発性半導体記憶装置の製造方法
JP5328145B2 (ja) * 2007-12-24 2013-10-30 ラピスセミコンダクタ株式会社 不揮発性メモリデバイス及びその製造方法
US7829929B2 (en) * 2008-02-19 2010-11-09 Samsung Electronics Co., Ltd. Non-volatile memory device and non-volatile semiconductor integrated circuit device, including the same
US20090236632A1 (en) * 2008-03-19 2009-09-24 Anderson Brent A Fet having high-k, vt modifying channel and gate extension devoid of high-k and/or vt modifying material, and design structure
US7777282B2 (en) * 2008-08-13 2010-08-17 Intel Corporation Self-aligned tunneling pocket in field-effect transistors and processes to form same
KR101488417B1 (ko) 2008-08-19 2015-01-30 삼성전자주식회사 전하의 측면 이동을 억제하는 메모리 소자
US8404549B2 (en) 2008-11-06 2013-03-26 Spansion Llc Fabricating method of mirror bit memory device having split ONO film with top oxide film formed by oxidation process
CN102097385B (zh) * 2009-12-15 2014-05-07 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102097383B (zh) 2009-12-15 2013-06-19 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102097490A (zh) 2009-12-15 2011-06-15 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102110657A (zh) * 2009-12-29 2011-06-29 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102110658B (zh) * 2009-12-29 2013-07-17 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN101807581B (zh) * 2010-02-05 2013-09-04 上海宏力半导体制造有限公司 共享字线的无触点分栅式闪存及其制造方法
US8471328B2 (en) 2010-07-26 2013-06-25 United Microelectronics Corp. Non-volatile memory and manufacturing method thereof
US8217456B1 (en) 2011-03-11 2012-07-10 International Business Machines Corporation Low capacitance hi-K dual work function metal gate body-contacted field effect transistor
CN102420115B (zh) * 2011-03-30 2013-10-09 上海华力微电子有限公司 一种减小半导体器件中交叠电容的方法
CN103137627A (zh) * 2011-11-25 2013-06-05 旺宏电子股份有限公司 记忆元件及其制造方法
US9012975B2 (en) 2012-06-14 2015-04-21 United Microelectronics Corp. Field effect transistor and manufacturing method thereof
US9508835B2 (en) 2013-01-15 2016-11-29 United Microelectronics Corp. Non-volatile memory structure and manufacturing method thereof
KR101366742B1 (ko) * 2013-02-19 2014-02-25 서강대학교산학협력단 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법
US9136276B1 (en) * 2014-04-18 2015-09-15 United Microelectronics Corp. Memory cell structure and method for forming the same
US9349815B2 (en) * 2014-09-17 2016-05-24 United Microelectronics Corp. Semiconductor structure and a fabricating method thereof
US9431424B1 (en) * 2015-10-01 2016-08-30 Globalfoundries Inc. Method for creating metal gate resistor in FDSOL and resulting device
JP6649150B2 (ja) * 2016-03-28 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9929056B1 (en) 2016-11-22 2018-03-27 United Microelectronics Corp. Method for forming gate structures in different operation voltages

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5067108A (en) 1990-01-22 1991-11-19 Silicon Storage Technology, Inc. Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5467308A (en) 1994-04-05 1995-11-14 Motorola Inc. Cross-point eeprom memory array
KR960006004A (ko) * 1994-07-25 1996-02-23 김주용 반도체 소자 및 그 제조방법
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JPH11163323A (ja) * 1997-11-26 1999-06-18 Toshiba Corp 半導体装置とこの半導体装置の製造方法
CN1216427C (zh) 1998-12-07 2005-08-24 英特尔公司 带凹槽栅极的晶体管
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
US6388293B1 (en) 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
US6271094B1 (en) * 2000-02-14 2001-08-07 International Business Machines Corporation Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance
US6399469B1 (en) * 2000-07-10 2002-06-04 Advanced Micro Devices, Inc. Fabrication of a notched gate structure for a field effect transistor using a single patterning and etch process
US6645840B2 (en) * 2000-10-19 2003-11-11 Texas Instruments Incorporated Multi-layered polysilicon process
US6461904B1 (en) 2001-01-09 2002-10-08 Cypress Semiconductor Corp. Structure and method for making a notched transistor with spacers
US6437377B1 (en) 2001-01-24 2002-08-20 International Business Machines Corporation Low dielectric constant sidewall spacer using notch gate process
US6580136B2 (en) 2001-01-30 2003-06-17 International Business Machines Corporation Method for delineation of eDRAM support device notched gate
US6551941B2 (en) 2001-02-22 2003-04-22 Applied Materials, Inc. Method of forming a notched silicon-containing gate structure
US6509219B2 (en) 2001-03-19 2003-01-21 International Business Machines Corporation Fabrication of notched gates by passivating partially etched gate sidewalls and then using an isotropic etch
US6506649B2 (en) 2001-03-19 2003-01-14 International Business Machines Corporation Method for forming notch gate having self-aligned raised source/drain structure
US6528363B2 (en) 2001-03-19 2003-03-04 International Business Machines Corporation Fabrication of notched gates by passivating partially etched gate sidewalls and then using an isotropic etch
KR100355035B1 (en) * 2001-04-03 2002-10-05 Samsung Electronics Co Ltd Method for fabricating semiconductor device by using notch gate
US6541320B2 (en) 2001-08-10 2003-04-01 International Business Machines Corporation Method to controllably form notched polysilicon gate structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI499041B (zh) * 2010-07-26 2015-09-01 United Microelectronics Corp 非揮發性記憶體及其製造方法

Also Published As

Publication number Publication date
KR20040082018A (ko) 2004-09-23
JP2004282083A (ja) 2004-10-07
JP4417145B2 (ja) 2010-02-17
TW200419788A (en) 2004-10-01
US6806517B2 (en) 2004-10-19
US20040183106A1 (en) 2004-09-23
CN1531107A (zh) 2004-09-22
CN100385678C (zh) 2008-04-30
KR100546352B1 (ko) 2006-01-26
FR2852734B1 (fr) 2008-02-29
FR2852734A1 (fr) 2004-09-24

Similar Documents

Publication Publication Date Title
TWI231600B (en) Flash memory having local sonos structure using notched gate and manufacturing method thereof
US8835295B2 (en) Split gate memory device with gap spacer
US7838365B2 (en) SONOS memory device having curved surface and method for fabricating the same
US8071449B2 (en) Semiconductor storage device and method for manufacturing the same
US7795088B2 (en) Method for manufacturing memory cell
US7341912B2 (en) Split gate flash memory device having self-aligned control gate and method of manufacturing the same
US9070759B2 (en) Semiconductor device and method of making same
EP2013900A1 (en) Non-volatile memory device
US7939880B2 (en) Split gate non-volatile memory cell
JP2006114905A (ja) 不揮発性の半導体メモリ素子
US9263595B2 (en) Non-volatile memories and methods of fabrication thereof
US20140091383A1 (en) Semiconductor device
US20090023259A1 (en) Method of Producing Non Volatile Memory Device
US9418864B2 (en) Method of forming a non volatile memory device using wet etching
US9589977B1 (en) Non-volatile memory and fabricating method thereof
KR100742758B1 (ko) 플래시 메모리 소자 및 그 제조방법
JP4895823B2 (ja) 半導体装置
US20110018049A1 (en) Charge trapping device and method for manufacturing the same
US20080272427A1 (en) Sonos Memory Device With Reduced Short-Channel Effects
US7851892B2 (en) Semiconductor memory device and method for fabricating the same
US11978772B2 (en) Method of manufacturing semiconductor device
Oh et al. 3D gate-all-around bandgap-engineered SONOS flash memory in vertical silicon pillar with metal gate
CN115101529A (zh) 一种半导体结构及其制备方法
KR20080029656A (ko) 게이트 유전체 및 그 제조 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees