JP5438300B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、より具体的には、メモリセル当たり２ビットを記憶可能なＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型の不揮発性半導体記憶装置及びその製造方法に関する。

近年、不揮発性半導体記憶装置の需要が益々増えてきている。ＭＯＳトランジスタ構造を備える不揮発性半導体記憶装置のメモリセルは、大別してシリコン酸化膜（ＳｉＯ_２）−シリコン窒化膜（ＳｉＮ）−シリコン酸化膜（ＳｉＯ_２）の３層膜（以下、「ＯＮＯ膜」と略称する）に電荷をトラップさせるＭＯＮＯＳ型と、フローティングゲートに電荷を保持するフローティングゲート（ＦＧ）型がある。ＭＯＮＯＳ型メモリセルでは、ゲート電極の左右に記憶サイトがあり夫々独立に書き込みできるのでメモリセル当たり２ビットを記憶することができる。近年記憶するデータが、文書から静止画、更に動画となるに従い、必要な記憶容量が飛躍的に増大している。そのため、不揮発性半導体記憶装置も安価で大容量のものが求められている。そのため、１セルで２ビット記憶できるＭＯＮＯＳ型の不揮発性半導体記憶装置に対する需要も高まっている。

従来の最も簡単な構造のＭＯＮＯＳ型メモリセルの製造工程（第１従来例）を、図７（ａ）〜（ｄ）に示し、その製造工程を順に説明する。図７（ａ）に示すように、半導体基板（シリコン基板）１上にシリコン酸化膜２１（膜厚：３ｎｍ〜１０ｎｍ）、シリコン窒化膜２２（膜厚：５ｎｍ〜１２ｎｍ）、シリコン酸化膜２３（膜厚：８ｎｍ〜１５ｎｍ）を堆積する。次に、図７（ｂ）に示すように、ゲート電極膜３（例えば、多結晶シリコン膜等）を堆積する。引き続き、図７（ｃ）に示すように、ゲート電極膜３をメモリセルトランジスタに必要な形状及び寸法に加工してゲート電極４を形成する。引き続き、図７（ｄ）に示すように、ゲート電極４をマスクにして、不純物注入によりゲート電極４の左右に不純物拡散層７を形成して、ＭＯＮＯＳ型メモリセルが完成する。

ＭＯＮＯＳ型メモリセルの記憶原理は、図８に示す左右に分離して形成された記憶サイト２４の破線楕円で示している部分にチャネルホットエレクトロンで注入された電子が、当該記憶サイト２４内のシリコン窒化膜２２中に捕獲され保持されることである。消去は半導体基板１と不純物拡散層６間に所定の正電圧（例えば、＋５Ｖ）を印加し、ゲート電極４に所定の負電圧（例えば、−５Ｖ）を印加することにより、バンドベンディングによるバンド間トンネリングで発生するホール−電子対のホールが記憶サイト２４に注入されることにより保持されている電荷が消去される。しかし、図７に示す第１従来例の製造方法で作製されたＭＯＮＯＳ型不揮発性半導体記憶装置では、微細化が進むと左右の記憶サイト間の距離が短くなり、両記憶サイト間にあるシリコン窒化膜中を電子がドリフト移動して保持電荷である電子が分散してしまうため、記憶保持が困難となる問題がある。

この問題点を改善すべく、幾つかの改良発明が開示されており、例えば、下記特許文献１に開示された「不揮発性半導体記憶装置およびその製造方法」、或いは、下記特許文献２に開示された「ツインＮＡＮＤ素子構造、そのアレイ動作およびその製造方法」等がある。特許文献１に開示された実施例の１つを例に、その改良発明（第２従来例）について説明する。図９（ａ）〜（ｈ）に当該改良発明の製造工程の工程断面図を示す。

先ず、図９（ａ）に示すように、上記の第１従来例と同様に、シリコン基板１上にＯＮＯ膜２１，２２，２３を堆積する。次に、図９（ｂ）に示すように、シリコン窒化膜２５を堆積する。引き続き、図９（ｃ）に示すように、シリコン窒化膜２５をゲート電極とはネガポジ逆のマスクで加工する。ここで、ＯＮＯ膜２１，２２，２３の上２層のシリコン酸化膜２１とシリコン窒化膜２２までエッチングし、下層のシリコン酸化膜２３は残しておく。引き続き、図９（ｄ）に示すように、下層のシリコン酸化膜２３をＨＦ溶液で除去洗浄して、熱酸化を行う。これにより、シリコン基板１の露出表面上にシリコン酸化膜２７が形成され、シリコン窒化膜２５上にシリコン酸化膜２６が形成される。次に、図９（ｅ）に示すように、ゲート電極材料を堆積して、シリコン窒化膜２５を加工してできた溝を充填した後に、化学機械研磨（ＣＭＰ）法で余分な部分を研磨して除去し、ゲート電極２８を形成する。次に、図９（ｆ）に示すように、ウェットエッチングでシリコン酸化膜２６とシリコン窒化膜２５をエッチングする。引き続き、図９（ｇ）に示すように、第２ゲート電極材料を堆積した後、エッチバックして側壁にゲート電極スペーサ２９を形成する。次に、図９（ｈ）に示すように、ゲート電極２８とゲート電極スペーサ２９をマスクにして、不純物を注入して不純物拡散層７を形成する。最後に、図９（ｉ）に示すように、ゲート電極２８とゲート電極スペーサ２９をマスクにして、ＯＮＯ膜２１，２２，２３をエッチングして、ＭＯＮＯＳ型メモリセルが完成する。

特開２００３−３１８２９０号公報 特開２００３−１６３２９２号公報

しかし、上記第２従来例等に示されているＯＮＯ膜の記憶サイトの分離方法には、以下に示す２つの問題がある。第１の問題は、複雑なエッチング工程と堆積工程を繰り返す必要がある点である。第２従来例に示したように、堆積とエッチバックまたはＣＭＰが数回繰り返されている。上記第２従来例以外にも幾つかの改良発明が提案されているが、全て堆積とエッチングを繰り返す必要がある。そのため製造工程が長くなり製造コストが高騰するという欠点がある。第２の問題は、記憶領域または記憶領域に挟まれた中央のチャネル部分のシリコン基板上をドライエッチングする必要がある点である。そのため、シリコン基板表面へのエッチングダメージが避けられなかった。

本発明は、上記問題点に鑑みてなされたものであり、その目的は、ＭＯＮＯＳ型メモリセル等のメモリセル当たりに２つの記憶サイトを有する不揮発性半導体記憶装置に好適で、簡単な製造工程により半導体基板表面へのダメージを抑制して記憶サイトを分離可能な製造方法を提供する点にある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板表面の全面にゲート酸化膜とゲート電極膜を順番に堆積する工程と、前記ゲート電極膜をパターニングしてゲート電極を形成する工程と、前記ゲート酸化膜を等方性エッチングでエッチングし、前記ゲート電極の周縁部下側に位置する前記ゲート酸化膜を横方向からエッチング除去する工程と、電荷保持膜を全面に堆積し、前記ゲート電極の周縁部下側の前記ゲート酸化膜がエッチング除去された後の間隙部を前記電荷保持膜により充填する工程と、前記ゲート電極をマスクにして前記半導体基板と逆の導電型の不純物を注入して前記ゲート電極の両側にソース及びドレイン領域となる不純物拡散領域を形成する工程と、前記電荷保持膜を異方性エッチングでエッチングする工程と、を有し、前記ゲート酸化膜を等方性エッチングした後、前記電荷保持膜を堆積する前に、前記間隙部の表面を含む全面に、前記間隙部の高さの増加分に等しい膜厚の犠牲酸化膜を熱酸化法により堆積し、前記犠牲酸化膜をウェットエッチングにより除去して、前記間隙部の高さを前記ゲート酸化膜より大きくすることを第１の特徴とする。

本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１の特徴に加えて、更に、前記ゲート酸化膜がシリコン酸化膜であり、前記ゲート酸化膜の等方性エッチングは、ＨＦ溶液によるウェットエッチングであることを第２の特徴とする。

上記第１または第２の特徴の不揮発性半導体記憶装置の製造方法によれば、メモリセル当たりに２つの記憶サイト（電荷保持領域）を有するＭＯＳトランジスタ構造のメモリセルを、ゲート電極下のチャンネル領域となる半導体基板表面に対してドライエッチングによるダメージを与えることなく製造できる。本特徴の製造方法により、ゲート電極下にゲート電極より短いゲート酸化膜と、そのゲート酸化膜を挟んで分離された電荷保持膜が形成されるため、２つの電荷保持領域間で保持電荷のドリフト移動の生じない安定した電荷保持性能を有する不揮発性半導体記憶装置を製造することができる。また、本特徴の製造方法では、通常のＭＯＳトランジスタの製造工程に対して、少なくとも、ゲート酸化膜を等方性エッチングでエッチングする工程と、電荷保持膜を堆積する工程を追加するだけで、メモリセル当たりに２つの電荷保持領域を有するＭＯＳトランジスタ構造のメモリセルを製造できる。尚、後述するように、ゲート電極の側壁にスペーサを備える一般的なＭＯＳトランジスタでは、そのスペーサ形成時に異方性エッチングを伴うので、スペーサ用絶縁膜の異方性エッチングに連続して同一工程内で電荷保持膜のエッチングができるので、電荷保持膜のエッチングは実質的な工程の追加とはならない。更に、犠牲酸化膜の膜厚を調整することで、間隙部の高さによって規定されるゲート電極下の電荷保持膜（例えば、ＯＮＯ膜）の誘電率で換算した実効膜厚の調整が可能となる。

本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１または第２の特徴に加えて、更に、前記電荷保持膜を全面に堆積する工程において、先ず、第１絶縁膜を堆積して、前記ゲート電極の周縁部下側の前記間隙部の上面、側面、下面に沿って、前記間隙部内が全て充填されない膜厚で形成し、前記第１絶縁膜の第１層を形成し、引き続き、第２絶縁膜を堆積し、前記間隙部内の前記第１絶縁膜の第１層の内側に残された空間を前記第２絶縁膜により充填して前記第２絶縁膜の第２層を形成し、前記ゲート電極の周縁部下側の前記間隙部に、前記第１絶縁膜の第１層に上下から挟まれた前記第２絶縁膜の第２層の３層からなる電荷保持部を形成することを第３の特徴とする。

本発明に係る不揮発性半導体記憶装置の製造方法は、上記第３の特徴に加えて、更に、前記第１絶縁膜がシリコン酸化膜で、前記第２絶縁膜がシリコン窒化膜であることを第４の特徴とする。

本発明に係る不揮発性半導体記憶装置の製造方法は、上記第４の特徴に加えて、更に、前記第１絶縁膜の堆積を、熱酸化法と化学気相堆積法の何れか一方または両方を用いて行うことを第５の特徴とする。

本発明に係る不揮発性半導体記憶装置の製造方法は、上記第４または第５の特徴に加えて、更に、前記第２絶縁膜の堆積を、化学気相堆積法を用いて行うことを第６の特徴とする。

上記第３乃至第６の何れか特徴の不揮発性半導体記憶装置の製造方法によれば、第１絶縁膜の電位障壁を越えて第２絶縁膜内の電荷捕獲サイトに電荷を注入してデータの書き込みを行い、注入した電荷を不揮発的に保持可能なＭＯＮＯＳ型メモリセル等のメモリセル当たりに２つの記憶サイトを有するメモリセルトランジスタを、ゲート電極下のチャンネル領域となる半導体基板表面に対してドライエッチングによるダメージを与えることなく、更に、通常のＭＯＳトランジスタの製造工程に対して、少なくともゲート酸化膜を等方性エッチングでエッチングする工程と、第１及び第２絶縁膜を堆積する工程を追加するだけの簡単な製造工程で製造することが可能となる。

本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１または第２の特徴に加え、更に、前記電荷保持膜を全面に堆積する工程において、先ず、第１絶縁膜を堆積して、前記ゲート電極の周縁部下側の前記間隙部の上面、側面、下面に沿って、前記間隙部内が全て充填されない膜厚で形成し、前記第１絶縁膜の第１層を形成し、引き続き、導電性材料膜を堆積し、前記間隙部内の前記第１絶縁膜の第１層の内側に残された空間を前記導電性材料膜により充填して前記導電性材料膜の第２層を形成し、前記ゲート電極の周縁部下側の前記間隙部に、前記第１絶縁膜の第１層に上下から挟まれた前記導電性材料膜の第２層の３層からなる電荷保持部を形成することを第７の特徴とする。

上記第７の特徴の不揮発性半導体記憶装置の製造方法によれば、第１絶縁膜の電位障壁を越えて導電性材料膜内に電荷を注入してデータの書き込みを行い、注入した電荷を不揮発的に保持可能なフローティングゲート型のメモリセル当たりに２つの記憶サイトを有するメモリセルトランジスタを、ゲート電極下のチャンネル領域となる半導体基板表面に対してドライエッチングによるダメージを与えることなく、更に、通常のＭＯＳトランジスタの製造工程に対して、少なくともゲート酸化膜を等方性エッチングでエッチングする工程と、第１絶縁膜及び導電性材料膜を堆積する工程を追加するだけの簡単な製造工程で製造することが可能となる。

本発明に係る不揮発性半導体記憶装置の製造方法は、上記何れかの特徴に加えて、更に、前記電荷保持膜を異方性エッチングする前に、前記ゲート電極の側壁スペーサとなるスペーサ用絶縁膜を前記電荷保持膜上に堆積し、前記電荷保持膜の異方性エッチングを、前記スペーサ用絶縁膜の異方性エッチングに連続して行うことを第８の特徴とする。

上記第８の特徴の不揮発性半導体記憶装置の製造方法によれば、側壁スペーサを形成するための異方性エッチングで同時に電荷保持膜の異方性エッチングできるので、電荷保持膜のエッチングのための工程を個別に設ける必要がなく、製造工程の簡略化が図れる。

本発明に係る不揮発性半導体記憶装置の製造方法は、上記何れかの特徴に加えて、更に、前記電荷保持膜が、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造の積層膜からなり、前記電荷保持膜の膜厚を前記ゲート酸化膜より厚く形成し、前記電荷保持膜の膜厚或いは前記電荷保持膜の各積層膜の膜厚比の少なくとも何れか一方を調整することにより、前記電荷保持膜と前記ゲート酸化膜の夫々の電気容量的な実効膜厚を所定の誤差範囲内で等しくすることを第９の特徴とする。ここで、前記電荷保持膜の膜厚を前記ゲート酸化膜より厚く形成することを、前記電荷保持膜を構成する前記シリコン酸化膜を熱酸化法により形成することで行っても良く、或いは、前記ゲート酸化膜を等方性エッチングした後、前記電荷保持膜を堆積する前に、前記間隙部の表面を含む全面に犠牲酸化膜を熱酸化法により堆積し、前記犠牲酸化膜をウェットエッチングにより除去して、前記間隙部の高さを前記ゲート酸化膜より大きくすることにより行っても良い。

上記第９の特徴の不揮発性半導体記憶装置の製造方法によれば、半導体基板表面の不純物濃度及びゲート酸化膜及び電荷保持膜からなるゲート電極下のゲート絶縁膜の膜厚等で決定されるトランジスタの閾値電圧を、電荷保持膜部分とゲート酸化膜部分の間で同じ半導体基板表面の不純物濃度を用いて、電荷保持膜部分とゲート酸化膜部分のゲート全域で略同じ閾値電圧とすることが可能となり、閾値電圧の最適化が容易となって製造効率上も都合が良い。

次に、本発明に係る不揮発性半導体記憶装置の製造方法（以下、適宜「本発明方法」と称す）について、図面を参照して説明する。

〈第１実施形態〉
図１に、本発明方法で製造される不揮発性半導体記憶装置のメモリセル当たり２つの記憶サイトを有するＭＯＮＯＳ型メモリセル（以下、単に「本発明メモリセル」と称す）の断面構造を模式的に示す概略断面図である。図１に示すように、本発明メモリセルは、その基本構造として、シリコン基板（半導体基板）１上に形成されたゲート酸化膜２とゲート電極４、及び、ゲート電極４を挟んだ両側のシリコン基板１表面に形成された不純物拡散領域７からなるソース及びドレイン領域を備えたＭＯＳトランジスタ構造となっている。更に、本発明メモリセルは、ゲート電極４の周縁部下側部分のゲート酸化膜２がエッチング除去された後に間隙部が形成され、その間隙部の上面、側面、下面（夫々、ゲート電極４の周縁部の下面、ゲート酸化膜２の側面、シリコン基板１表面に相当）に沿って、間隙部内が全て充填されない膜厚でシリコン酸化膜５（第１絶縁膜）が形成され、そのシリコン酸化膜５に挟まれた領域にシリコン窒化膜６（第２絶縁膜）が形成され、ゲート酸化膜２の両側に位置する２個所の間隙部内に夫々、シリコン酸化膜５−シリコン窒化膜６−シリコン酸化膜５からなる３層のＯＮＯ膜（電荷保持膜）が形成されている。従って、本発明メモリセルは、ゲート電極４の２個所の周縁部においてＭＯＮＯＳ構造が形成され、各ＯＮＯ膜内に形成される２つの記憶サイトがゲート酸化膜２で分離された、メモリセル当たり２つの記憶サイトを有するＭＯＮＯＳ型メモリセルとなっている。

次に、本発明メモリセルの製造工程を含む本発明方法について図２及び図３を参照して説明する。図２は、本発明方法の第１実施形態における処理工程を示す工程断面図であり、図３は、その一部の工程の変形例を示す工程断面図である。

先ず、図２（ａ）に示すように、シリコン基板１上に、熱酸化によりゲート酸化膜２を膜厚１５ｎｍ程度で形成する。引き続き、図２（ｂ）に示すように、ゲート電極４となるゲート電極膜３（例えば、多結晶シリコン膜）を膜厚２５０ｎｍ程度で全面に堆積する。次に、図２（ｃ）に示すように、ゲート電極膜３を必要なゲート長及びパターンにエッチング加工してゲート電極４を形成する。現在の微細加工技術では、ゲート長は２００ｎｍ程度であるが、勿論今後の微細加工技術の発展により更に縮小可能である。ここまでは、従来のＭＯＳトランジスタの製造工程と同じであり、新規の複雑な工程を必要としていない。

次に、図２（ｄ）に示すように、等方性エッチチングによりゲート酸化膜２のゲート電極４の周縁部下側部分を横方向にエッチングする。ゲート酸化膜２の等方性エッチチングは、例えば、２３℃〜２５℃の１％ＨＦ溶液中に浸し、横方向エッチング量を液に浸す時間で制御するウェットエッチングにより行う。ゲート酸化膜２の横方向エッチング量は、ゲート電極４のゲート長の１／２以下程度に制御する必要があり、２００〜２５０ｎｍのゲート長では２０ｎｍ〜８０ｎｍ程度が形成可能である。ゲート電極４の周縁部下側部分のゲート酸化膜２がエッチング除去された後にゲート酸化膜２の膜厚と同じ高さ１５ｎｍの間隙部２ａが形成される。

次に、図２（ｅ）に示すように、シリコン酸化膜５を全面に堆積する。例えば、高温ＣＶＤ酸化膜（ＨＴＯ）を５ｎｍ程度の膜厚で堆積する。１５ｎｍあった間隙部２ａの上面、側面及び下面に夫々シリコン酸化膜５が堆積し、高さが５ｎｍ程度の間隙部２ｂが残る。また、シリコン酸化膜５の他の堆積方法としては、熱酸化により、熱酸化膜を６ｎｍ程度の膜厚で堆積する。熱酸化法の場合は、シリコン基板１とゲート電極４のＳｉが夫々約３ｎｍずつ消費されて熱酸化膜が成長し、高さが９ｎｍ程度の間隙部２ｂが残る。またＣＶＤ法（化学気相堆積法）と熱酸化法を組み合わせて、シリコン酸化膜５を堆積することも可能である。

次に、図２（ｆ）に示すように、シリコン窒化膜６をＣＶＤ法により全面に堆積する。シリコン窒化膜６を堆積すると、図２（ｅ）に示す間隙部２ｂにシリコン窒化膜６が充填される結果、ゲート電極４の両方の周縁部下側にＯＮＯ膜（記憶サイト）が形成される。このＯＮＯをＭＯＮＯＳの記憶サイトとして利用する。全面に堆積するシリコン窒化膜６の膜厚は、間隙部２ｂの高さ（例えば５ｎｍまたは９ｎｍ）の半分以上が必要である。

次に、図２（ｇ）に示すように、ゲート電極４をマスクにして、シリコン基板１と逆の導電型の不純物を注入して不純物拡散領域７を形成する。これにより、ゲート電極４の両側のシリコン基板１表面にソース及びドレイン領域が形成される。

次に、図２（ｈ）に示すように、シリコン酸化膜５とシリコン窒化膜６を、ゲート電極４をマスクにして異方性エッチングによりエッチバックする。これにより、ゲート電極４の周縁部下側部分の間隙部２ａ内のＯＮＯ膜、及び、ゲート電極４の両側壁部分のシリコン酸化膜５とシリコン窒化膜６がエッチングされずに残存し、ゲート電極４及び不純物拡散領域７の上面のシリコン酸化膜５とシリコン窒化膜６がエッチング除去され、本発明メモリセルが完成する。

以上の図２（ａ）〜（ｈ）までの工程において、本発明メモリセル周辺の通常のＭＯＳトランジスタの形成領域において、ゲート酸化膜２の等方性エッチチング及びシリコン酸化膜５とシリコン窒化膜６の堆積の各処理をレジストパターン等でマスクして行わなければ、通常のＭＯＳトランジスタが、本発明メモリセルと同時に形成される。ここで、本発明メモリセル及び通常のＭＯＳトランジスタのゲート電極４及び不純物拡散領域７の露出面に対して、高融点金属（例えば、タングステン、チタン、コバルト等）をスパッタリング等で堆積し、熱処理を施し、周辺の未反応金属膜を除去して、ゲート電極４及び不純物拡散領域７の露出面のみを選択的にシリサイド化するようにしても良い。尚、周辺トランジスタは、本発明メモリセルとは別工程で形成するようにしても構わない。

この後は、既知の方法を使って、層間絶縁膜（シリコン酸化膜）８を堆積し、所定個所に、ゲート電極４及び不純物拡散領域７との電気的接続用のコンタクトホールを形成して、その中にコンタクトプラグ金属９（タングステン等）を充填し、層間絶縁膜８及びコンタクトプラグ金属９の上面に金属配線１０をパターニングし、更に、保護膜１１を堆積することにより、図２（ｉ）に示すように、本発明メモリセルを備えた不揮発性半導体記憶装置が完成する。

次に、上記第１実施形態の本発明方法の別実施形態を、図３を参照して説明する。図２に示す実施形態では、図２（ｈ）に示すシリコン酸化膜５とシリコン窒化膜６を、ゲート電極４をマスクにしてエッチバックする工程に代えて、図２（ｆ）に示すシリコン窒化膜６を堆積し、周辺ＭＯＳトランジスタの不純物拡散領域より先に、本発明メモリセルの不純物拡散領域７を、ゲート電極４をマスクにして形成した後に、周辺ＭＯＳトランジスタのゲート電極の側壁スペーサ１２となるスペーサ用絶縁膜を堆積し、図３（ａ）に示すように、スペーサ用絶縁膜を異方性エッチングによりエッチバックする。この時、スペーサ用絶縁膜の異方性エッチングに連続して、シリコン酸化膜５とシリコン窒化膜６を、異方性エッチングによりエッチバックする。図３（ｂ）に、本別実施形態の方法で作製した本発明メモリセルの最終の断面構造を示す。

更に、上記第１実施形態の本発明方法の他の別実施形態として、図２（ｈ）に示すシリコン酸化膜５とシリコン窒化膜６を、ゲート電極４をマスクにしてエッチバックする工程に代えて、図２（ｆ）に示すシリコン窒化膜６を堆積後に、周辺ＭＯＳトランジスタ及び本発明メモリセルのゲート電極４の側壁スペーサ１２となるスペーサ用絶縁膜を堆積し、図３（ａ）に示すように、スペーサ用絶縁膜を異方性エッチングによりエッチバックし、本発明メモリセルと周辺ＭＯＳトランジスタに対して、ゲート電極４と側壁スペーサ１２をマスクにして不純物注入を同時に行い、不純物拡散領域７を形成するようにしても良い。

次に、本発明メモリセルの基本的なメモリ動作について、図４を参照して簡単に説明する。先ず、書き込み動作について説明する。図４（ａ）に示すように、シリコン基板１と第１の不純物拡散領域（ソース領域）７ａの各電位を接地電位（０Ｖ）とし、第２の不純物拡散領域（ドレイン領域）７ｂに３〜５Ｖの電位を、ゲート電極４に４〜６Ｖの電位を印加する。これにより、ソース領域７ａからドレイン領域７ｂへ矢示するような電子の流れ（逆方向はチャネル電流）が生じ、ドレイン領域７ｂとチャネル領域の境界近傍でチャネルホットエレクトロン（ＣＨＥ）が発生し、その一部がドレイン領域７ｂ側のＯＮＯ膜のシリコン酸化膜５の電位障壁を乗り越えてシリコン窒化膜６の捕獲領域に捕獲され電荷が保持されることでデータが書き込まれる。第１及び第２拡散領域（ソース及びドレイン領域）７ａ、７ｂに印加する電位を入れ替えると、チャネル電流の向きが反転して、ソース領域７ａとチャネル領域の境界近傍でチャネルホットエレクトロン（ＣＨＥ）が発生し、その一部がソース領域７ａ側のＯＮＯ膜のシリコン酸化膜５の電位障壁を乗り越えてシリコン窒化膜６の捕獲領域に捕獲され電荷が保持されることでデータが書き込まれる。これにより、メモリセル当たり２ビットのデータを書き込みできる。

次に、消去動作について説明する。図４（ｂ）に示すように、シリコン基板１の電位を接地電位（０Ｖ）とし、第１及び第２拡散領域（ソース及びドレイン領域）７ａ、７ｂの消去したいＯＮＯ膜側の何れか一方または両方に４Ｖ〜６Ｖの電位を印加する。消去しない側ＯＮＯ膜側の電位は、接地電位（０Ｖ）とする。図４（ｂ）は、ドレイン領域７ｂ側のＯＮＯ膜を消去する場合を示している。これにより、ドレイン領域７ｂ（またはソース領域７ａ）の端部のゲート電極４と重なる部分でバンド−バンド間トンネリング現象によりホール・電子対が発生し、ホールの一部がＯＮＯ膜のシリコン酸化膜５の電位障壁を越えてシリコン窒化膜６中の捕獲領域に入り、捕獲されている電子と打ち消しあって、シリコン窒化膜６中の捕獲電子による記憶データが消去される。以上、本発明メモリセルでは、メモリセル単位または記憶サイト単位での消去動作が可能である。

次に、読み出し動作について説明する。図４（ｃ）に示すように、ドレイン領域７ｂ側のＯＮＯ膜（記憶サイト）のデータを読み出す場合には、シリコン基板１と第２の不純物拡散領域（ドレイン領域）７ｂの各電位を接地電位（０Ｖ）とし、第１の不純物拡散領域（ソース領域）７ａに１〜２Ｖの電位を、ゲート電極４に２〜４Ｖの電位を印加する。これにより、ドレイン領域７ｂ側のＯＮＯ膜に電子が捕獲されている書き込み状態では、当該捕獲電子による電界の影響でトランジスタの閾値電圧が高くなり、ソース領域７ａ側からドレイン領域７ｂ側へ電流が流れない。また、ドレイン領域７ｂ側のＯＮＯ膜に電子が捕獲されていない消去状態では、ソース領域７ａがドレイン領域７ｂより高電位であるため、ソース領域７ａ側のＯＮＯ膜の電子の捕獲状態に関係なく、トランジスタの閾値電圧が低くなり、ソース領域７ａ側からドレイン領域７ｂ側へ電流が流れる。従って、ドレイン領域７ｂ側のＯＮＯ膜の電子の捕獲状態による記憶データの読み出しが可能となる。逆に、第１及び第２拡散領域（ソース及びドレイン領域）７ａ、７ｂに印加する電位を入れ替えれば、ソース領域７ａ側のＯＮＯ膜（記憶サイト）のデータを読み出すことができる。

本発明メモリセルは、図１に示すように、ゲート酸化膜２を挟んで左右２つのＯＮＯ膜内に夫々形成される記憶サイトは、ゲート酸化膜２で電気的に分離されているので、左右の記憶サイト間で電荷の干渉がない。左右の記憶サイトに対して独立に書き込み動作を行うため、一方の記憶サイトが消去状態で、他方の記憶サイトが書き込み状態の場合も有り得る。この場合、消去状態が必ずしも中性とは限らず、消去動作時に注入されるホールが過剰な場合、捕獲電子と中和されなかった余剰ホールがＯＮＯ膜内に保持されている場合がある。図４（ｄ）に示すように、第２の不純物拡散領域（ドレイン領域）７ｂ側に電子１３が捕獲され、第１の不純物拡散領域（ソース領域）７ａ側にホール１４が捕獲されている場合、ソース領域７ａ側の記憶サイトの正電位に引き寄せられて、ドレイン領域７ｂ側の記憶サイトの捕獲電子１３が拡散する場合、従来の図８に示すＭＯＮＯＳ型メモリセルでは、当該捕獲電子の拡散によってデータが消失してしまう虞があったが、本発明メモリセルでは、２つの記憶サイト間にゲート酸化膜２が介在するため捕獲電子の拡散が防止され、記憶データの保持特性が向上する。

〈第２実施形態〉
次に、本発明方法の第２実施形態について、図５及び図６を参照して説明する。図５は、本発明方法の第２実施形態における処理工程を示す工程断面図であり、図６は、その一部の工程の変形例を示す工程断面図である。

第２実施形態に係る本発明方法は、図２（ｄ）に示すゲート酸化膜２の等方性エッチチングの終了までは、第１実施形態と同じである。よって、ゲート酸化膜２の等方性エッチチングの終了までの重複する説明は割愛する。図５（ａ）は、図２（ｄ）と同様に、ゲート電極４の周縁部下側部分のゲート酸化膜２がエッチング除去された後にゲート酸化膜２の膜厚と同じ高さ１５ｎｍの間隙部２ａが形成された状態を示している。

次に、第１実施形態では、シリコン酸化膜５を全面に堆積する（図２（ｅ））ところを、第２実施形態では、その前に、図５（ｂ）に示すように、犠牲酸化膜１５を熱酸化によって形成する。熱酸化では、成長膜厚の約半分の膜厚分のＳｉを消費する。例えば、８ｎｍの膜厚の犠牲酸化膜１５では、シリコン基板１側のＳｉを４ｎｍ、ゲート電極４側のＳｉを４ｎｍ、夫々消費し、上下合わせて８ｎｍのＳｉを消費する。

引き続き、図５（ｃ）に示すように、ウェットエッチングにより犠牲酸化膜１５を除去する。具体的には、犠牲酸化膜１５を除去するに必要な時間、２３℃〜２４℃１％ＨＦ溶液中に浸す。例えば、膜厚８ｎｍの犠牲酸化膜１５に対しては、８ｎｍ〜１０ｎｍの酸化膜をウェットエッチングするのに十分な時間、ＨＦ溶液に浸す。これにより、シリコン基板１とゲート電極４の間の犠牲酸化膜１５を除去後の間隙部２ｃの高さは、犠牲酸化前の１５ｎｍより、犠牲酸化膜１５が消費したＳｉ分（例えば、８ｎｍ）広がるので、ゲート酸化膜２の膜厚より大きくすることができる。

次に、図５（ｄ）に示すように、シリコン酸化膜５を、例えば熱酸化法或いはＣＶＤ法を用いて、間隙部２ｂが残る程度の膜厚（例えば、６ｎｍ〜８ｎｍ）で全面に堆積する。シリコン酸化膜５の堆積は、ＣＶＤ法でシリコン酸化膜を形成後に、熱酸化を行い形成することもできる。シリコン酸化膜５の堆積は、第１実施形態（図２（ｅ）参照）と同じである。

次に、図５（ｅ）に示すように、シリコン窒化膜６をＣＶＤ法により全面に堆積する。その膜厚は、間隙部２ｂの高さの半分以上が必要である。図２（ｅ）に示す間隙部２ｂにシリコン窒化膜６が充填される結果、ゲート電極４の両方の周縁部下側にＯＮＯ膜（記憶サイト）が形成される。一例として、ゲート酸化膜２の膜厚を１５ｎｍとし、犠牲酸化膜１５の膜厚を８ｎｍとし、シリコン酸化膜５の膜厚を６ｎｍとすると、間隙部２ｂの高さは１１ｎｍとなる。シリコン窒化膜を８ｎｍ堆積すると間隙部２ｂの高さ（１１ｎｍ）が埋まり、結果として６ｎｍ、１１ｎｍ、６ｎｍ（合計２３ｎｍ）のＯＮＯ膜が形成され、電気容量から見た換算膜厚は１７．５ｎｍのシリコン酸化膜とほぼ等価な膜厚になる。犠牲酸化膜厚を調整することで、ゲート酸化膜２の膜厚より薄い換算膜厚から厚い換算膜厚まで調整が可能で、要求されるトランジスタ特性に容易に適合可能となる。

次に、図５（ｆ）に示すように、ゲート電極４をマスクにして、シリコン基板１と逆の導電型の不純物を注入して不純物拡散領域７を形成する。これにより、ゲート電極４の両側のシリコン基板１表面にソース及びドレイン領域が形成される。不純物拡散領域７の形成は、第１実施形態（図２（ｇ）参照）と同じである。

次に、図５（ｇ）に示すように、シリコン酸化膜５とシリコン窒化膜６を、ゲート電極４をマスクにして異方性エッチングによりエッチバックする。これにより、ゲート電極４の周縁部下側部分の犠牲酸化膜１５除去後の間隙部２ｃ内のＯＮＯ膜、及び、ゲート電極４の両側壁部分のシリコン酸化膜５とシリコン窒化膜６がエッチングされずに残存し、ゲート電極４及び不純物拡散領域７の上面のシリコン酸化膜５とシリコン窒化膜６がエッチング除去され、本発明メモリセルが完成する。シリコン酸化膜５とシリコン窒化膜６の異方性エッチングは、第１実施形態（図２（ｈ）参照）と同じである。

この後は、既知の方法を使って、層間絶縁膜（シリコン酸化膜）８を堆積し、所定個所に、ゲート電極４及び不純物拡散領域７との電気的接続用のコンタクトホールを形成して、その中にコンタクトプラグ金属９（タングステン等）を充填し、層間絶縁膜８及びコンタクトプラグ金属９の上面に金属配線１０をパターニングし、更に、保護膜１１を堆積することにより、図５（ｈ）に示すように、本発明メモリセルを備えた不揮発性半導体記憶装置が完成する。

次に、上記第２実施形態の本発明方法の別実施形態を、図６を参照して説明する。図５に示す実施形態では、図５（ｇ）に示すシリコン酸化膜５とシリコン窒化膜６を、ゲート電極４をマスクにしてエッチバックする工程に代えて、図５（ｅ）に示すシリコン窒化膜６を堆積し、周辺ＭＯＳトランジスタの不純物拡散領域より先に、本発明メモリセルの不純物拡散領域７を、ゲート電極４をマスクにして形成した後に、周辺ＭＯＳトランジスタのゲート電極の側壁スペーサとなるスペーサ用絶縁膜１２を堆積し、図６（ａ）に示すように、スペーサ用絶縁膜１２を異方性エッチングによりエッチバックする。この時、スペーサ用絶縁膜１２の異方性エッチングに連続して、シリコン酸化膜５とシリコン窒化膜６を、異方性エッチングによりエッチバックする。図６（ｂ）に、本別実施形態の方法で作製した本発明メモリセルの最終の断面構造を示す。

更に、上記第１実施形態の本発明方法の他の別実施形態として、図５（ｇ）に示すシリコン酸化膜５とシリコン窒化膜６を、ゲート電極４をマスクにしてエッチバックする工程に代えて、図５（ｅ）に示すシリコン窒化膜６を堆積後に、周辺ＭＯＳトランジスタ及び本発明メモリセルのゲート電極４の側壁スペーサとなるスペーサ用絶縁膜１２を堆積し、図６（ａ）に示すように、スペーサ用絶縁膜１２を異方性エッチングによりエッチバックし、本発明メモリセルと周辺ＭＯＳトランジスタに対して、ゲート電極４と側壁スペーサ１２をマスクにして不純物注入を同時に行い、不純物拡散領域７を形成するようにしても良い。

第２実施形態の本発明メモリセルの基本的なメモリ動作は、第１実施形態の場合と同じであり、重複する説明は割愛する。但し、第２実施形態では、電荷保持膜であるＯＮＯ膜の物理的な膜厚を、ゲート酸化膜２の膜厚より厚い方向で独立に制御することにより、更に電荷保持特性で最適なＯＮＯ膜を形成することが可能である。

次に、ＯＮＯ膜（電荷保持膜）の電気容量的な実効膜厚の調整について説明する。上述の第２実施形態の実施例では、ゲート酸化膜２の膜厚１５ｎｍに対して、その両側のＯＮＯ膜（電荷保持膜）の膜厚は２３ｎｍであり、シリコン窒化膜の誘電率がシリコン酸化膜の略２倍であるので、電気容量的に１７．５ｎｍのシリコン酸化膜とほぼ等価な膜厚（電気容量的な実効膜厚）となり、電気容量的に見れば、ゲート酸化膜２とＯＮＯ膜間の実効膜厚の誤差は１６％程度である。犠牲酸化膜１５の形成工程（図５（ｂ）参照）の無い第１実施形態の場合には、ＯＮＯ膜の膜厚がゲート酸化膜２の膜厚と同じ１５ｎｍで、ＯＮＯ膜の各膜厚が夫々５ｎｍずつであるとすれば、電気容量的な実効膜厚は、約１２．５ｎｍとなり、ゲート酸化膜２とＯＮＯ膜間の実効膜厚の誤差は−１７％程度となる。また、第１実施形態において、ＯＮＯ膜のシリコン酸化膜５を熱酸化で６ｎｍ形成した場合のＯＮＯ膜の合計膜厚が２１ｎｍで、ＯＮＯ膜の各膜厚が６ｎｍ／９ｎｍ／６ｎｍであるとすれば、電気容量的な実効膜厚は、約１６．５ｎｍとなり、ゲート酸化膜２とＯＮＯ膜の間の実効膜厚の誤差は１０％程度となる。更に、第１実施形態において、ＯＮＯ膜のシリコン酸化膜５を熱酸化で５ｎｍ形成した場合のＯＮＯ膜の合計膜厚が２０ｎｍで、ＯＮＯ膜の各膜厚が５ｎｍ／１０ｎｍ／５ｎｍであるとすれば、電気容量的な実効膜厚は、約１５ｎｍとなり、ゲート酸化膜２とＯＮＯ膜の間の実効膜厚の誤差は０％程度となる。つまり、ＯＮＯ膜（電荷保持膜）を構成するシリコン酸化膜５を熱酸化で形成することで、ＯＮＯ膜の物理的な膜厚が増加し、その分ＯＮＯ膜の電気容量的な実効膜厚をゲート酸化膜２の膜厚に近付けることができる。但し、第１実施形態の場合には、ＯＮＯ膜の物理的な膜厚と電気容量的な実効膜厚の各調整は独立して行うことができないので、ＯＮＯ膜のシリコン酸化膜５の膜厚の調整の変動によって、ゲート酸化膜２とＯＮＯ膜の間の実効膜厚の誤差が大きく変動する。

第２実施形態の場合は、熱酸化で形成する犠牲酸化膜１５の膜厚を調整して間隙部２ｂの高さを更に調整することができるため、ＯＮＯ膜を構成するシリコン酸化膜５を熱酸化ではなく、ＣＶＤ法で形成する場合でも、ＯＮＯ膜の物理的な膜厚が増加し、その分ＯＮＯ膜の電気容量的な実効膜厚をゲート酸化膜２の膜厚に近付けることができる。更に、ＯＮＯ膜の物理的な膜厚と電気容量的な実効膜厚の各調整を独立して行うことができる。例えば、犠牲酸化膜１５の膜厚を８ｎｍから５ｎｍに変更して間隙部２ｂの高さを２０ｎｍとし、ＯＮＯ膜の各膜厚を５ｎｍ／１０ｎｍ／５ｎｍに調整すれば、電気容量的な実効膜厚は、約１５ｎｍとなり、ゲート酸化膜２とＯＮＯ膜の間の実効膜厚の誤差は０％程度となる。また、犠牲酸化膜１５の膜厚が８ｎｍで間隙部２ｂの高さが２３ｎｍであっても、ＯＮＯ膜のシリコン酸化膜５の膜厚を個別に調整して、ＯＮＯ膜の各膜厚を４ｎｍ／１５ｎｍ／４ｎｍとすれば、電気容量的な実効膜厚は、約１５．５ｎｍとなり、ゲート酸化膜２とＯＮＯ膜の間の実効膜厚の誤差を３％程度となる。

一般に、ＭＯＳトランジスタの閾値電圧を最適にする基板表面の不純物濃度は、ゲート絶縁膜の膜厚に依存して定まる。ゲート電極４の下方に位置するゲート絶縁膜がゲート酸化膜２とその両側のＯＮＯ膜からなる本発明メモリセルの場合、ＯＮＯ膜部分では、電子が捕獲されていない状態での閾値電圧を、ゲート絶縁膜２の部分の閾値電圧と同じ１Ｖ以下に揃えて、電子がＯＮＯ膜のシリコン窒化膜に捕獲させることで閾値電圧を高くすることで、ゲート絶縁膜２の両側の各ＯＮＯ膜の電子の捕獲状態に応じたトランジスタのオンオフ動作を最適化することができる。

ゲート絶縁膜がシリコン酸化膜の場合、拡散炉で形成でき、等方性エッチとしてＨＦ水溶液を使った簡便な方法が適用できる。しかし、シリコン酸化膜とシリコン窒化膜では誘電率が約２倍違うため、ＯＮＯ膜とシリコン酸化膜が物理的に同じ膜厚の場合、誘電率で見た電気容量的な実効膜厚が異なり、基板表面の不純物濃度が同じであっても各部分の閾値電圧は異なる。何れかの閾値電圧が低過ぎた場合、短チャネル効果が厳しくなり、逆に何れかの閾値電圧が高過ぎた場合、オン状態に成り難いという可能性がある。

従って、ＯＮＯ膜の物理的な膜厚をゲート酸化膜２より厚くして、その分、ＯＮＯ膜の電気容量的な実効膜厚をゲート酸化膜２の膜厚に近付けることで、ゲート絶縁膜下の基板表面の不純物濃度をＯＮＯ膜部分とゲート酸化膜２の部分の間で同じにしても、電子放出時のＯＮＯ膜部分の閾値電圧とゲート酸化膜２の部分の閾値電圧をほぼ同じ値とすることができるため、製造工程の複雑化を回避して上記問題が解消でき、製造効率上好ましい。尚、ＯＮＯ膜（電荷保持膜）とゲート酸化膜２の夫々の電気容量的な実効膜厚の誤差（例えば、ＯＮＯ膜の実効膜厚をゲート酸化膜２の物理的な膜厚（＝実効膜厚）で除した値から１を引いた値）は、不揮発性メモリの基本的な動作上は±２０％程度以内でも問題ないが、閾値電圧の最適化という観点からは、±１０％程度以内に制限するのが好ましい。

〈別実施形態〉
〈１〉次に、本発明方法の別の実施形態について説明する。上記第１及び第２実施形態では、図１或いは図４（ｈ）に示すようなＭＯＮＯＳ型メモリセルを想定したが、本発明方法の対象となるＭＯＳトランジスタ構造を有し、メモリセル当たり２ビットを記憶可能なメモリセルは、ＭＯＮＯＳ型に限定されるものではない。ＭＯＮＯＳ型メモリセルの場合は、電荷保持膜として、シリコン酸化膜とシリコン窒化膜の２種類の絶縁膜を使用したが、例えば、１種類の絶縁膜中に電荷を保持可能な微小な導電体が点在している電荷保持膜であっても良く、更には、ＭＯＮＯＳ型の電荷保持膜であるＯＮＯ膜のシリコン窒化膜に代えて、導電性材料膜を使用することで、フローティングゲート型の電荷保持膜を形成することも可能である。例えば、後者のフローティングゲート型のメモリセルを想定した場合、上記第１及び第２実施形態におけるシリコン窒化膜６の堆積を、例えば、多結晶シリコン膜等の導電性材料膜の堆積に切り替えることで、メモリセル当たり２ビットを記憶可能なフローティングゲート型メモリセルを製造することができる。

〈２〉また、上記第１及び第２実施形態では、本発明方法について図面を参照して詳細に説明したが、各層の材料、膜厚、成膜条件等は、好適な一例を示したものであって、本発明の技術的範囲内において適宜変更可能である。

本発明は、メモリセル当たり２ビットを記憶可能なＭＯＳトランジスタ構造のメモリセルを備えた不揮発性半導体記憶装置の製造方法に利用可能であり、特に、ＭＯＮＯＳメモリセルを備えた不揮発性半導体記憶装置の製造方法に利用可能である。

本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態で製造されるＭＯＮＯＳ型メモリセルの断面構造を模式的に示す概略断面図 本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における製造工程を模式的に示す工程断面図 本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における製造工程の一部工程の変形例を模式的に示す工程断面図 本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態で製造されるＭＯＮＯＳ型メモリセルの基本動作を説明する断面図 本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における製造工程を模式的に示す工程断面図 本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における製造工程の一部工程の変形例を模式的に示す工程断面図 従来のＭＯＮＯＳ型メモリセル（第１従来例）の製造工程を模式的に示す工程断面図 従来のＭＯＮＯＳ型メモリセル（第１従来例）の断面構造を模式的に示す概略断面図 従来のＭＯＮＯＳ型メモリセル（第２従来例）の製造工程を模式的に示す工程断面図

符号の説明

１： シリコン基板（半導体基板）
２： ゲート酸化膜
２ａ： 間隙部
２ｂ： シリコン酸化膜堆積後の間隙部
２ｃ： 犠牲酸化膜除去後の間隙部
３： ゲート電極膜
４： ゲート電極
５： シリコン酸化膜（第１絶縁膜）
６： シリコン窒化膜（第２絶縁膜）
７： 不純物拡散領域
７ａ： 第１の不純物拡散領域（ソース領域）
７ｂ： 第２の不純物拡散領域（ドレイン領域）
８： 層間絶縁膜（シリコン酸化膜）
９： コンタクトプラグ金属
１０： 金属配線
１１： 保護膜
１２： 側壁スペーサ（スペーサ用絶縁膜）
１３： 電子
１４： ホール
１５： 犠牲酸化膜
２１： シリコン酸化膜
２２： シリコン窒化膜
２３： シリコン酸化膜
２４： 記憶サイト
２５： シリコン窒化膜
２６： シリコン酸化膜
２７： シリコン酸化膜
２８： ゲート電極
２９： ゲート電極スペーサ

Claims (11)

1. 半導体基板表面の全面にゲート酸化膜とゲート電極膜を順番に堆積する工程と、
   前記ゲート電極膜をパターニングしてゲート電極を形成する工程と、
   前記ゲート酸化膜を等方性エッチングでエッチングし、前記ゲート電極の周縁部下側に位置する前記ゲート酸化膜を横方向からエッチング除去する工程と、
   電荷保持膜を全面に堆積し、前記ゲート電極の周縁部下側の前記ゲート酸化膜がエッチング除去された後の間隙部を前記電荷保持膜により充填する工程と、
   前記ゲート電極をマスクにして前記半導体基板と逆の導電型の不純物を注入して前記ゲート電極の両側にソース及びドレイン領域となる不純物拡散領域を形成する工程と、
   前記電荷保持膜を異方性エッチングでエッチングする工程と、を有し、
   前記ゲート酸化膜を等方性エッチングした後、前記電荷保持膜を堆積する前に、前記間隙部の表面を含む全面に、前記間隙部の高さの増加分に等しい膜厚の犠牲酸化膜を熱酸化法により堆積し、前記犠牲酸化膜をウェットエッチングにより除去して、前記間隙部の高さを前記ゲート酸化膜より大きくすることを特徴とする不揮発性半導体記憶装置の製造方法。
2. 前記ゲート酸化膜がシリコン酸化膜であり、
   前記ゲート酸化膜の等方性エッチングは、ＨＦ溶液によるウェットエッチングであることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
3. 前記電荷保持膜を全面に堆積する工程において、
   先ず、第１絶縁膜を堆積して、前記ゲート電極の周縁部下側の前記間隙部の上面、側面、下面に沿って、前記間隙部内が全て充填されない膜厚で形成し、前記第１絶縁膜の第１層を形成し、
   引き続き、第２絶縁膜を堆積し、前記間隙部内の前記第１絶縁膜の第１層の内側に残された空間を前記第２絶縁膜により充填して前記第２絶縁膜の第２層を形成し、
   前記ゲート電極の周縁部下側の前記間隙部に、前記第１絶縁膜の第１層に上下から挟まれた前記第２絶縁膜の第２層の３層からなる電荷保持部を形成することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
4. 前記第１絶縁膜がシリコン酸化膜で、前記第２絶縁膜がシリコン窒化膜であることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
5. 前記第１絶縁膜の堆積を、熱酸化法と化学気相堆積法の何れか一方または両方を用いて行うことを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
6. 前記第２絶縁膜の堆積を、化学気相堆積法を用いて行うことを特徴とする請求項４または５に記載の不揮発性半導体記憶装置の製造方法。
7. 前記電荷保持膜を全面に堆積する工程において、
   先ず、第１絶縁膜を堆積して、前記ゲート電極の周縁部下側の前記間隙部の上面、側面、下面に沿って、前記間隙部内が全て充填されない膜厚で形成し、前記第１絶縁膜の第１層を形成し、
   引き続き、導電性材料膜を堆積し、前記間隙部内の前記第１絶縁膜の第１層の内側に残された空間を前記導電性材料膜により充填して前記導電性材料膜の第２層を形成し、
   前記ゲート電極の周縁部下側の前記間隙部に、前記第１絶縁膜の第１層に上下から挟まれた前記導電性材料膜の第２層の３層からなる電荷保持部を形成することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
8. 前記電荷保持膜を異方性エッチングする前に、前記ゲート電極の側壁スペーサとなるスペーサ用絶縁膜を前記電荷保持膜上に堆積し、
   前記電荷保持膜の異方性エッチングを、前記側壁スペーサを形成するための前記スペーサ用絶縁膜の異方性エッチングに連続して行うことを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
9. 前記電荷保持膜が、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造の積層膜からなり、
   前記電荷保持膜の膜厚を前記ゲート酸化膜より厚く形成し、前記電荷保持膜の膜厚或いは前記電荷保持膜の各積層膜の膜厚比の少なくとも何れか一方を調整することにより、前記電荷保持膜と前記ゲート酸化膜の夫々の電気容量的な実効膜厚を所定の誤差範囲内で等しくすることを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
10. 前記電荷保持膜を構成する前記シリコン酸化膜を熱酸化法により形成することで、前記電荷保持膜の膜厚を前記ゲート酸化膜より厚く形成することを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
11. 前記間隙部の高さを前記ゲート酸化膜より大きくすることにより、前記電荷保持膜の膜厚を前記ゲート酸化膜より厚く形成することを特徴とする請求項９または１０に記載の不揮発性半導体記憶装置の製造方法。

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