CN101388396B - 半导体存储器件及其制造和操作方法及便携式电子装置 - Google Patents

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Abstract

一种半导体存储器件，它具有形成在半导体层中的第一导电类型区、形成在半导体层中且与第一导电类型区相接触的第二导电类型区、排列在半导体层上横跨第一和第二导电类型区的边界的存储功能元件、以及提供在第一导电类型区上且经由绝缘膜而与存储功能元件相接触的电极，以及一种包含此半导体存储器件的电子装置。借助于构成基本上一种器件的可选择的存储单元，本发明完全适应按比例缩小和高密度集成。

Description

半导体存储器件及其制造和操作方法及便携式电子装置
技术领域
本发明涉及到半导体存储器件及其制造方法和操作方法以及便携式电子装置。更确切地说，本发明涉及到是一种具有将电荷量变化转换成电流量变化功能的器件的半导体存储器件及其制造方法和操作方法以及采用这种半导体存储器件的便携式电子装置。
背景技术
常规情况下，作为一种用可变电阻器的电阻值作为储存信息，借助于改变电阻值而重新写入储存信息，且借助于探测此电阻值而读出储存信息的非易失存储器，存在着MRAM(磁性随机存取存储器)(见论文M.Durlam et al.，Nonvolatile Ram Based on Magnetic TunnelJunction Elements，International Solid-State CircuitsConference Digest of Technical Papers，pp.130-131，Feb.2000)。
图36(a)是构成这种MRAM的一个存储单元的示意剖面图，而图36(b)是等效电路图。
存储单元以下述方式构成，即可变电阻器911和选择晶体管912经由金属丝917和接触栓塞918被彼此连接。此外，位线914被连接到可变电阻器911的一端。
可变电阻器911由MTJ(磁性隧道结)组成，并被沿正交于位线914的方向延伸的重新写入字线913和位线在这些线的交点处夹在中间。
选择晶体管912由形成在半导体衬底919上的成对的扩散区920和栅电极组成。扩散区920之一经由金属丝917和接触栓塞918被连接到可变电阻器911，而另一扩散区被连接到源线915。栅电极构成选择字线916。
MRAM的重新写入操作如下进行，即在位线914和重新写入字线913中流动的电流产生的复合磁场使可变电阻器911的电阻值改变。另一方面，读出操作如下进行，即选择晶体管被开通，可变电阻器911中流动的电流值亦即可变电阻器911的电阻值从而被探测。
如上所述，MRAM的存储单元由二种器件组成：是为具有3个端子的器件的可变电阻器911；以及是为具有3个端子的器件的选择晶体管912。结果就受到了限制从而难以进一步减小尺寸和提高存储器容量。
发明内容
本发明的目的是提供一种半导体存储器件及其制造方法和操作方法以及一种具有这种半导体存储器件的便携式电子装置，借助于基本上由一种器件组成可选择的存储单元，此半导体存储器件能够完全应付尺寸减小和高密度集成。
根据本发明，提供了一种半导体存储器件，它包含：形成在半导体层中的第一导电类型区；形成在半导体层中且与第一导电类型区相接触的第二导电类型区；排列在半导体层上横跨第一和第二导电类型区边界的存储功能元件；以及经由绝缘膜而提供在第一导电类型区上且与存储功能元件相接触的电极。
还提供了一种半导体存储器件，它包含：形成在半导体层中的第一导电类型区；形成在半导体层中的第一导电类型区二侧上的第二导电类型区；各排列在半导体层上横跨第一和第二导电类型区边界的二个存储功能元件；以及经由绝缘膜而提供在第一导电类型区上且与各个存储功能元件相接触的电极。
还提供了一种半导体存储器件，它包含：形成在半导体层中的沟道区；提供在沟道区二侧上的可变电阻区；经由可变电阻区而提供在沟道区二侧上的二个扩散区；经由栅绝缘膜而提供在沟道区上的栅电极；以及各横跨可变电阻区和部分扩散区排列在栅电极二侧上的二个存储功能元件。
还提供了一种半导体存储器件，它包含：经由栅绝缘膜形成在半导体层上的栅电极；提供在栅电极下方的沟道区；排列在沟道区二侧上且导电类型不同于沟道区的扩散区；以及形成在栅电极二侧上与扩散区重叠的用来保持电荷的存储功能元件。
而且，提供了一种包含至少一个存储单元的半导体存储器件，此存储单元包括：在半导体衬底、提供在半导体衬底中的阱区或绝缘体上排列的半导体层；经由栅绝缘膜形成在半导体衬底或半导体层上的单个栅电极；排列在栅电极下方的沟道区；形成在沟道区二侧上的二个扩散区；以及形成在栅电极二侧上与扩散区重叠的二个存储功能元件。
还提供了一种包含至少一个存储单元的半导体存储器件，此存储单元包括：在半导体衬底、提供在半导体衬底中的阱区或绝缘体上排列的半导体层；形成在半导体层上的栅绝缘膜，该栅绝缘膜排列于半导体衬底、提供在半导体衬底中的阱区、或绝缘体上；形成在栅绝缘膜上的单个栅电极；直接排列在栅电极下方的沟道区；排列在沟道区二侧上的二个扩散区；以及形成在栅电极二侧上与扩散区重叠的侧壁绝缘膜，其中，侧壁绝缘膜具有保持电荷的功能。
而且，提供了一种半导体存储器件，它包含：半导体衬底；形成在半导体衬底中的第一导电类型的阱区；形成在阱区上的栅绝缘膜；形成在栅绝缘膜上的多个字线；形成在各个字线二侧上的多个第二导电类型的扩散区；具有积累或捕获电荷的功能的电荷保持膜，它直接或经由至少部分扩散区上的绝缘膜而形成在字线上多个字线的二侧上、阱区上、以及扩散区上，或从部分阱区延伸到部分扩散区；以及连接到扩散区且沿横跨字线的方向延伸的多个位线。
还提供了一种半导体存储器件，它包含：经由栅绝缘膜形成在半导体层上的栅电极；形成在栅电极二侧上且具有保持电荷的功能的存储功能元件；各排列在面对存储功能元件的栅电极的侧上的二个扩散区；以及排列在栅电极下方的沟道区，其中，存储功能元件包括具有保持电荷的功能的膜，且至少部分具有保持电荷的功能的膜被形成为与部分扩散区重叠。
而且，提供了一种半导体存储器件，它包含：第一导电类型的半导体层；形成在第一导电类型半导体层上的栅绝缘膜；形成在栅绝缘膜上的栅电极；形成在栅电极二侧上且具有保持电荷的功能的存储功能元件；以及各排列在面对存储功能元件的栅电极侧上的二个第二导电类型的扩散区，其中，存储功能元件包括具有保持电荷的功能的膜，至少部分具有保持电荷的功能的膜与至少部分扩散区重叠，且第一导电类型的半导体层在存储功能元件下方以及扩散区附近具有第一导电类型的高浓度区，其浓度比栅电极下方的第一导电类型半导体层的表面附近部分的浓度更高。
还提供了一种半导体存储器件，它包含：栅绝缘膜；形成在栅绝缘膜上的栅电极；形成在栅电极二侧上且具有保持电荷的功能的存储功能元件；各排列在面对存储功能元件的栅电极侧上的二个扩散区；以及排列在栅电极下方的沟道区，其中，当栅电极沿沟道长度方向的长度为A，扩散区之间的沟道长度为B，且从一个存储功能元件的端部到另一个存储功能元件的端部的距离为C时，满足关系A<B<C。
而且，提供了一种半导体存储器件，它包含：栅绝缘膜；形成在栅绝缘膜上的栅电极；形成在栅电极二侧上且具有保持电荷的功能的存储功能元件；各排列在与存储功能元件的栅电极相反的侧上的二个N型扩散区；以及排列在栅电极下方的沟道区，其中，在借助于将电子注入到存储功能元件中而改变储存状态的时候与读出存储功能元件的储存状态的时候之间，施加到一个扩散区的电压的幅度与施加到另一个扩散区的电压的幅度被反转。
还提供了一种半导体存储器件，它包含：栅绝缘膜；形成在栅绝缘膜上的栅电极；形成在栅电极二侧上且具有保持电荷的功能的存储功能元件；各排列在与存储功能元件的栅电极相反的侧上的二个P型扩散区；以及排列在栅电极下方的沟道区，其中，在借助于将空穴注入到存储功能元件中而改变储存状态的时候与读出存储功能元件的储存状态的时候之间，施加到源和漏区之一的电压的幅度与施加到另一区域的电压的幅度被反转。
而且，提供了一种半导体存储器件的制造方法，它包含下列步骤：在半导体衬底上形成栅绝缘膜和栅电极；在得到的衬底的整个表面上，淀积具有积累或捕获电荷的功能的绝缘膜；以及借助于对此绝缘膜进行选择性腐蚀，在栅电极的侧壁上形成侧壁绝缘膜。
根据本发明的另一情况，提供了一种半导体存储器件的操作方法，此半导体存储器件包含：形成在P型半导体层上的单个栅电极，该半导体层排列于P型半导体衬底、形成在半导体衬底中的P型阱区、或绝缘体上；排列在单个栅电极下方的沟道区；位于沟道区二侧上的二个N型源/漏区；以及存在于源/漏区附近的存储功能元件，其中，源/漏区之一被设定为参考电压，栅电极被设定为低于参考电压的电压，在半导体衬底、形成在半导体衬底中的阱区、或绝缘体上形成的半导体层，被设定为高于参考电压的电压，另一它的源/漏区被设定为高于在半导体衬底、形成在半导体衬底中的阱区、或绝缘体上形成的半导体层的电压，从而将空穴注入到存储功能元件中。
而且，提供了一种半导体存储器件的操作方法，此半导体存储器件包含：形成在N型半导体层上的单个栅电极，N型半导体层排列于N型半导体衬底、形成在半导体衬底中的N型阱区、或绝缘体上；单个栅电极下方的沟道区；位于沟道区二侧上的二个P型源/漏区；以及存在于源/漏区附近的存储功能元件，其中，源/漏区之一被设定为参考电压，栅电极被设定为高于参考电压的电压，在半导体衬底、形成在半导体衬底中的阱区、或绝缘体上排列的半导体层，被设定为低于参考电压的电压，且另一的源/漏区被设定为低于在半导体衬底、形成在半导体衬底中的阱区、或绝缘体上排列的半导体层的电压，从而将电子注入到存储功能元件中。
还提供了一种包含此半导体存储器件的便携式电子装置。
附图说明
图1是本发明的半导体存储器件(实施方案1)的主要部分的示意剖面图和等效电路图。
图2是主要部分的示意剖面图，示出了本发明的半导体存储器件(实施方案1)的一种修正。
图3是本发明的半导体存储器件(实施方案2)的主要部分的示意剖面图。
图4是本发明的半导体存储器件(实施方案3)的主要部分的示意剖面图。
图5是主要部分的示意剖面图，用来描述本发明的半导体存储器件(实施方案4)的制造方法的流程。
图6是电路图，用来描述本发明的半导体存储器件(实施方案4)的电荷保持膜的功能。
图7是主要部分的示意剖面图，示出了本发明的半导体存储器件(实施方案5)。
图8是主要部分的示意剖面图，示出了本发明的半导体存储器件(实施方案6)。
图9是主要部分的示意剖面图，用来描述本发明的半导体存储器件(实施方案6)的写入操作。
图10是主要部分的示意剖面图，用来描述本发明的半导体存储器件(实施方案6)的读出操作。
图11是主要部分的示意剖面图，用来描述本发明的半导体存储器件(实施方案6)的擦除操作。
图12是主要部分的示意剖面图，示出了本发明的半导体存储器件(实施方案7)。
图13是主要部分的示意剖面图，示出了本发明的半导体存储器件(实施方案8)。
图14是主要部分的示意剖面图，示出了本发明的半导体存储器件(实施方案9)。
图15是主要部分的示意剖面图，示出了本发明的半导体存储器件(实施方案10)。
图16是主要部分的示意剖面图，用来描述本发明的半导体存储器件(实施方案10)的制造方法的流程。
图17是主要部分的示意剖面图，示出了本发明的半导体存储器件(实施方案11)。
图18是主要部分的示意剖面图，用来描述本发明的半导体存储器件(实施方案11)的制造方法的流程。
图19是主要部分的示意剖面图，示出了本发明的半导体存储器件(实施方案12)。
图20是主要部分的示意剖面图，示出了本发明的半导体存储器件(实施方案13)。
图21和图22是主要部分的示意剖面图，用来描述本发明的半导体存储器件(实施方案13)的制造方法的流程。
图23是主要部分的示意剖面图，示出了本发明的半导体存储器件(实施方案14)。
图24是本发明的半导体存储器件(实施方案15)主要部分的示意剖面图。
图25和26是图24的主要部分的放大示意剖面图。
图27曲线示出了本发明的半导体存储器件(实施方案15)的电学特性。
图28是本发明的半导体存储器件(实施方案15)的一种修正的主要部分的示意剖面图。
图29是本发明的半导体存储器件(实施方案16)主要部分的示意剖面图。
图30是本发明的半导体存储器件(实施方案17)主要部分的示意剖面图。
图31是本发明的半导体存储器件(实施方案18)主要部分的示意剖面图。
图32是本发明的半导体存储器件(实施方案19)主要部分的示意剖面图。
图33是本发明的半导体存储器件(实施方案20)主要部分的示意剖面图。
图34是本发明的半导体存储器件(实施方案21)主要部分的示意剖面图。
图35是其中装配了本发明的半导体存储器件的便携式电子装置的示意剖面图。
图36是主要部分的示意剖面图，示出了常规的半导体存储器件。
具体实施方式
以下参照附图来详细地描述本发明的半导体存储器件及其制造方法以及便携式电子装置。在下列描述中，导电类型可以被反转，且各个实施方案中所述的各个组成部分可以被应用于其它的实施方案。
实施方案1
实施方案1的半导体存储器件基本上由具有可变电阻器的单个3端子器件组成。
图1(a)是作为本发明的半导体存储器件的一个例子的形成在液晶TFT显示器件的玻璃平板上的存储器件的存储单元的示意剖面图。此存储器件被用来调整图象。图1(b)是存储单元的等效电路图。
如图1(a)所示，存储单元具有：形成在玻璃平板601上的半导体层602中的P型扩散区603；在半导体层602中与P型扩散区603相接触形成的N型扩散区604；横跨P型扩散区603和N型扩散区604的边界的排列在半导体层602上的存储功能元件605；以及经由绝缘膜606形成在P型扩散区603上，致使被隔离于P型扩散区603的与存储功能元件605相接触的单个电极607。而且，难熔金属硅化物膜608被形成在P型扩散区603的表面上。金属丝609a被连接到难熔金属硅化物膜608。难熔金属硅化物膜608还被形成在N型扩散区604的表面上。金属丝609b被连接到难熔硅化物膜608。金属丝609a和609b经由填充开在层间绝缘膜610中的接触孔的接触栓塞612，被连接到难熔硅化物608。
如图1(b)所示，P型扩散区603表面附近以及电极607下方的部分具有开关功能。P型扩散区603表面附近以及存储功能元件605下方的部分用作可变电阻器A。电极607具有用来转换此开关的输入端子的功能。此开关和可变电阻器A被形成在电极607以及形成于电极607附近的存储功能元件605(形成在电极607的侧壁上)的下方。亦即，开关和可变电阻器A被彼此邻近形成在由电极607和存储功能元件605之间的边界所确定的位置，且基本上成一整体。因此，开关、可变电阻器、以及电极607由一个器件631构成。
在借助于排列多个存储单元而构成存储单元阵列的情况下，将电极607连接到字线622，并将器件631的一端连接到位线623，就足够了。
借助于将预定的电压施加到P型扩散区603、N型扩散区604、以及用作选择字线的电极607，存储单元能够被读出/重新写入。
例如，借助于将P型扩散区603的电压设定为参考电位，相对于此参考电位的正向电压被施加到N型扩散区604。此时，借助于将电极607设定为非选择状态(例如参考电压被施加的状态)，电极607下方部分保持在P型。结果，P型扩散区603与N型扩散区604之间的PN结被反向偏置，从而仅仅PN反向电流在金属丝609a与609b之间流动。电流值几乎可以忽略。另一方面，当电极607被设定为选择状态(例如相对于参考电压的正向电压被施加)时，电极607下方部分被反转为N型，致使根据可变电阻器A的电阻值的电流流动。因此，借助于探测此电流，就能够读出存储器的信息。
可变电阻器A的电阻值能够被改变，亦即，根据积累在存储功能元件605中的电荷量而重新写入。为了在存储功能元件605中积累电荷，借助于将P型扩散区603设定为参考电压，并将与读出时所用的电压相比非常大(例如读出时电位差的3倍或以上那样大)的反偏压施加到N型扩散区604，使用了带间隧穿电流。具体地说，当相对于参考电压的正电压被施加到电极607时，电子在存储功能元件605中被积累，而当负电压被施加到电极607时，空穴在存储功能元件605中被积累。借助于将P型扩散区603设定为参考电压，将比较大(例如读出时的大约2或3倍那样大)的反偏压施加到N型扩散区604，并同时将正电压施加到电极607，电荷就可以由于沟道热电子而被积累在存储功能元件605中。或者，电荷可以由于上述隧穿电流和沟道热电子二者而被积累在存储功能元件605中。
在N型扩散区604和P型扩散区603具有相反的导电类型的情况下，借助于反转所有上述外加电压的符号，能够同样执行重新写入操作。
如上所述，本实施方案的存储单元由基本上一种器件构成，且此器件仅仅具有3个端子。因此，有可能实现半导体存储器件的尺寸减小和高密度集成。
存储功能元件605包括至少一个用来保持电荷的区域或具有积累和保持电荷的功能的膜。而且，存储功能元件605优选包括一个抑制电荷逃逸的区域或具有抑制电荷逃逸的功能的膜。例如，在存储功能元件605中，与P型扩散区603、N型扩散区604、以及电极607相接触的各个面，由抑制电荷逃逸的区域等构成，致使用来保持电荷的区域不直接与P型扩散区603、N型扩散区604、以及电极607相接触，从而能够极大地改善存储可靠性和保持时间。从改善读出速度的观点看，非常重要的是存储功能元件605中的用来保持电荷的区域等被排列成横跨P型扩散区603和N型扩散区604的边界。
电极607最好仅仅被形成在存储功能元件605的侧壁上，或者存储功能元件605的顶部不被覆盖。利用这种安排，在借助于将接触栓塞612和电极607或接触栓塞612和存储功能元件605排列成彼此靠近或彼此重叠而获得尺寸减小的情况下，能够防止电极607与金属丝609b被短路。
难熔金属硅化物608可以由诸如钛、钽、钼、或钨之类的高难熔金属的硅化物组成。P型扩散区603和N型扩散区604与难熔金属硅化物膜608之间的连接可以是欧姆接触或肖特基接触。
如图2所示，金属丝609a和P型扩散区603可以经由形成在P型扩散区603中的N型扩散区611被彼此连接，而无须形成难熔金属硅化物膜608。
实施方案2
如图3所示，在本发明的半导体存储器件中，存储功能膜805可以被形成在电极807的二侧上。具体地说，此半导体存储器件除了各个组成部分被提供成相对于作为中心的实施方案1所示的存储单元的电极607对称之外，可以具有基本上与实施方案1的存储单元相同的构造。
利用这种构造，与实施方案1相比，能够进一步改善集成度。
利用电极807，二个存储功能元件805的储存信息(根据积累在存储功能元件805中的电荷量的可变电阻器A的电阻信息)能够被独立地读出为二个N型扩散区804中流动的电流量。例如，参考电压被施加到二个N型扩散区804之一，且正电压被施加到电极807，从而在P型扩散区803中形成反型层。此时，足以使部分反型层耗尽(成为耗尽层)的正电压被进一步施加到另一个N型扩散区804。利用这一施加电压的方法，反型层被基本上耗尽的侧上的可变电阻器A由于耗尽而丧失了可变电阻器的功能。因此，有可能仅仅读出一个N型扩散区804侧上的可变电阻器A的信息作为二个N型扩散区804之间流动的电流量。
利用这种方法，在读出二个存储功能元件805的每个时，电荷被独立地积累，从而一个存储单元能够储存2位(4个值)信息。
而且，借助于使存储功能元件中积累的电荷量具有多个值(3个或更多个值)，能够进一步提高信息量。例如，借助于在每个存储功能元件805中储存3个值的信息，每个存储单元就能够储存9个值的信息。当4个值被储存在各个存储功能元件中时，能够储存16个值(4位)。当8个值被储存在各个存储功能元件中时，能够储存64个值(6位)。
实施方案3
如图4所示，在实施方案3的存储单元中，逻辑LSI和非易失存储器被混合地安装在SOI衬底900上以构成FPGA(场可编程门阵列)。可变电阻区902被分别形成。
具体地说，存储单元由N型硅层形成的沟道区901、形成在沟道区901二侧上的可变电阻区902、经由可变电阻区902提供在沟道区901二侧上的N型扩散区903、经由栅绝缘膜904提供在沟道区901上的栅电极905、以及排列在栅电极905二侧上横跨可变电阻区902和部分扩散区903的二个存储功能元件906构成。
可变电阻区902是一个硅层，其中占主导地掺入了P型杂质，亦即P型杂质的掺入浓度高于N型杂质的掺入浓度。由于可变电阻区902被夹在沟道区901与扩散区903之间，故被耗尽。此耗尽可以是完全耗尽或部分耗尽。
存储功能元件906由ONO膜(氧化硅膜9061、氮化硅膜9062、以及氧化硅膜9063)形成，并采用L形氮化硅膜作为具有积累和保持电荷的功能的膜。
沟道区901和扩散区903不一定要导电类型相同。重要的是用比与扩散区相同导电类型的杂质更多的导电类型相反的杂质来对可变电阻区902进行掺杂。
在此存储单元中，可变电阻区902的电阻能够被积累在存储功能元件906中的电荷改变。具体地说，根据积累在存储功能元件906中的电荷，在可变电阻区902中增强P形性质或增强N形性质。借助于将正电压施加到栅电极905，由于从栅电极905的侧壁产生的环形电场，可变电阻区902与扩散区903之间的势垒被降低，电流从而在扩散区903与沟道区901之间流动。电流根据可变电阻区902的电阻值而改变，从而产生存储效应。
例如，借助于将扩散区903的电压之一设定为参考电位，正向电压被施加到栅电极905。此时，施加到另一扩散区903的电压相对于参考电位是正向的。施加到另一扩散区903的电压被设定为高，直至另一扩散区903的电场变得比栅电极905侧壁的环形电场更占主导且可变电阻区902在另一扩散区903侧上被耗尽。在这种电压施加条件下，其上施加正电压的另一扩散区903侧上的可变电阻区902改变成耗尽层，其上扩散区电场的影响占主导，从而丧失了可变电阻功能。因此，仅仅扩散区903之一(其上施加参考电压)侧上的可变电阻区902的信息被用作储存信息，亦即，可变电阻区902中的储存信息能够被独立地读出作为二个区域903之间流动的电流量。当N型在可变电阻区902中占主导时，亦即当扩散区是P型时，借助于反转所有的外加电压的符号，同样能够执行读出操作。
在本实施方案中，电流在栅电极下方流动的区域被定义为沟道区。
实施方案4
作为实施方案4的半导体存储器件的组成部分的存储单元是能够储存2位的非易失存储单元，其中，如图5(c)所示，栅长度几乎与正常晶体管相同的栅电极3，经由栅绝缘膜2被形成在半导体衬底1上，且用作存储功能元件的具有侧壁间隔(侧壁绝缘膜)形状的电荷保持膜4，被形成在栅绝缘膜2和栅电极3的侧壁上。栅电极下方的半导体衬底的表面，是沟道区6。在沟道区6的二侧上，形成源/漏区，它们是导电类型与沟道区，亦即，本实施方案中的半导体衬底表面的导电类型相反的杂质扩散区。源/漏区由高浓度杂质扩散区7和低浓度杂质扩散区8组成。低浓度杂质扩散区8被排列在沟道区6附近。存储功能元件被形成在源/漏区上。位于存储功能元件下方的至少部分源/漏区优选为低浓度杂质扩散区8。低浓度杂质扩散区8根据积累在存储功能元件中的电荷量优选被设定为被耗尽或其导电类型被反转。
在此存储单元中，存储晶体管中的存储功能元件独立于栅绝缘膜被形成。换言之，存储功能元件的存储功能和栅绝缘膜的晶体管操作功能被彼此分隔开。因此，作为存储功能元件的电荷保持膜能够由适合于存储功能的材料组成。
高浓度杂质扩散区7偏移于栅电极3，从而使当电压被施加到栅电极3时成为存储功能元件的电荷保持膜4下方的低浓度杂质扩散区8的反型容易程度能够被积累在作为存储功能元件的电荷保持膜4中的电荷量大幅度地改变，致使能够提高存储效应。
在此存储单元中，借助于将电子注入到存储功能元件中(在N沟道型器件中定义为写入)，低浓度杂质扩散区8被耗尽或反型。结果，看上去得到了等效于其中源和漏区偏移于栅电极的MOSFET的结构，且源和漏区之间的电流量被大幅度减小。另一方面，借助于将空穴注入到存储功能元件中(在N沟道型器件中定义为擦除)，由于低浓度杂质扩散区8原本被形成，故与初始状态(电子和空穴不在存储功能元件中积累的状态，即热平衡状态)相比，源和漏区之间的电流不大幅度改变。
因此，在存储单元中，不出现是为非易失存储器(诸如EEPROM或FLASH)中一大问题的过度擦除，从而有一大优点，例如不必提供外围电路作为抗衡过度擦除的措施。
此存储单元可以用相似于正常逻辑晶体管的工艺来制作。
首先，如图5(a)所示，在半导体衬底1上形成是为厚度约为1-6nm的氮氧化硅膜的栅绝缘膜2和由多晶硅、多晶硅和难熔金属硅化物的叠层膜、或多晶硅和金属的叠层膜组成的厚度约为50-400nm的栅电极材料膜，并将其图形化成所需的形状，从而形成栅电极3。
作为栅绝缘膜和栅电极的材料，采用根据上述使用当时的比例规则的逻辑工艺中所用的材料就足够了。本发明不限于上述材料。
随后，如图5(b)所示，厚度约为20-100nm的氮化硅膜与栅绝缘膜2完全分隔地形成在得到的半导体衬底1的整个表面上，并被各向异性腐蚀方法回腐蚀，从而将适合于储存的电荷保持膜4形成为栅电极侧壁上的侧壁间隔。更优选的是，取代氮化硅膜，相继淀积厚度约为2-20nm的氧化硅膜和厚度约为2-100nm的氮化硅膜并用各向异性腐蚀方法回腐蚀，从而在栅电极侧壁上形成侧壁间隔形状的适合于储存的电荷保持膜4。
然后，如图5(c)所示，用栅电极3和电荷保持膜4作为掩模，借助于注入离子，来形成源和漏区(高浓度杂质扩散区7和低浓度杂质扩散区8)。可以在形成存储功能元件4的工艺之前，用离子注入方法来形成低浓度杂质扩散区8。此低浓度杂质扩散区8的导电类型最好与用来形成沟道的杂质的导电类型相反，且杂质浓度优选为每立方厘米1×1016-1×1018，每立方厘米1×1016-5×1017更优选。
借助于将栅绝缘膜2和作为存储功能元件的电荷保持膜4排列成彼此分隔开，能够用与正常晶体管工艺相同的制造工艺来制作具有同样级别的短沟道效应的存储单元晶体管。因此，逻辑电路部分能够由用上述方法形成在同一个芯片上的部分晶体管构成，而存储器部分(例如非易失存储器)由其它晶体管构成。在此情况下，当逻辑电路部分工作于电荷不被注入到存储功能元件中的电压范围时，能够防止晶体管特性的改变。在存储器部分中，借助于施加足以将电荷注入到存储功能元件的电压，能够执行重新写入。亦即，能够用非常简单的工艺来形成逻辑电路和非易失存储器。
除了现有技术所述的可变电阻器型2器件/单元型非易失存储器(MRAM)之外，还有EEPROM作为典型的非易失存储器。
在EEPROM中，如图6(a)所示，存储单元由连接到控制栅线(CGL)的选择晶体管(STr)和连接到字线(WL)且具有电荷保持膜(MF)的存储晶体管(MTr)二个晶体管构成。相反，如图6(b)所示，具有选择晶体管和存储晶体管的功能的上述结构的存储单元能够利用二个存储功能元件的二个可变电阻器的效应由一个栅电极(亦即一个字线WL)构成。具体地说，可以认为在源和漏区之间且在沟道区二个端部处的部分中，排列在栅电极二侧上存储功能元件下方的可变电阻器被连接到沟道区。根据保持在存储功能元件中的电荷量，借助于将电压施加到栅电极，存储功能元件改变排列在存储功能元件下方的扩散区的电阻，从而改变从一个扩散区到另一个扩散区的电流量。一个存储单元仅仅由4个端子构成：一个端子连接到半导体衬底；二个端子连接到二个扩散区；一个端子连接到栅电极。而且，借助于仅仅施加4种电压：施加到半导体衬底的电压；施加到栅电极的电压；以及分别施加到二个扩散区的电压，半导体存储器件就被读出、写入、或擦除。
利用此结构，为了选择一个存储单元，选择一个连接到栅电极或其本身具有栅电极功能的字线就足够了。不一定要形成二个晶体管，致使能够实现更高的集成度。换言之，与其中栅电极亦即控制栅线和字线的数目增加而单元面积不减小的图6(a)相反，在本发明中，一个单元能够被一个字线操作。例如，当字线被形成为具有最小加工尺度(最小布线宽度和最小布线间距)并位于存储单元区中时，在一个字线足以构成一个存储单元的情况下，与需要n个字线的情况相比，单元的占据面积能够减小到1/n。作为例子，在图6(a)中，为了构成一个存储单元需要二个字线，且一个存储单元储存1位(二进制)信息。相反，在图6(b)中，一个存储单元由一个字线构成，且2位(由于在一个栅电极(字线)的二侧上存在着电荷保持膜)和4值信息被每个存储单元储存。亦即，存在着存储单元的占据面积能够被减小到1/2(二个字线到一个字线)以及每1位的占据面积能够被减小到1/4的效果。
实施方案5
如图7(a)-7(e)所示，可以采用各种存储功能元件来代替实施方案4中用氮化硅膜形成的存储功能元件(电荷保持膜4)。
例如，如图7(a)所示，用包括厚度约为1-20nm的氧化硅膜41、厚度约为2-100nm的氮化硅膜42、以及厚度约为5-100nm的氧化硅膜43的ONO膜，来形成存储功能元件。
如图7(b)所示，存储功能元件可以由包括厚度约为1-20nm的氧化硅膜44和厚度约为2-100nm的氮化硅膜45的ON膜组成。
而且，如图7(c)所示，存储功能元件可以由包括厚度约为1-20nm的氧化硅膜46和厚度约为5-100nm的氮化硅膜47的ON膜组成，且氮化硅膜47可以与半导体衬底相接触。氧化硅膜46和氮化硅膜47可以彼此互换。
如图7(d)所示，存储功能元件可以经由厚度约为1-20nm的是为氧化硅膜的绝缘膜48，由厚度约为10-100nm的多晶硅制成的浮栅导电膜49组成。在使用导电膜的情况下，虽然未示出，但最好用绝缘膜覆盖存储膜的表面。
而且，如图7(e)所示，存储功能元件可以由厚度约为5-100nm的诸如氧化硅膜、氮化硅膜、或高介电常数膜之类的绝缘材料制成的绝缘膜481组成。在绝缘膜481中，分散着一个或多个由诸如硅之类的导体形成的点状(直径约为1-8nm)浮栅导电膜491。
当具有任何一种上述结构的存储功能元件，确切地说是由氮化硅膜组成的存储功能元件被使用时，由于在大规模生产工厂中容易引入存储功能元件而非常优选。但本发明不局限于这些膜结构和材料。利用具有电荷保持功能的膜或具有电荷保持功能的材料(例如氮化硅膜、包含诸如磷或硼之类的杂质的硅酸盐玻璃、碳化硅、氧化铝、氧化铪、氧化锆、氧化钽、氧化锌、铁电膜等)和绝缘膜的叠层结构或包含具有电荷保持功能的材料的绝缘体，基本上能够得到本发明的半导体存储器件。
实施方案6
如图8所示，在作为实施方案6的半导体存储器件的组成部分的存储单元中，N型第一扩散区12和N型第一扩散区13被形成在形成于半导体衬底中的P型阱11的表面上，且沟道区被形成在阱11的最上层部分中于扩散区12和13之间。栅电极17经由包括厚度约为1-6nm的氧化硅膜或氮氧化硅膜的栅绝缘膜14，被形成在沟道区上。栅电极17与扩散区12和13不重叠，从而存在着不被栅电极17覆盖的小沟道区(图8中的71)。在栅电极17的二端处，由厚度约为10-100nm(沿半导体衬底水平方向的宽度)的氮化硅膜组成的作为存储功能元件的电荷保持膜15和16，被提供来借助于积累或捕获电荷而储存信息。不被栅电极17覆盖的沟道区71，被电荷保持膜15和16覆盖。此处重要的是，扩散区12和13与作为存储功能元件的电荷保持膜至少部分地彼此重叠。
接着来描述该半导体存储器件的工作原理。此工作原理不仅能够应用于本实施方案的半导体存储器件，而且还能够应用于本发明其它实施方案的半导体存储器件。
下面参照图9(a)和9(b)来描述半导体存储器件的写入操作原理。
此处的写入表示电子注入到电荷保持膜中。
如图9(a)所示，为了将电子注入到作为存储功能元件的电荷保持膜16中(写入)，第一扩散区12被用作源电极，而第二扩散区13被用作漏电极。例如，将0V施加到第一扩散区12和阱11，+6V施加到第二扩散区13，+2V施加到栅电极17，就足够了。在这种电压条件下，反型层410从第一扩散区12(源电极)延伸但不达及第二扩散区13(漏电极)，从而出现夹断点。电子被强电场从夹断点加速到第二扩散区13(漏电极)，从而成为所谓的热电子。此热电子被注入到电荷保持膜16中，从而执行写入。
由于在电荷保持膜15附近不产生热电子，故不执行写入。在扩散区12和13与作为存储功能元件的电荷保持膜彼此完全不重叠的情况下，热电子的产生也被抑制，从而在实际的外加电压范围(电压差为20V或以下)内变得难以执行写入。
以这种方式，借助于将电子注入到作为存储功能元件的电荷保持膜16中，就能够执行写入。
另一方面，如图9(b)所示，为了将电子注入到作为存储功能元件的电荷保持膜15中(执行写入)，第二扩散区13被用作源电极，而第一扩散区12被用作漏电极。例如，将0V施加到第二扩散区13和阱11，+6V施加到第一扩散区12，+2V施加到栅电极17，就足够了。如上所述，互换将电子注入到电荷保持膜16中的情况下的源和漏区，电子被注入到电荷保持膜15中，从而执行写入。
下面参照图10来描述该半导体存储器件的读出操作。
在读出储存在作为存储功能元件的电荷保持膜15中的信息的情况下，第一扩散区12被用作源电极，第二扩散区13被用作漏电极，且晶体管工作于饱和区中。例如，将0V施加到第一扩散区12和阱11，+2V施加到第二扩散区13，+1V施加到栅电极17，就足够了。在没有电子积累在电荷保持膜15中的情况下，漏电流容易地流动。另一方面，在电子被积累在区域15中的情况下，在电荷保持膜15附近不容易形成反型层410，漏电流从而不容易流动。因此，借助于探测漏电流，就能够读出储存在电荷保持膜15中的信息。由于在漏附近出现夹断，故电荷保持膜16中电荷积累与否对漏电流没有影响。结果，利用晶体管在读出时工作于饱和区(在漏附近产生夹断)，不管电荷保持膜16的储存状态如何，都能够以高的灵敏度检测电荷保持膜15的储存信息。这是得以2位操作的一个重要因素。
如从上面所述可见，在将电子注入到作为存储功能元件的电荷保持膜15中(写入)的情况与读出电荷保持膜15的储存信息的情况之间，源电极与漏电极的作用被互换了。换言之，在借助于将电子注入到存储功能元件中而改变储存状态的情况与读出存储功能元件的储存状态的情况之间，施加到第一和第二扩散区(源和漏区)之一的电压的幅度与施加到另一扩散区的电压的幅度之间的关系被改变了。结果，也能够如下得到改善抗读出干扰性能的效果。
例如，在第二扩散区13被设定为源电极而第一扩散区12被设定为漏电极以便读出电荷保持膜15的储存信息(亦即源和漏电极的作用在写入操作与读出操作之间不改变)的情况下，对于各个读出操作，非常少量的电子被注入到电荷保持膜15。这是因为在读出操作中即使用小的漏电压，漏电极侧上的电子也具有比较高的能量。结果，在执行大量读出操作而不执行重新写入操作的情况下，存在着电荷保持膜15的储存信息被重新写入的可能性。
但当源和漏电极的作用在写入操作与读出操作之间被互换时，电荷保持膜15在读出操作中变成在源电极侧上。结果就不可能存在这种错误的写入。因此，提高了抗读出干扰性能。
在读出储存在电荷保持膜16中的信息的情况下，第二扩散区13被设定为源电极，第一扩散区12被设定为漏电极，且晶体管工作于饱和区中。例如，将0V施加到第二扩散区13和阱11，+2V施加到第一扩散区12，+1V施加到栅电极17，就足够了。借助于互换读出储存在电荷保持膜15中的信息情况下的源和漏区，就能够读出储存在电荷保持膜16中的信息。
在留下不被栅电极17覆盖的沟道区71的情况下，在不被栅电极17覆盖的沟道区中，反型层根据电荷保持膜15和16中是否存在过量电子而消失或形成。结果，得到了大的滞后(阈值的改变)。但当不被栅电极17覆盖的沟道区71太宽时，漏电流大幅度减小，读出速度从而大幅度降低。确切地说，在电荷保持膜15和16与第一和第二扩散区彼此完全不重叠的情况下，读出速度降低到器件不起实际储存器件作用的程度。因此，最好将不被栅电极17覆盖的沟道区71的宽度确定成获得足够的滞后和读出速度。
即使在扩散区12和13达及栅电极17的二端的情况下，亦即即使当扩散区12和13以及栅电极17彼此重叠时，写入操作也几乎不改变晶体管的阈值。但源和漏端部处的寄生电阻大幅度改变，漏电流从而大幅度减小(减小一个位或以上)(在本实施方案中，由于扩散区12和13的浓度高，且沟道附近的浓度不像实施方案4那样减小，导电类型不被反转，阈值几乎不改变)。因此，借助于检测漏电流，能够执行读出，从而能够得到存储功能。在需要较高的存储器滞后效应的情况下，扩散区12和13与栅电极17最好彼此不重叠。
而且，在扩散区12和13偏移于栅电极17的端部(亦即彼此不重叠)的情况下，与正常的逻辑晶体管相比，能够更有力地防止短沟道效应，并能够进一步缩短栅长度。由于此结构被用来抑制短沟道效应，故与逻辑晶体管相比，能够采用更厚的绝缘膜，从而能够改善可靠性。
无论如何，借助于使电荷保持膜15和16与第一和第二扩散区彼此重叠，不被栅电极17覆盖的沟道区71的电阻根据是否存在积累在电荷保持膜15和16中的电荷而大幅度改变。于是，实施方案4的图6(b)中的二个可变电阻器的电阻就能够独立地被改变。
下面来描述半导体存储器件的擦除操作原理。
作为第一方法，在擦除储存在作为存储功能元件的电荷保持膜15中的信息的情况下，将正电压(例如+6V)施加到第一扩散区12，0V施加到阱11，反偏压施加到第一扩散区12与阱11之间的PN结，负电压(例如-5V)施加到栅电极17，就足够了。在栅绝缘膜附近的PN结中，由于其上施加了负电压的栅电极的影响，电位梯度变得陡峭。结果，热空穴由于带间隧穿而被产生在PN结的阱区11侧上。此热空穴被具有负电位的栅电极17吸引，结果，空穴被注入到电荷保持膜15。以这种方式，电荷保持膜15的信息被擦除。此时，将0V施加到第二扩散区13就足够了。
在擦除储存在电荷保持膜16中的信息的情况下，将第一扩散区的电位与第二扩散区的电位彼此互换就足够了。
作为第二方法，如图11所示，在擦除储存在作为存储功能元件的电荷保持膜15中的信息的情况下，将正电压(例如+5V)施加到第一扩散区12，0V施加到第二扩散区13，负电压(例如-4V)施加到栅电极17，正电压(例如0.8V)施加到阱11，就足够了。正向电压被施加在阱11与第二扩散区13之间，电子从而被注入到阱11中。注入的电子扩散到阱11与第一扩散区12的PN结，并被强电场加速，从而成为热电子。此热电子使得在PN结中产生电子-空穴对。PN结中产生的热空穴被具有负电位的栅电极17吸引，结果，空穴被注入到电荷保持膜15。
根据第二方法，即使在只是不足以由带间隧穿而产生热空穴的电压被施加在阱11与第一扩散区12之间的PN结中的情况下，利用从第二扩散区13注入的电子，也能够产生热空穴。因此，能够降低擦除操作时的电压。
在第一擦除方法中，在擦除储存在电荷保持膜15中的信息的情况下，必需将+6V施加到第一扩散区12。在第二擦除方法中，+5V就足够了。如上所述，根据第二方法，能够降低擦除时的电压。于是，能够降低功耗，且能够抑制热载流子引起的半导体存储器件的退化。
利用这些操作方法，每个晶体管能够选择性地执行2位(4数值)写入和擦除。结果，能够减小每位占据的面积，从而能够降低半导体存储器件的制造成本。在用于快速存储器之类的多值技术中，要求非常精确的阈值控制。在将此操作方法应用于本发明的半导体存储器件的情况下，无须执行这种阈值控制。
在这些操作方法中，借助于互换源电极和漏电极，执行了每个晶体管2位的写入和擦除。还有可能固定源电极和漏电极，并使器件以1位存储器的形式来工作。在此情况下，源和漏区之一能够被设定为公共固定电压，从而能够将连接到源和漏区的位线的数目减少到一半。
虽然已经对N沟道器件描述了读出、写入、以及擦除操作，但在P沟道器件的情况下，借助于反转所有外加电压的符号，能够执行相似的操作。
实施方案7
如图12所示，除了半导体衬底被SOI(绝缘体上硅)衬底代替之外，实施方案7的半导体存储器件具有与实施方案6的半导体存储器件基本上相同的结构。
在此半导体存储器件中，埋置的氧化物膜83被形成在半导体衬底81上。而且，SOI层被形成在此埋置的氧化物膜83上。在此SOI层中，形成扩散区12和13，而扩散区12和13之外的区域是本体区82。
此半导体存储器件也产生相似于实施方案6的半导体存储器件的效果。而且，扩散区12和13与本体区82之间的结电容能够被明显地减小，致使能够实现器件的更高处理速度和更低的功耗。
实施方案8
如图13所示，除了栅绝缘膜14延伸在电荷保持膜15、16和阱11与扩散区12和13之间之外，实施方案8的半导体存储器件具有与实施方案6的半导体存储器件基本上相同的结构。
具体地说，至少在栅电极附近，电荷保持膜经由绝缘膜与扩散区和/或阱区或本体区(在使用SOI衬底的情况下)相接触。
此半导体存储器件也提供了相似于实施方案6的半导体存储器件的效果。而且，利用电荷保持膜15、16和阱11与扩散区12和13之间的栅绝缘膜14，抑制了保持电荷的泄漏，从而能够改善保持特性。此外，沟道区的整个表面被栅绝缘膜14覆盖。结果，借助于抑制反型层中载流子的界面散射，漏电流被提高，从而能够进一步改善读出速度。
电荷保持膜下方的绝缘膜可以被设计和制作成分隔于栅绝缘膜。栅电极也可以被设计成优先抑制短沟道效应，且电荷保持膜下方的绝缘膜可以被形成得比栅绝缘膜更厚或更薄。电荷保持膜不局限于氮化硅膜，而是可以是具有上述结构且由该材料组成的膜。
实施方案9
如图14所示，除了是为氮化硅膜的电荷保持膜19被用作栅电极17的栅侧壁上的绝缘膜之外，实施方案9的半导体存储器件与实施方案8的半导体存储器件基本上相同。
在此半导体存储器件中，电荷被实际积累或捕获以及储存被保持的部分，是电荷保持膜19中的区域20和21。
此半导体存储器件也产生相似于实施方案8的半导体存储器件的效果。而且，由于栅电极17的侧壁被作为栅侧壁绝缘膜的电荷保持膜19覆盖，故当用电荷保持膜19作为掩模，离子被注入以形成扩散区12和13时，容易控制扩散区12和13的端部位置。例如，容易稍许留下不被栅电极17覆盖的沟道区，未被栅电极17覆盖的沟道区从而容易被电荷保持膜19覆盖。因此，能够容易地生产大滞后(阈值的改变)的半导体存储器件。
电荷保持膜19下方的绝缘膜可以被设计成分隔于栅绝缘膜。还有可能将栅电极设计和制作成优先抑制短沟道效应，并将电荷保持膜下方的绝缘膜形成为比栅绝缘膜更厚或更薄。
实施方案10
如图15所示，除了电荷保持膜22在栅绝缘膜14上被形成为L形状并被是为氧化硅膜的栅侧壁绝缘膜覆盖之外，实施方案10的半导体存储器件与实施方案9的半导体存储器件基本上相同。
在此半导体存储器件中，电荷被实际积累或捕获以及储存被保持的部分，是电荷保持膜22中的区域23和24。
本实施方案的半导体存储器件产生相似于实施方案9的半导体存储器件的效果。电荷保持膜22被夹在栅绝缘膜14与栅侧壁绝缘膜25之间，从而形成ONO膜结构。此结构提高了注入电子/空穴的效率，致使能够提高工作速度。
下面参照图16来描述此半导体存储器件的制造方法。器件隔离区等的制作将被省略。
首先，如图16(a)所示，由厚度约为1-6nm的氧化硅膜或氮氧化硅膜组成的栅绝缘膜或厚度约为1-100nm的高介电常数膜，被形成在P型阱11上。而且，对栅电极17进行图形化。
如图16(b)所示，厚度约为5-20nm的氮化硅膜53和厚度约为20-100nm的氧化硅膜54，用CVD方法按此顺序被淀积在得到的半导体衬底的整个表面上。
在图形化工艺(腐蚀工艺)中，在执行对图16(a)的栅电极17进行图形化的工艺的时候暴露的栅绝缘膜受到损伤，除了栅电极下方的栅绝缘膜之外的暴露的栅绝缘膜被清除，然后，用氧化或CVD方法形成的氧化硅膜或氮氧化硅膜，或用CVD等方法形成的高介电常数膜，可以被预先形成在氮化硅膜53下方。
随后，如图16(c)所示，氧化硅膜54和氮化硅膜53向着栅电极17和半导体衬底被选择性地回腐蚀。利用此腐蚀，形成了L形状的由氮化硅膜53组成的电荷保持膜22和覆盖电荷保持膜22的栅侧壁绝缘膜25。然后，形成扩散区12和13。
如上所述，能够用仅仅有绝缘膜形成工艺和回腐蚀工艺的简单工艺来制造本实施方案的半导体存储器件。
实施方案11
如图17所示，除了栅电极17在其二个下端处具有凹陷，至少部分由氮化硅膜组成的电荷保持膜19被埋置在各个凹陷中，以及电荷保持膜19与栅电极17被氧化硅膜81分隔开之外，实施方案11的半导体存储器件与实施方案9的半导体存储器件基本上相同。
此半导体存储器件也产生相似于实施方案9的半导体存储器件的效果。
而且，在擦除操作时，图17中箭头71所示的区域周围产生的热空穴被具有负电位的栅电极吸引。如箭头72所示，热空穴被有效地注入到电荷保持膜19中。结果，能够以更高的速度执行擦除操作。
在此半导体存储器件中，电荷被实际积累或捕获以及储存被保持的部分，主要是电荷保持膜19中的埋置在栅电极的凹陷中的部分(各个箭头72顶端周围)。
下面参照图18来描述此半导体存储器件的制造方法。器件隔离区等的形成将被省略。
首先，如图18(a)所示，栅绝缘膜14和栅电极17被形成在P型阱11上，然后，对整个表面进行氧化，从而形成氧化硅膜51。此时氧化硅膜的厚度可以被设定为例如5-20nm。在此情况下在栅电极17的二个下端中形成脊状鸟喙。
接着，如图18(b)所示，在用各向同性腐蚀方法清除氧化硅膜51之后，整个表面被再次氧化，从而形成氧化硅膜52。此氧化硅膜52是将电荷保持膜分隔于栅电极、沟道区(阱区)、以及扩散区(源/漏区)的绝缘膜。虽然此时氧化硅膜的厚度没有特别的限制，但从实现半导体存储器件的重新写入特性和保持特性的观点看，最好是4-20nm。
接着，如图18(c)所示，氮化硅膜被淀积在整个表面上(厚度例如为20-200nm)，然后被回腐蚀，从而形成用作栅侧壁绝缘膜的电荷保持膜19。然后，借助于用此电荷保持膜19作为掩模而执行杂质离子注入和热处理，来形成扩散区12和13。以这种方式，就完成了半导体存储器件(省略了上部布线等)
实施方案12
如图19所示，除了至少部分被埋置在栅电极17的凹陷中的是为氮化硅膜的电荷保持膜82被夹在氧化硅膜81与83之间之外，实施方案12的半导体存储器件与实施方案11的半导体存储器件基本上相同。
此半导体存储器件也产生相似于实施方案11的半导体存储器件的效果。电荷保持膜82具有夹在氧化硅膜81与83之间的ONO膜结构，致使提高了注入电子和空穴的效率，从而提高了工作速度。
能够以这样的方式来制作此半导体存储器件，即例如在实施方案11的半导体存储器件的制造方法中，在图18(b)的状态之后，氮化硅膜(例如5-15nm)和氧化硅膜(例如20-200nm)按此顺序被淀积，并对氧化硅膜和氮化硅膜进行回腐蚀。
实施方案13
如图20所示，在实施方案13的半导体存储器件中，栅电极17经由厚度约为1-6nm的是为氧化硅膜的栅绝缘膜14，被形成在形成于具有器件隔离区31的半导体衬底中的P型阱11上。厚度约为20-100nm的是为氮化硅膜的电荷保持膜32，被形成在栅电极17的侧壁上。电荷保持膜的形式不局限于本实施方案，而是如上所述的各种各样的。由多晶硅组成的侧壁26和27被进一步形成于电荷保持膜32的侧壁上。N型杂质被掺入到直接在侧壁26和27下方的阱11的表面中，从而分别形成N型区28和29。侧壁26与N型区28成一整体以构成第一扩散区。同样，侧壁27与N型区29构成第二扩散区。器件隔离区31的表面被氮化硅膜30覆盖。
电荷被实际积累或捕获以便在半导体存储器件中保持存储的部分，是电荷保持膜32中的区域23和24。
在此半导体存储器件中，扩散区具有由多晶硅组成的升起结构，致使非常容易实现浅结。因此，能够非常有效地抑制短沟道效应，并能够获得器件的尺寸减小。
虽然未示出，但与不提供升起结构的情况相比，能够使提供扩散区中的接触时的裕度更小。因此，能够使扩散区与阱之间的结面积明显地小，从而能够减小结电容。于是就能够得到高速工作，并能够抑制功耗。
而且，当该半导体存储器件工作于低到写入不执行的程度的电压下时，逻辑电路能够被构造成实现更低功耗、更高速度工作、以及尺寸减小的正常场效应晶体管。亦即，具有普通结构的器件能够被用作作为逻辑电路组成部分的器件和作为存储电路组成部分的器件。因此，形成逻辑电路和存储电路的工艺能够被大为简化。
下面参照图21和22来描述此半导体存储器件的制作方法。
首先，如图21(a)所示，P型阱11被形成在半导体衬底中，随后，用例如STI方法形成器件隔离区31。厚度约为1-6nm的是为氧化硅膜的栅绝缘膜14被形成在得到的阱11上。然后，将成为栅电极的多晶硅膜和绝缘膜55按此顺序被淀积。然后，用预定形状的抗蚀剂图形作为掩模，多晶硅膜和绝缘膜55被图形化。或者，也可以用抗蚀剂图形作为掩模而仅仅对绝缘膜55进行图形化，清除抗蚀剂图形，再用绝缘膜55作为掩模，对多晶硅膜进行腐蚀。利用上述操作，就形成了具有绝缘膜55组成的帽封的栅电极17。
如图21(b)所示，氮化硅膜58被淀积在得到的半导体衬底的整个表面上，并用抗蚀剂图形56掩蔽器件隔离区31。
随后，如图21(c)所示，利用抗蚀剂图形56作为掩模，对氮化硅膜58进行回腐蚀，从而由栅电极17和绝缘膜55的侧壁上的氮化硅膜形成电荷保持膜32，并在器件隔离区31上留下氮化硅膜30。此氮化硅膜30在稍后要执行的腐蚀工艺中保护着半导体衬底和器件隔离区31。特别是在稍后要描述的用来以多晶硅形成侧壁26和27的回腐蚀工艺、用来清除绝缘膜55的腐蚀工艺、以及用来在扩散区中形成接触孔的腐蚀工艺中，这是重要的。
如图22(d)所示，多晶硅膜57被淀积在得到的半导体衬底的整个表面上。
接着，多晶硅膜57被回腐蚀，直至绝缘膜55被暴露。此时，部分多晶硅膜57最好延伸到氮化硅膜30上，并完全覆盖器件隔离区31。
然后，如图22(e)所示，用各向同性腐蚀方法清除绝缘膜55。在腐蚀时，氮化硅膜30用作停止层，以便防止器件隔离区31被过腐蚀。随后，预定形状的抗蚀剂图形被用作掩模，用各向异性腐蚀方法清除部分多晶硅膜57，从而形成彼此分隔开的侧壁26和27。当杂质被注入到侧壁26和27中时，各个侧壁26和27就构成了扩散区(源和漏区)。
接着，杂质离子被注入到栅电极17以及侧壁26和27中，并执行用来激活杂质的退火。杂质离子被扩散到阱11中，以便形成分别与侧壁26和27成一整体的区域28和29，从而形成扩散区。
根据此半导体存储器件，在实现每个晶体管2位储存的同时，还极大地抑制了短沟道效应，从而能够实现尺寸减小。此外，能够达到更高速度的工作和更低的功耗。
而且，此半导体存储器件实际上能够被用作作为逻辑电路组成部分的晶体管。结果，能够大幅度简化形成逻辑电路和存储电路二者的工艺。
此外，借助于对注入在侧壁26和27中的杂质离子进行固相扩散进入阱11，能够形成源/漏区与阱区之间的陡峭分布的结。具体地说，能够由杂质浓度为每立方厘米1020或以上的源/漏区和杂质浓度为每立方厘米1018或以上的阱来形成陡峭分布的结。当1V被施加到栅电极时，漏的承受电压可以被设定为3V或以下。结果，仅仅借助于将栅电极设定为3V，N型源和漏区之一以及阱被设定为GND，且N型源和漏区的另一个被设定为3V，电子就能够被注入到被设定为3V的源/漏区附近的电荷保持膜中。相反，仅仅借助于将栅电极设定为-2V，N型源和漏区之一被设定为GND，阱被设定为0.8V(几乎等于PN结内建电位的电压，或稍许大于PN结内建电位的电压)，且N型源/漏区的另一个被设定为3V，空穴就能够被注入到被设定为3V的源/漏区附近的电荷保持膜。如上所述，借助于将源/漏区与阱区之间的结设计成具有陡峭的分布，漏承受电压能够被设定得低。利用此效应，写入/擦除电压能够被设定得低。
实施方案14
下面描述本发明的半导体存储器件的一种新的写入/擦除方法。
如下面要描述的那样，在此写入/擦除方法中，使用了位线与字线之间的电场。结果，例如实施方案13的结构是有效的，但此方法也能够被应用于其它实施方案的结构。在此情况下，借助于提供连接到栅电极的或本身具有栅电极功能的字线和连接到源/漏区的位线致使二者彼此相交，强电场能够仅仅被施加到被选择的电荷保持膜。
选择的位线被设定为参考电位(例如OV)。在此情况下，+VDD被施加到选择的字线，+2/3VDD被施加到未被选择的位线，而+1/3VDD被施加到未被选择的字线。利用这种施加电压的方法，电场差VDD被施加到具有被选择字线和被选择位线作为反电极的电荷保持膜，且电场差1/3VDD被施加到所有的其它电荷保持膜。当采用以电场差VDD能够执行写入/擦除而以电场差1/3VDD却不发生写入/擦除的电荷保持膜时，能够实现随机存取的写入/擦除。在此方法中，直接使用隧穿电流进行写入/擦除，致使能够以小电流来执行写入/擦除，从而产生了实现低功耗的效果。
如图23(a)和23(b)所示，利用体衬底的大规模集成存储器，由形成在半导体衬底(半导体衬底表面)中的第一导电类型的阱区1901、形成在阱区1901上的栅绝缘膜1902、形成在栅绝缘膜上的多个字线1903、形成在多个字线1903二侧上的多个第二导电类型的扩散区1905、直接或经由绝缘膜在字线、阱区和扩散区上至少形成在部分扩散区或部分阱区和部分扩散区上在多个字线的二侧上并具有积累或捕获电荷的功能的电荷保持膜1904、以及连接到多个扩散区且沿跨越字线的方向延伸的多个位线(未示出)构成。在图23(a)中，参考号1910表示器件隔离区。图23(b)是沿图23(a)中A-A’线的剖面图。电荷保持膜1904最好被夹在连接位线(未示出)和第二导电类型的扩散区(源/漏区)1905的端子(可以是位线本身)与字线(栅电极)1903之间。在此情况下，借助于将电场直接施加跨越栅电极和端子，电子或空穴就能够在选择的二个节点之间被注入或移动。与热电子或热空穴的注入相比，能够进一步改善写入/擦除效率。
在存储单元不如图23所示那样以高密度被提供的情况下，层间绝缘膜被插入在用来连接第二导电类型的扩散区(源/漏区)1905的端子1907与电荷保持膜1904之间。作为此情况下的写入/擦除方法，采用实施方案6的方法比采用实施方案14所述的方法更优选。
实施方案15
在实施方案15的半导体存储器件中，各个存储功能元件161和162由用来保持电荷的区域(用来储存电荷的区域，可以是具有保持电荷的功能的膜)和抑制电荷逃逸的区域(可以是具有抑制电荷逃逸的功能的膜)构成。例如，如图24所示，各个存储功能元件具有ONO结构。具体地说，氮化硅膜142被夹在氧化硅膜141与氧化硅膜143之间，从而构成存储功能元件161和162。此处，氮化硅膜具有保持电荷的功能。氧化硅膜141和143起具有抑制积累在氮化硅膜中的电荷逃逸的功能的膜的作用。
存储功能元件161和162中用来保持电荷的区域(氮化硅膜142)分别与扩散区112和113重叠。此处的重叠表示至少部分用来保持电荷的区域(氮化硅膜142)存在于至少部分扩散区112和113的区域上。参考号111表示半导体衬底，参考号114表示栅绝缘膜，参考号117表示栅电极，而参考号171表示(栅电极与扩散区之间的)偏移区。虽然未示出，但栅绝缘膜114下方的半导体衬底111的最上部表面是沟道区。
下面来描述由于存储功能元件161和162中用来保持电荷的区域142与扩散区112和113之间的重叠而产生的效应。
图25是图24右边存储功能元件162周围部分的放大图。W1表示栅电极114与扩散区113之间的偏移量。W2表示截面中存储功能元件162沿栅电极的沟道长度方向的宽度。由于存储功能元件162中氮化硅膜142的远离栅电极117的一侧的端部与远离栅电极117的一侧的存储功能元件162的端部重合，故存储功能元件162的宽度被定义为W2。存储功能元件162与扩散区113之间的重叠量被示为W2-W1。特别重要的是，存储功能元件162中的氮化硅膜142与扩散区113重叠，亦即满足关系W2>W1。
如图26所示，在存储功能元件162a中的氮化硅膜142a的远离栅电极的一侧的端部不与远离栅电极的一侧的存储功能元件162a的端部重合的情况下，将W2定义为从栅电极的端部到氮化硅膜142a的远离栅电极的端部的宽度，就足够了。
图27示出了在图25的结构中，当存储功能元件162的宽度W2被固定为100nm且偏移量W1被改变时的漏电流Id。此处，利用根据存储功能元件162处于被擦除了的状态(其中空穴被积累)而扩散区112和113用作源电极和漏电极的假设的器件模拟，来获得此漏电流。
如从图27可见，当W1是100nm或以上(亦即氮化硅膜142与扩散区113彼此不重叠)时，漏电流急剧地减小。由于漏电流数值几乎正比于读出操作速度，故当W1为100nm或以上时，存储器的性能急剧地退化。另一方面，在氮化硅膜142与扩散区133彼此重叠的范围内，漏电流的减小缓慢。因此，至少部分作为具有保持电荷的功能的膜的氮化硅膜142最好与源/漏区彼此重叠。
考虑到上述器件模拟的结果，借助于将W2固定为100nm并设定W1为60nm和100nm作为设计值而制造了存储单元阵列。在W1为60nm的情况下，作为设计值，氮化硅膜142与扩散区112和113彼此重叠40nm。在W1为100nm的情况下，作为设计值，不存在重叠。对存储单元阵列的读出时间进行了测量。结果，彼此比较了考虑变化的各种最差的情况。借助于将W1设定为60nm作为设计值而制造的存储单元阵列的读出存取时间是另一情况的读出存取时间的100倍。实际上，读出存取时间最好是每位100毫微秒或以下。但发现当W1＝W2时，完全达不到此条件。在也考虑制造变化的情况下，发现W2-W1>10nm更优选。
最好用相似于实施方案6的方式来读出储存在存储功能元件161(区域181)中的信息，将扩散区112设定为源电极，将扩散区113设定为漏电极，并在靠近沟道区中的漏区侧上形成夹断点。具体地说，在读出储存在二个存储功能元件之一中的信息时，最好在沟道区中靠近另一个存储功能元件的区域内形成夹断点。利用此结构，不管存储功能元件162的储存状态如何，都能够以高的灵敏度探测到存储功能元件161中储存的信息，这是2位操作得以实现的一个重要因素。
另一方面，在仅仅用二个存储功能元件之一来储存信息的情况下，或在二个存储功能元件被用于同一个储存状态的情况下，不总是需要在读出时形成夹断点。
虽然在图24中未示出，但最好在半导体衬底111的表面中形成一个阱区(在N沟道器件的情况下是P型阱)。借助于形成阱区，在为存储器工作(重新写入操作和读出操作)而优化沟道区的杂质浓度时，能够容易地控制其它的电学特性(承受电压、结电容、以及短沟道效应)。
从改善存储器的保持特性的观点看，存储功能元件最好包括具有保持电荷的功能的电荷保持膜和绝缘膜。在此实施方案中，具有捕获电荷的能级的氮化硅膜142被用作电荷保持膜，而具有防止积累在电荷保持膜中的电荷损耗的功能的氧化硅膜141和143被用作绝缘膜。当存储功能元件包括电荷保持膜和绝缘膜时，防止了电荷的损耗，从而能够改善保持特性。而且，与存储功能元件仅仅由电荷保持膜构成的情况相比，能够适当地减小电荷保持膜的体积。借助于适当地减小电荷保持膜的体积，电荷在电荷保持膜中的运动受到了限制，致使能够抑制储存保持过程中由于电荷的运动而出现特性的变化。
存储功能元件最好包括几乎与栅绝缘膜表面平行排列的电荷保持膜，换言之，存储功能元件中的电荷保持膜的顶部表面被置于离栅绝缘膜顶部表面相等的距离处。具体地说，如图28所示，存储功能元件162的电荷保持膜142a的一个面几乎平行于栅绝缘膜114的表面。换言之，电荷保持膜142a最好被形成为其高程与栅绝缘膜114表面的高程相同。由于在存储功能元件162中存在几乎平行于栅绝缘膜114表面的电荷保持膜142a，故能够有效地控制反型层根据积累在电荷保持膜142a中的电荷量而形成在偏移区171中，而且能够提高存储效应。借助于将电荷保持膜142a设定为几乎平行于栅绝缘膜114的表面，即使在偏移量(W1)变化的情况下，也能够保持存储效应的变化比较小，从而能够抑制存储效应的变化。而且，抑制了电荷到电荷保持膜142a上部的运动，从而能够抑制储存保持过程中由于电荷的运动而出现特性的变化。
而且，存储功能元件162最好包括分隔几乎平行于栅绝缘膜114表面的电荷保持膜142a与沟道区(或阱区)的绝缘膜(例如氧化硅膜144中偏移区171上方部分)。利用此绝缘膜，抑制了电荷保持膜中积累的电荷的损耗。能够得到保持特性更好的半导体存储器件。
借助于控制电荷保持膜142a的厚度和控制电荷保持膜142a下方的绝缘膜(氧化硅膜144中偏移区171上方部分)的厚度为常数，从半导体衬底表面到积累在电荷保持膜中的电荷的距离能够被保持为几乎恒定。具体地说，从半导体衬底表面到积累在电荷保持膜中的电荷的距离，能够被控制在电荷保持膜142a下方绝缘膜的最小厚度值到电荷保持膜142a下方绝缘膜的最大膜厚度值与电荷保持膜142a的最大膜厚度值之和的范围内。结果，由积累在电荷保持膜142a中的电荷产生的电力线的密度几乎能够被控制，从而能够大幅度减小存储器件的存储效应变化。
实施方案16
如图29所示，在实施方案16中，存储功能元件162中的电荷保持膜142具有几乎平行于栅绝缘膜114表面(箭头181)排列的几乎均匀的厚度，还具有几乎平行于栅电极117侧面(箭头182)排列的形状。
在正电压被施加到栅电极117的情况下，存储功能元件162中的电力线如箭头183所示二次通过氮化硅膜142(箭头182和181所示的位置)。当负电压被施加到栅电极117时，电力线的方向被反转。此处，氮化硅膜142的介电常数约为6，氧化硅膜141和143的介电常数约为4。因此，存储功能元件162沿电力线183的方向的有效介电常数变得比仅仅存在箭头181所示电荷保持膜的情况更大，从而能够进一步减小电力线二端的电位差。具体地说，施加到栅电极117的大部分电压被用来增强偏移区171中的电场。
电荷在重新写入操作中之所以被注入到氮化硅膜142中，是因为产生的电荷被偏移区171中的电场吸引。因此，借助于包括箭头182所示的电荷保持膜，在重新写入操作中，就增加了注入到存储功能元件162中的电荷，从而提高了重新写入速度。
在氧化硅膜143部分也是氮化硅膜，亦即电荷保持膜的高程与栅绝缘膜114表面的高度不一致的情况下，氮化硅膜中的电荷的向上运动变得明显，保持特性从而退化。
更优选的是，由诸如介电常数非常大的氧化铪之类的高介电常数介质代替氮化硅膜来组成电荷保持膜。
而且，存储功能元件最好包括分隔几乎平行于栅绝缘膜表面的电荷保持膜与沟道区(或阱区)的绝缘膜(氧化硅膜141中偏移区171上方部分)。利用此绝缘膜，抑制了电荷保持膜中积累的电荷的损耗，从而能够进一步改善保持特性。
而且，存储功能元件最好包括分隔栅电极与沿几乎平行于栅电极侧面方向延伸的电荷保持膜的绝缘膜(氧化硅膜141中与栅电极117相接触的部分)。利用此绝缘膜，能够防止电学特性由于电荷从栅电极注入到电荷保持膜而被改变，从而能够改善半导体存储器件的可靠性。
而且，以相似于实施方案15的方式，最好控制电荷保持膜142下方绝缘膜(氧化硅膜141中偏移区171上方部分)的厚度为常数，并控制排列在栅电极侧面上的绝缘膜(氧化硅膜141中与栅电极117相接触的部分)的厚度为常数。这样，由积累在电荷保持膜142中的电荷产生的电力线的密度就几乎能够被控制，从而能够防止电荷泄漏。
实施方案17
实施方案17涉及到栅电极、存储功能元件、以及源/漏区之间距离的优化。
如图30所示，符号A表示截面中栅电极沿沟道长度方向的长度。符号B表示源和漏区之间的距离(沟道长度)。符号C表示一个存储功能元件的端部到另一个存储功能元件的端部的距离，具体地说是截面内一个存储功能元件中的具有保持电荷的功能的膜的(远离栅电极侧上的)端部沿沟道长度方向与另一个存储功能元件中的具有保持电荷的功能的膜的(远离栅电极侧上的)端部之间的距离。
首先，优选的是B<C。在沟道区中栅电极117下方部分与源/漏区112和113之间，存在着偏移区171。由于B<C，利用积累在存储功能元件161和162(氮化硅膜142)中的电荷，整个偏移区171中反型的容易程度被有效地变动。因此，提高了存储效应，且特别是实现了更高速度的读出操作。
在栅电极117与源/漏区112和113彼此偏移的情况下，亦即当满足关系A<B时，当电压被施加到栅电极时，偏移区的反型容易程度根据积累在存储功能元件中的电荷量而大幅度改变，提高了存储效应，并能够减小短沟道效应。只要出现存储效应，就不总是必需存在偏移区171。而且，在不存在偏移区171的情况下，若源/漏区112和113中的杂质浓度足够低，则能够在存储功能元件161和162(氮化硅膜142)中出现存储效应。
因此，A<B<C最优选。
实施方案18
除了用图31所示的SOI衬底代替半导体衬底之外，实施方案18的半导体存储器件具有与实施方案15基本上相同的结构。
在此半导体存储器件中，埋置的氧化物膜183被形成在半导体衬底181上，且SOI层被形成在埋置的氧化物膜183上。在SOI层中，形成扩散区112和113，而其它区域用作本体区182。
此半导体存储器件也产生相似于实施方案15的半导体存储器件的效果。而且，能够明显地减小扩散区112和113与本体区182之间的结电容，致使能够实现器件的更高速度和更低的功耗。
实施方案19
如图32所示，除了P型高浓度区191被额外提供在N型源/漏区112和113的沟道侧附近之外，实施方案19的半导体存储器件具有与实施方案15基本上相同的结构。
具体地说，P型高浓度区191中的P型杂质(例如硼)的浓度高于区域192中的浓度。P型高浓度区191中的P型杂质的适当浓度例如约为每立方厘米5×1017-1×1019。区域192中的P型杂质的适当浓度例如可设定为每立方厘米5×1016-1×1018。
如上所述，借助于提供P型高浓度区191，紧邻存储功能元件161和162下方的扩散区112和113与半导体衬底111之间的结变得陡峭。结果，在写入和擦除操作中容易产生热载流子，写入和擦除操作中的电压被降低，或能够以更高的速度执行写入和擦除操作。而且，由于区域192中的杂质浓度比较低，故当存储器处于擦除状态时，阈值低，漏电流因而大。结果，读出速度被提高。因此，能够得到写入电压低、重新写入速度高、且读出速度高的半导体存储器件。
借助于在图32中的源/漏区附近和存储功能元件下方(亦即不紧邻栅电极下方)提供P型高浓度区191，明显地提高了整个晶体管的阈值。提高的程度大大高于P型高浓度区191紧邻栅电极下方被提供的情况。当写入电荷(在晶体管是N沟道型的情况下，是电子)被积累在存储功能元件中时，此差别变大。另一方面，当足够的擦除电荷(在晶体管是N沟道型的情况下，是正空穴)被积累在存储功能元件中时，整个晶体管的阈值下降到由栅电极下方沟道区(区域192)的杂质浓度所确定的阈值。具体地说，擦除时的阈值不依赖于P型高浓度区191的杂质浓度。另一方面，写入时的阈值受到杂质浓度的强烈影响。因此，借助于在存储功能元件下方和源/漏区附近排列P型高浓度区191，仅仅写入时的阈值大幅度变动，从而能够明显地提高存储效应(写入时的阈值与擦除时的阈值之间的差别)。
实施方案20
如图33所示，除了分隔电荷保持膜(氮化硅膜142)与沟道区或阱区的绝缘膜的厚度(T1)比栅绝缘膜的厚度(T2)更薄之外，实施方案20的半导体存储器件具有与实施方案15基本上相同的结构。
由于在重新写入存储器的操作中对承受电压的要求，在栅绝缘膜114的厚度T2中存在着一个下限数值。但绝缘膜的厚度T1能够被做得小于T2，而不管承受电压的要求。借助于减小T1，方便了电荷到存储功能元件的注入，降低了写入操作和擦除操作中的电压，或能够以更高的速度执行写入和擦除操作。由于当电荷被积累在氮化硅膜142中时，沟道或阱区感生的电荷量增大，故能够提高存储效应。
因此，借助于满足T1<T2而不损害存储器的承受电压性能，能够降低写入和擦除操作中的电压，或能够以更高的速度执行写入和擦除操作，而且能够提高存储效应。
绝缘膜的厚度T1为0.8nm或以上更优选，这使得能够使制造工艺具有一致性与保持膜质量的预定水平并作为防止保持特性大幅度退化的一个限度。
实施方案21
如图34所示，除了分隔电荷保持膜(氮化硅膜142)与沟道区或阱区的绝缘膜的厚度(T1)比栅绝缘膜的厚度(T2)更大之外，实施方案21的半导体存储器件具有与实施方案15基本上相同的结构。
由于为了防止器件短沟道效应的要求，在栅绝缘膜114的厚度T2中存在着一个上限数值。但不管为了防止短沟道效应的要求如何，绝缘膜的厚度T1能够被设定为大于T2。借助于使T1更大，防止了积累在存储功能元件中的电荷的损耗，从而能够改善存储器的保持特性。
因此，借助于设定T1>T2而不损害存储器的短沟道效应，能够改善保持特性。
考虑到重新写入速度的降低，绝缘膜的厚度T1优选为20nm或以下。
实施方案22
图35示出了一种便携式电话，作为一种其中装配了上述半导体存储器件的便携电子装置。
此便携式电话主要由控制电路211、电池212、RF(射频)电路213、显示器214、天线215、信号线216、电源线217等构成。在控制电路211中，装配了本发明的上述半导体存储器件。控制电路211最好是一种集成电路，其中具有与实施方案10所述相同的结构的器件被用作存储电路器件和逻辑电路器件。利用这种结构，方便了集成电路的制造，从而能够明显地降低便携式电子装置的制造成本。
如上所述，将能够容易地精细制作的每个晶体管能够储存2位的半导体存储器件用于便携式电子装置，改善了便携式电子装置的功能和运行速度，并能够降低制造成本。
本发明的半导体存储器件主要由第一导电类型区域和作为扩散区的第二导电类型区域、横跨第一和第二导电类型区域的边界的存储功能元件、以及经由绝缘膜提供的电极构成，或主要由栅绝缘膜、形成在栅绝缘膜上的栅电极、形成在栅电极二侧上的存储功能元件、各排列在与存储功能元件的栅电极相对侧上的源/漏区(扩散区)、以及排列在栅电极下方的沟道区构成。
半导体存储器件借助于在单个电荷保持膜中储存2位或更多位信息而用作用来储存4个或更多个值的信息的存储器件，并利用存储功能元件产生的可变电阻效应而用作具有选择晶体管功能和存储晶体管功能二者的存储单元。
本发明的半导体器件优选被形成在半导体衬底上，最好被形成在形成于半导体衬底中的第一导电类型的阱区上。
对于半导体衬底没有特殊的限制，只要能够用于半导体器件即可，其例子包括由诸如硅或锗之类的元素半导体或诸如硅锗、GaAs、InGaAs、ZnSe、GaN之类的化合物半导体组成的体衬底。诸如SOI(绝缘体上硅)衬底和多层SOI衬底、以及其上形成有半导体层的玻璃或塑料衬底的各种衬底，可以被用作其表面上具有半导体层的衬底。确切地说，硅衬底、其上形成有硅层的SOI衬底等是优选的。虽然依赖于其中流动的电流量，但半导体衬底或半导体层可以是(例如用外延生长方法得到的)单晶、多晶、或非晶。
最好在半导体衬底或半导体层上形成器件隔离区。而且，此器件可以由借助于组合诸如晶体管、电容器和电阻器元件、由各种元件、半导体器件、以及层间绝缘膜组成的电路而得到的单层或多层结构组成。器件隔离区可以由诸如LOCOS膜、沟槽氧化物膜、以及STI膜之类的各种器件隔离膜中的任何一种组成。半导体衬底可以是P型导电类型的或N型导电类型的。在半导体衬底中，最好形成至少一个第一导电类型(P型或N型)的阱区。可以在本技术领域所知的范围内设定半导体衬底和阱区的杂质浓度。在采用SOI衬底作为半导体衬底的情况下，阱区可以被形成在表面半导体层中，或本体区可以被提供在沟道区下方。
对栅绝缘膜或绝缘膜没有特殊的限制，只要是通常用于半导体器件即可。例如，可以采用诸如氧化硅膜或氮化硅膜之类的绝缘膜或诸如氧化铝膜、氧化钛膜、氧化钽膜、或氧化铪膜之类的高介电常数膜的单层或叠层膜。氧化硅膜是特别优选的。栅绝缘膜的适当厚度例如约为1-20nm，优选约为1-6nm。栅绝缘膜可以仅仅被形成在栅电极下方或被形成为大于(宽于)栅电极。
栅电极或电极被形成在栅绝缘膜上，其形状为通常用于半导体器件的或其中在下端部提供有凹陷。单个栅电极表示不被作为栅电极的一个或多个导电膜分隔开的形成为整体形状的栅电极。栅电极在其侧壁上可以具有侧壁绝缘膜。对栅电极没有特殊的限制，只要是通常用于半导体器件的即可，可以由例如多晶硅、诸如铜或铝之类的金属、或诸如钨、钛、或钽之类的难熔金属、或难熔膜的硅化物等的单个膜或叠层膜形成的导电膜组成。栅电极的适当厚度约为例如50-400nm。沟道区被形成在栅电极下方。
存储功能元件包括至少具有保持电荷或积累并保持电荷的功能或者捕获电荷或保持电荷极化状态的功能的膜或区域。具有这些功能的例子包括氮化硅、硅、包含诸如磷或硼之类的杂质的硅酸盐玻璃、碳化硅、氧化铝、诸如氧化铪、氧化锆或氧化钽之类的高介电常数介质、氧化锌、铁电体、金属等。存储功能元件可以由例如包括氮化硅膜的绝缘膜；其中具有导电膜或半导体层的绝缘膜；其中具有一个或多个由导体或半导体组成的点的绝缘膜；或包括其中内部电荷被电场极化且其状态被保持的铁电体膜的绝缘膜的单层或叠层组成。其中，氮化硅膜是优选的，这是因为存在大量捕获电荷的能级而能够得到大的滞后特性，电荷保持时间长，保持特性由于不发生诸如出现泄漏路径而引起的电荷泄漏之类的问题而良好。这些材料通常被用于LSI工艺中。
利用诸如其中包括氮化硅膜之类的具有电荷保持功能的绝缘膜的绝缘膜作为存储功能元件，能够提高保持存储的可靠性。由于氮化硅膜是绝缘体，故即使在其部分中出现电荷泄漏，整个氮化硅膜的电荷也不立即丧失。为了进一步提高可靠性，具有保持电荷的功能的绝缘膜不必呈膜状。具有保持电荷的功能的绝缘体最好分立地存在于绝缘膜中。具体地说，绝缘体最好呈点的形式分散在诸如氧化硅之类的不容易保持电荷的材料中。
利用其中包括导电膜或半导体层的绝缘膜作为存储功能元件，能够自由地控制注入到导体或半导体中的电荷量致使产生实现多值的效果。
而且，利用包括一个或多个由导体或半导体组成的点的绝缘膜作为存储功能元件，借助于电荷直接隧穿，容易执行写入和擦除，致使得到较低功耗的效果。
可以采用其中极化方向根据电场而改变的由PZT、PLZT等制成的铁电膜作为存储功能元件。在此情况下，在铁电膜的表面中，电荷基本上由极化产生，并保持此状态。因此，能够得到相似于用来捕获馈自其上提供存储功能的膜外部的电荷的膜的滞后特性。此外，铁电膜的电荷保持不要求从外部注入电荷，且滞后特性能够仅仅由膜中电荷的极化而得到。于是，就产生了能够高速执行写入和擦除的效果。
结果，存储功能元件最好还包括抑制电荷逃逸的区域或具有抑制电荷逃逸的功能的膜。具有抑制电荷逃逸的功能的膜的例子包括氧化硅膜等。
包括在存储功能元件中的电荷保持膜，被直接或经由绝缘膜形成在栅电极二侧上，并直接或经由栅绝缘膜或绝缘膜被排列在半导体衬底(阱区、本体区或源/漏区、或扩散区)上。栅电极二侧上的电荷保持膜最好被形成为直接或经由绝缘膜覆盖栅电极的所有或部分侧壁。作为一个应用例子，在栅电极在其下端部中具有凹陷的情况下，电荷保持膜可以被形成为直接或经由绝缘膜完全或部分地掩埋凹陷。但在此情况下，制造工艺被复杂化。结果，从工业观点看，存储功能元件最好仅仅覆盖栅电极的侧壁，且栅电极不覆盖存储功能元件的顶部。在采用导电膜作为电荷保持膜的情况下，最好经由绝缘膜来排列导电膜，以便电荷保持膜不直接与半导体衬底(阱区、本体区或源/漏区、或扩散区)或栅电极相接触。例如，可以采用导电膜与绝缘膜的层叠结构、其中导电膜以点的形式分散在绝缘膜中的结构、其中导电膜被排列在形成于栅侧壁上的部分侧壁绝缘膜中的结构等。
扩散区或源/漏区被排列在与电荷保持膜的栅电极面对的侧上，作为导电类型与半导体衬底或阱区不同的扩散区。在源/漏区与半导体衬底、存储功能元件、或阱区之间的结中，杂质浓度最好陡峭。这是因为热电子或热空穴在低电压下被有效地产生，致使能够以较低的电压来高速执行操作。对源/漏区的结深度没有特殊的限制，而是能够根据待要得到的半导体存储器件的性能而适当地调整。在采用SOI衬底作为半导体衬底的情况下，源/漏区的结深度可以小于表面半导体层的厚度。但源/漏区的结深度最好与表面半导体层的厚度几乎相同。
源/漏区可以被排列成与栅电极的端部重叠、与栅电极的端部对准、或偏移于栅电极的端部。在源/漏区偏移于栅电极端部的情况下，由于当电压被施加到栅电极时，电荷保持膜下方偏移区的反型容易程度根据积累在存储功能元件中的电荷量而大幅度改变，故特别优选，提高了存储效应，并减小了短沟道效应。但当源/漏区偏移太大时，源和漏之间的驱动电流显著地减小。因此，偏移量亦即各个栅电极的各个端部到较近源/漏区之间沿栅长度方向的距离，最好短于电荷保持膜沿平行于栅长度方向的方向的厚度。特别重要的是，存储功能元件中的至少部分电荷积累区与部分作为扩散区的源/漏区重叠。这是因为本发明的存储器的本质是由根据仅仅存在于存储功能元件侧壁中的栅电极与源/漏区之间的电压差的横跨存储功能元件的电场来重新写入储存的信息。
部分源/漏区可以延伸在高于沟道区表面(亦即栅绝缘膜的下表面)的层面处。在此情况下，将与源/漏区成一整体的导电膜层叠在形成于半导体衬底中的源/漏区上，是适当的。此导电膜最好由诸如多晶硅或非晶硅之类的半导体、硅化物、上述各种金属、以及难熔金属等组成。其中多晶硅是优选的。多晶硅的杂质扩散速度比半导体衬底的高得多，致使容易使半导体衬底中源/漏区的结浅，且容易抑制短沟道效应。在此情况下，最好将部分源/漏区排列成与栅电极一起将至少部分存储功能元件夹在中间。
可以用例如相似于用正常半导体工艺在栅电极侧壁上形成具有单层或叠层结构的侧壁间隔的方法，来形成本发明的半导体存储器件。具体的方法是：形成栅电极或电极，然后形成包括诸如电荷保持膜、电荷保持膜/绝缘膜、绝缘膜/电荷保持膜、绝缘膜/电荷保持膜/绝缘膜之类的电荷保持膜的单层膜或叠层膜，并在适当的条件下对此膜进行回腐蚀，从而留下侧壁间隔形状的膜的方法；形成绝缘膜或电荷保持膜，在适当的条件下对此膜进行回腐蚀，以便以侧壁间隔的形状留下，进一步形成电荷保持膜或绝缘膜，同样对此膜进行回腐蚀，以便以侧壁间隔的形状留下的方法；将电荷保持材料的颗粒分散到绝缘膜材料中，将得到的材料涂敷或淀积到包括栅电极的半导体衬底上，并在适当的条件下对此绝缘膜材料进行回腐蚀，以便以侧壁间隔的形状留下的方法；以及形成栅电极，然后形成单层膜或叠层膜，用掩模对此膜进行图形化的方法。还提供了一种方法，即在形成栅电极或电极之前，形成电荷保持膜、电荷保持膜/绝缘膜、绝缘膜/电荷保持膜、绝缘膜/电荷保持膜/绝缘膜等，在膜中成为沟道区的区域中形成窗口，在整个表面上形成栅电极材料膜，以及将栅电极材料膜图形化成包括窗口且大于窗口的形状。
本发明的半导体存储器件能够被用于电池驱动的便携式电子装置，特别是便携式信息终端。此便携式电子装置的例子包括便携式信息终端、便携式电话、游戏机等。
根据本发明，与由二种器件构成的现有技术MRAM存储单元相反，存储单元可以由基本上一种器件构成，致使实现进一步尺寸减小和高密度集成。
一种器件的结构是简单的。此器件可以由下列部分构成：形成在半导体层中的第一导电类型区；邻近第一导电类型区的第二导电类型区；横跨半导体层表面中第一和第二导电类型区的边界排列的存储功能元件；以及经由绝缘膜提供在第一导电类型区上且与存储功能元件相接触的电极。于是，能够得到占据面积尺寸的进一步减小，并能够改善半导体存储器件的读出速度。
而且，此器件具有形成在半导体层中的第一导电类型区；邻近第一导电类型区的二个第二导电类型区；各横跨半导体层表面中的第一和第二导电类型区的边界排列的二个存储功能元件；以及经由绝缘膜提供在第一导电类型区上且与各存储功能元件相接触的电极。于是，能够改善半导体存储器件的读出速度，并能够改善高密度集成。
在借助于独立地在二个存储功能元件的每个中积累电荷而储存2位或更多位信息的情况下，能够减小每位的器件面积。于是，能够降低半导体存储器件的制造成本。
根据另一种情况，借助于提供：沟道区；提供在沟道区二侧上的可变电阻区；经由可变电阻区提供在沟道区二侧上的扩散区；经由栅绝缘膜提供在沟道区上的栅电极；以及各横跨可变电阻区和部分扩散区排列在栅电极二侧上的二个存储功能元件，能够改善半导体存储器件的读出操作速度。
在读出储存在二个存储功能元件之一中的信息时，夹断点被形成在沟道区中靠近另一个存储功能元件的区域中。不管另一个存储功能元件的储存状态如何，存储功能元件之一的储存信息都能够以高的灵敏度被探测。这是能够2位操作的一个重要因素。
而且，存储功能元件不被排列在栅电极下方，而是被排列在栅电极的二侧上。结果就不必使栅绝缘膜起存储功能元件的作用，栅绝缘膜从而能够分离于存储功能元件被简单地仅仅用于栅绝缘膜的功能。能够进行根据LSI比例规则的设计。因此，与快速存储器不一样，不必在沟道与控制栅之间插入浮栅，而且不必由栅绝缘膜使用具有存储功能的ONO膜。于是，能够采用根据按比例缩小的栅绝缘膜，提高了栅电极电场对沟道的影响，从而能够实现具有存储功能和抗短沟道效应的半导体存储器件。因此，能够实现尺寸减小，能够改善高密度集成，并能够提供价廉的半导体存储器件。
由于借助于提供仅仅一个一个存储单元所需的连接到栅电极的字线或本身具有栅电极功能的字线就能够得到常规选择晶体管和存储单元晶体管的功能，故能够实现半导体存储器件的更高密度的集成。
而且，借助于基于从源/漏区之一流到另一源/漏区的电流量的变化而探测存储功能元件中的电荷量，能够以大的电流差异的形式来确定存储功能元件中电荷的些许改变。
当位于存储功能元件下方的可变电阻部分的电阻值根据电荷存储功能元件中的电荷量而改变，并利用从源/漏区之一到另一源/漏区流动的电流量的改变来探测电荷是否存在于存储功能元件中时，能够以大的电流差异的形式来确定存储功能元件中电荷的些许改变。
而且，其中单个栅电极被夹在形成于每个存储单元单个栅电极二侧上的二个存储功能元件之间的结构，改变存储功能元件的电荷量，致使能够最大限度地减小电极的数目。因此，能够减小存储单元的占据面积。
在其中单个栅电极被夹在形成于每个存储单元的栅电极二侧上的二个存储功能元件之间的结构中，基于从源/漏区之一到另一源/漏区流动的电流量的变化而探测二个存储功能元件中的每一个的电荷量的探测方法，亦即能够以大的电流差异的形式来确定电荷的些许改变的探测方法所需的电极的数目，被最大限度地减小。因此，能够减小存储单元的占据面积。
而且，根据存储功能元件中是否存在电荷而改变位于形成在单个栅电极二侧上同时将每个存储单元的单个栅电极夹在中间的二个存储功能元件中每个下方的可变电阻部分的电阻值，并基于从源/漏区之一到另一源/漏区流动的电流量的变化而探测存储功能元件中的电荷量的探测方法，亦即能够以大的电流差异的形式来确定电荷的些许改变的探测方法所需的电极的数目，被最大限度地减小。因此，能够减小存储单元的占据面积。
能够从多个存储单元选择一个存储单元并执行写入、擦除、以及读出的存储单元所需的最少端子，由连接到半导体衬底、阱区或排列在绝缘膜上的半导体层的一个端子、连接到源/漏区的二个端子、以及连接到栅电极的一个端子构成。因此，一个存储单元能够由最少数目的端子构成。
而且，在借助于仅仅施加4种电压，即施加到衬底、阱区、或排列在绝缘体上的半导体层的电压；施加到单个栅电极的电压；以及分别施加到二个源/漏电极的电压，来执行读出、写入、或擦除的工作方法中，存储单元能够以最少数目的节点而工作。
由于形成在单个栅电极二侧上的栅电极侧壁绝缘膜用作存储功能元件，故便于形成由逻辑晶体管和存储晶体管构成的二种电路。
而且，至少部分具有保持电荷的功能的栅电极侧壁绝缘膜与源/漏区重叠，致使抑制了读出电流的减小。因此，能够提高半导体存储器件的读出操作速度。
利用单个半导体存储器件，能够储存2位信息。而且，排列在一个栅电极二侧上的存储功能元件被栅电极完全彼此隔离。于是，能够避免各个存储功能元件之间的电气干扰，致使能够实现用来储存多值信息的半导体存储器件，同时实现进一步的尺寸减小。
此外，本发明的半导体存储器件能够照原样被用作构成逻辑电路的晶体管。因而能够使形成逻辑电路和存储电路二者的工艺非常容易。
当部分源/漏区延伸在高于沟道区的表面或栅绝缘膜的下表面的层面，且至少部分存储功能元件被夹在栅电极与部分源/漏区之间时，能够实现源/漏区的较浅的结，并能够在结部分中实现陡峭的杂质浓度分布。因此，能够极为有效地抑制短沟道效应，能够实现进一步的尺寸减小，能够降低漏承受电压，并能够降低注入电子或空穴的写入/擦除电压。
借助于用栅电极和源/漏区将存储功能元件夹在中间，电场能够横跨栅电极和源/漏区被直接施加，从而能够在被选择的二个节点之间执行电子或空穴的注入以及电子和空穴的运动。结果，与热电子或热空穴的注入相比，能够改善写入/擦除效率。
在源/漏区被排列成偏移于栅电极的端部的情况下，当电压被施加到栅电极时，存储功能元件下方偏移区中的寄生电阻能够根据积累在存储功能元件中的电荷量大幅度改变。于是，能够提高存储效应。
在本发明中，当源/漏区由N型半导体组成时，源/漏区之一被设定为参考电压，而另一个源/漏区和栅电极被设定为高于参考电压的电压，或源/漏区之一被设定为参考电压，另一扩散区被设定为高于参考电压的电压，且栅电极被设定为低于参考电压的电压，亦即，仅仅设定3个电极的相对电位，从而使电子或空穴能够被选择性地注入到存储功能元件中。结果，能够减少半导体存储器件中每个存储单元的电极的数目，从而能够实现单元面积尺寸的进一步减小。
同样，在源/漏区由P型半导体组成的情况下，源/漏区之一被设定为参考电压，而另一个源/漏区和栅电极被设定为低于参考电压的电压，或源/漏区之一被设定为参考电压，另一源/漏区被设定为低于参考电压的电压，且栅电极被设定为高于参考电压的电压，从而使空穴或电子能够被选择性地注入到存储功能元件中。于是，能够实现单元面积的进一步减小。
在电荷保持膜直接或经由绝缘膜被形成在栅电极二端处的阱区或扩散区上的情况下，能够根据电荷保持膜中的电荷量来控制反型层。因此，能够得到大的滞后(阈值的改变)，从而能够得到特性优异的半导体存储器件。
在半导体衬底是具有表面半导体层的SOI衬底且第一导电类型的阱区被形成为表面半导体层中的本体区的情况下，能够明显地减小扩散区与本体区之间的结电容，致使能够实现器件的更高速度和更低的功耗。
在电荷保持膜经由栅电极端部附近的绝缘膜而与扩散区和/或阱区或本体区相接触的情况下，能够抑制保持电荷的泄漏。于是能够改善电荷保持特性。
当栅电极的下端部具有凹陷，且至少部分电荷保持膜直接或经由绝缘膜被埋置在凹陷中时，至少部分电荷保持膜被栅电极覆盖，致使尤其在擦除时能够改善注入热载流子的效率。于是能够实现更高速度的擦除操作。
当栅电极在侧壁上具有侧壁绝缘膜，且部分侧壁绝缘膜被形成为电荷保持膜时，借助于用此侧壁绝缘膜作为掩模来执行用来形成扩散区的离子注入，方便了对扩散区端部位置的控制。因此，在防止扩散区达及栅电极下方部分的情况下，能够形成其中阱区或本体区直接或经由绝缘膜与电荷保持膜相接触的区域。因此，能够得到特性优异的半导体存储器件。
根据本发明的半导体存储器件的制造方法，能够用简单的工艺来制造实现高性能和高密度集成的半导体存储器件。
当本发明的半导体器件的阱区或本体区具有P型导电类型时，扩散区之一被设定为参考电压，栅电极被设定为低于参考电压的电压，阱区或本体区被设定为高于参考电压的电压，而另一扩散区被设定为高于阱区或本体区的电压的电压，电流从而沿正向从P型阱区或本体区到固定于参考电压的扩散区通过。结果，即使在只有不足以由带间隧穿产生热空穴的电压差被施加在P型阱区或本体区与另一扩散区之间的结中的情况下，也能够利用从固定于参考电压的扩散区注入到阱区或本体区的电子来产生热空穴。因此，提高了邻近另一扩散区的存储功能元件中注入空穴的效率，从而能够降低空穴注入操作时的电压。
在本发明的半导体器件的阱区或本体区具有N型导电类型的情况下，电流沿正向从N型阱区或本体区流到固定于参考电压的扩散区。结果，即使在仅仅不足以由带间隧穿产生热电子的电压差被施加在阱区或本体区与另一扩散区之间的结中的情况下，也能够利用从固定于参考电压的扩散区注入到阱区或本体区的空穴来产生热电子。因此，提高了邻近另一扩散区的存储功能元件中注入电子的效率，从而能够降低电子注入操作时的电压。
用诸如具有积累或捕获电荷或保持电荷极化状态的功能的膜之类的例如包括氮化硅膜的绝缘膜、其中包括导体膜或半导体膜的绝缘膜、或包括一个或多个由导体或半导体组成的点的绝缘膜的单层或多层结构，来形成上述的存储功能元件。在包括氮化硅膜的绝缘膜的情况下，存在着大量捕获电荷的能级，致使能够得到大的滞后特性。由于电荷保持时间长，且不出现泄漏路径产生所造成的电荷泄漏问题，故保持特性优异。而且，由于此材料是一种通常用于LSI工艺的材料，故存在着存储功能元件能够被容易地引入到大规模生产工厂中的效果。在其中包括导电膜或半导体层的绝缘膜的情况下，能够自由地控制注入到导体或半导体中的电荷量，致使产生了实现多值的效果。在包括一个或多个由导体或半导体组成的点的绝缘膜的情况下，借助于电荷直接隧穿，能够容易地执行写入和擦除，致使得到了降低功耗的效果。而且，由其中极化方向根据电场而改变的PZT、PLZT等制成的铁电膜，可以被用作电荷保持膜的例子。在此情况下，在铁电膜的表面中，电荷主要由极化产生，且其状态被保持。因此，能够得到与用来捕获馈自其上提供存储功能的膜外部的电荷的膜相似的滞后特性。此外，铁电膜的电荷保持不要求从外部注入电荷，从而仅仅借助于膜中电荷的极化就能够得到滞后特性。于是，产生了能够高速执行写入和擦除的效果。
由于存储功能元件包括具有保持电荷的功能的膜，且至少部分具有保持电荷的功能的膜与源/漏区重叠，故抑制了读出电流的减小。因此，能够提高半导体存储器件的读出操作速度。
而且，在栅绝缘膜、栅电极、以及存储功能元件被形成在由SOI层组成的半导体层上的情况下，能够明显地减小扩散区与本体区之间的结电容，从而能够实现器件的高速度和较低的功耗。
在采用包括阱区的半导体层的情况下，在对存储器工作(重新写入操作和读出操作)优化紧邻栅绝缘膜下方的杂质浓度的同时，方便了对其它电学特性(承受电压、结电容、以及短沟道效应)的控制。
而且，当存储功能元件包括具有保持电荷的功能的电荷保持膜和绝缘膜时，抑制了电荷的损耗，从而能够改善保持特性。与存储功能元件仅仅由电荷保持膜构成的情况相比，能够适当地减小电荷保持膜的体积。借助于适当地减小电荷保持膜的体积，电荷在电荷保持膜中的运动受到了限制，从而能够抑制由储存保持过程中电荷的运动造成的特性变化的出现。因此，能够改善存储器的保持特性。借助于在存储功能元件中提供几乎平行于栅绝缘膜表面的电荷保持膜，根据积累在电荷保持膜中的电荷量而在偏移区中形成反型层的容易程度能够被有效地控制。结果就能够提高存储效应。由于电荷保持膜被排列成几乎平行于栅绝缘膜的表面，故即使当偏移量变化时，存储效应的变化也能够被保持比较小。于是，能够抑制存储效应的变化。而且，由于电荷保持膜是几乎平行于栅绝缘膜表面排列的膜，故抑制了电荷的向上运动。因此，能够抑制储存保持过程中由电荷运动引起的特性改变的出现。因此，能够得到产生高存储效应的具有小的变化且具有优异保持特性的半导体存储器件。
在存储功能元件还包括几乎平行于栅电极侧面延伸的电荷保持膜的情况下，能够提高重新写入速度，同时防止了半导体存储器件保持特性的退化。
而且，在包括分隔栅电极与几乎平行于栅电极侧面延伸的电荷保持膜的绝缘膜的情况下，能够抑制电荷在几乎平行于栅电极侧面延伸的电荷保持膜与栅电极之间的运动。因此，能够提高半导体存储器件的可靠性。
而且，在包括分隔几乎平行于栅绝缘膜表面延伸的电荷保持膜与沟道区或半导体层的绝缘膜的情况下，抑制了积累在几乎平行于栅绝缘膜表面的电荷保持膜中的电荷的损耗。于是，能够得到保持特性更好的半导体存储器件。
在分隔电荷保持膜和沟道区或半导体层的绝缘膜比栅绝缘膜更薄的情况下，能够降低写入和擦除操作的电压，或能够以更高的速度执行写入和擦除，而不损害存储器的承受电压性能，从而能够提高存储效应。
在分隔电荷保持膜和沟道区或半导体层的绝缘膜比栅绝缘膜更厚的情况下，能够改善保持特性，而不损害存储器的短沟道效应。
而且，第一导电类型的半导体层在存储功能元件下方和在源/漏区附近具有一个区域，其第一导电类型的杂质的浓度比栅电极下方第一导电类型半导体层表面附近部分的杂质浓度更高。结果，紧邻存储功能元件下方的扩散区与半导体层之间的结陡峭。因此，在写入和擦除操作中容易产生热载流子，写入和擦除操作的电压降低，或能够高速执行写入操作和擦除操作。而且，由于紧邻栅绝缘膜下方的杂质浓度比较低，故当存储器处于擦除状态时，阈值小且漏电流大。结果，改善了读出速度。于是，能够得到重新写入电压低或重新写入速度高且读出速度高的半导体存储器件。
当截面中沿沟道长度方向的栅电极长度为A，源/漏区之间的沟道长度为B，且从一个存储功能元件的端部到另一个存储功能元件端部的距离为C时，满足关系A<B<C。结果，能够实现存储效应的增大、读出速度的提高、以及短沟道效应的减小。
而且，在排列于面对存储功能元件栅电极侧上的各个源/漏区是N型(P型)的情况下，在借助于将电子(空穴)注入到存储功能元件中而改变储存状态时与读出存储功能元件的储存状态时之间，施加到一个源/漏区的电压的幅度与施加到另一区域的电压的幅度被反转。结果，能够以高的灵敏度探测到所需存储功能元件的储存状态。而且，改善了抗读出干扰的能力。
借助于提供具有本发明的半导体存储器件的便携式电子装置，能够改善功能和工作速度。随着制造成本的降低，能够得到价廉的便携式电子装置。

Claims (38)

1.一种包含至少一个存储单元的半导体存储器件，此存储单元包括：半导体层，其排列在半导体衬底上，或排列在设置于该半导体衬底中的阱区或绝缘体上；经由栅绝缘膜形成在半导体衬底或半导体层上的单个栅电极；排列在栅电极下方的沟道区；形成在沟道区二侧上的二个扩散区；以及形成在所述栅电极二侧上与所述扩散区重叠的二个存储功能元件，其中，所述扩散区被排列成偏移于栅电极的端部并且所述存储功能元件与所述沟道区和所述扩散区之间的边界重叠。
2.根据权利要求1的半导体存储器件，其中，存储功能元件至少改变位于所述存储功能元件下方的扩散区的电阻，从而借助于根据保持在所述存储功能元件中的电荷量而将电压施加到栅电极，来改变从一个扩散区流到另一个扩散区的电流量。
3.根据权利要求1的半导体存储器件，其中，存储功能元件根据保持在所述存储功能元件中的电荷量耗尽至少一部分位于存储功能元件下方的扩散区，或使导电类型反转。
4.根据权利要求1的半导体存储器件，其中，一个存储单元仅仅由4个端子构成：连接到半导体衬底或提供在半导体衬底中的阱区或排列在绝缘体上的半导体层的一个端子；连接到二个扩散区的二个端子；以及连接到栅电极的一个端子。
5.根据权利要求1的半导体存储器件，其中，借助于施加仅仅4种电压，即施加到半导体衬底或提供在半导体衬底中的阱区或排列在绝缘体上的所述半导体层的电压；施加到栅电极的电压；以及分别施加到二个扩散区的电压，来执行一个存储单元上的读出、写入、或擦除操作中的任何一种操作。
6.根据权利要求1的半导体存储器件，其中，每个存储单元由二个存储功能元件来储存4个值的信息。
7.根据权利要求1的半导体存储器件，其中，部分扩散区延伸在高于沟道区表面的层面，且至少部分存储功能元件被夹在栅电极和部分所述扩散区之间。
8.根据权利要求1的半导体存储器件，其中，电极布线端子被连接到扩散区，且至少部分存储功能元件被夹在栅电极与连接到所述扩散区的部分电极布线端子之间。
9.根据权利要求1的半导体存储器件，其中，扩散区由N型半导体组成，扩散区之一被设定为参考电压，而另一扩散区和栅电极被设定为高于参考电压的电压，从而使电子能够被注入到存储功能元件中。
10.根据权利要求1的半导体存储器件，其中，扩散区由N型半导体组成，扩散区之一被设定为参考电压，另一扩散区被设定为高于参考电压的电压，且栅电极被设定为低于参考电压的电压，从而使空穴能够被注入到存储功能元件中。
11.根据权利要求1的半导体存储器件，其中，扩散区由P型半导体组成，扩散区之一被设定为参考电压，而另一扩散区和栅电极被设定为低于参考电压的电压，从而使空穴能够被注入到存储功能元件中。
12.根据权利要求1的半导体存储器件，其中，扩散区由P型半导体组成，扩散区之一被设定为参考电压，另一扩散区被设定为低于参考电压的电压，且栅电极被设定为高于参考电压的电压，从而使电子能够被注入到存储功能元件中。
13.一种半导体存储器件，它包含：
半导体衬底；
形成在半导体衬底中的第一导电类型的阱区；
形成在阱区上的栅绝缘膜；
形成在栅绝缘膜上的多个字线；
形成在各个字线二侧上的多个第二导电类型的扩散区；具有积累或捕获电荷的功能的电荷保持膜，它形成在所述多个字线的二侧上直接或经由绝缘膜在所述字线、所述阱区以及所述扩散区上在至少部分扩散区上或延伸在部分所述阱区到部分扩散区上；以及
连接到所述扩散区且沿横跨所述字线的方向延伸的多个位线，以及
所述第二导电类型的扩散区偏移于所述字线，并且所述字线仅仅被排列在电荷保持膜之间。
14.根据权利要求13的半导体存储器件，其中，半导体衬底是具有表面半导体层的SOI衬底，且第一导电类型的阱区被形成为所述表面半导体层中的本体区。
15.根据权利要求13或14的半导体存储器件，其中，电荷保持膜在字线端部附近经由绝缘膜与扩散区和/或阱区或本体区相接触。
16.根据权利要求13的半导体存储器件，其中，字线的下端部具有凹陷，且至少部分电荷保持膜直接或经由绝缘膜被埋置在所述凹陷中。
17.根据权利要求13的半导体存储器件，其中，字线在侧壁上具有侧壁绝缘膜，且部分侧壁绝缘膜被形成为电荷保持膜。
18.根据权利要求13的半导体存储器件，其中，部分扩散区延伸在高于栅绝缘膜下表面的层面，且至少部分电荷保持膜被夹在字线和部分所述扩散区之间。
19.根据权利要求1或13的半导体存储器件，其中，包括存储功能元件或侧壁绝缘膜，该存储功能元件或侧壁绝缘膜是具有积累或捕获电荷的功能或保持电荷极化状态的功能的膜，它是包括氮化硅膜的绝缘膜、其中具有导体膜或半导体层的绝缘膜、其中具有一个或多个由导体或半导体组成的点的绝缘膜、或包括其中内部电荷被电场极化且保持其状态的铁电膜的绝缘膜的单层或叠层。
20.一种半导体存储器件，它包含：经由栅绝缘膜形成在半导体层上的单个栅电极；形成在栅电极二侧上且具有保持电荷的功能的存储功能元件；各排列在与所述存储功能元件的所述栅电极相对的侧上的二个扩散区；以及排列在栅电极下方的沟道区，其中
所述存储功能元件包括具有保持电荷的功能的膜，且至少部分具有保持电荷的功能的膜被形成为与部分所述扩散区重叠，
其中，所述扩散区被排列成偏移于栅电极的端部并且所述存储功能元件与所述沟道区和所述扩散区之间的边界重叠。
21.根据权利要求20的半导体存储器件，其中，半导体层是SOI层。
22.根据权利要求20或21的半导体存储器件，其中，半导体层包括阱区。
23.根据权利要求20的半导体存储器件，其中，存储功能元件包括具有保持电荷的功能的电荷保持膜和绝缘膜。
24.根据权利要求20的半导体存储器件，其中，存储功能元件包括表面几乎平行于栅绝缘膜表面的电荷保持膜。
25.根据权利要求24的半导体存储器件，其中，存储功能元件包括几乎平行于栅电极侧面延伸的电荷保持膜。
26.根据权利要求25的半导体存储器件，其中，存储功能元件还包括分隔栅电极与几乎平行于栅电极侧面延伸的电荷保持膜的绝缘膜。
27.根据权利要求24-26中任何一个的半导体存储器件，其中，所述存储功能元件还包括分隔表面平行于栅绝缘膜表面的电荷保持膜与沟道区或半导体层的绝缘膜。
28.根据权利要求27的半导体存储器件，其中，分隔电荷保持膜与沟道区或半导体层的绝缘膜的厚度小于栅绝缘膜的厚度，且为0.8nm或以上。
29.根据权利要求27的半导体存储器件，其中，分隔电荷保持膜与沟道区或半导体层的绝缘膜的厚度大于栅绝缘膜的厚度，且为20nm或以下。
30.一种半导体存储器件，它包含：第一导电类型的半导体层；形成在第一导电类型半导体层上的栅绝缘膜；形成在栅绝缘膜上的单个栅电极；形成在栅电极二侧上且具有保持电荷的功能的存储功能元件；以及各排列在与存储功能元件的所述栅电极相对的侧上的二个第二导电类型的扩散区，其中
所述存储功能元件包括具有保持电荷的功能的膜，至少部分具有保持电荷的功能的膜与至少部分扩散区重叠，且
所述第一导电类型的半导体层在所述存储功能元件下方以及所述扩散区附近具有第一导电类型的高浓度区，其浓度比栅电极下方的第一导电类型半导体层的表面附近部分的浓度更高，
其中，所述扩散区被排列成偏移于栅电极的端部并且所述存储功能元件与所述沟道区和所述扩散区之间的边界重叠。
31.一种半导体存储器件，它包含：栅绝缘膜；形成在栅绝缘膜上的单个栅电极；形成在栅电极二侧上且具有保持电荷的功能的存储功能元件；各排列在与存储功能元件的所述栅电极相对的侧上的二个扩散区；以及排列在所述栅电极下方的沟道区，其中
当所述栅电极沿沟道长度方向的长度为A，所述各个扩散区之间的沟道长度为B，且从所述存储功能元件之一的端部到另一个存储功能元件的端部的距离为C时，满足关系A＜B＜C，
其中，所述扩散区被排列成偏移于栅电极的端部并且所述存储功能元件与所述沟道区和所述扩散区之间的边界重叠。
32.一种半导体存储器件，它包含：栅绝缘膜；形成在栅绝缘膜上的单个栅电极；形成在栅电极二侧上且具有保持电荷的功能的存储功能元件；各排列在与存储功能元件的所述栅电极相对的侧上的二个N型扩散区；以及排列在所述栅电极下方的沟道区，其中
在借助于将电子注入到所述存储功能元件中而改变储存状态的时间与读出存储功能元件的储存状态的时间之间，施加到所述扩散区之一的电压的幅度与施加到另一个扩散区的电压的幅度被反转，
其中，所述扩散区被排列成偏移于栅电极的端部并且所述存储功能元件与所述沟道区和所述扩散区之间的边界重叠。
33.一种半导体存储器件，它包含：栅绝缘膜；形成在栅绝缘膜上的单个栅电极；形成在栅电极二侧上且具有保持电荷的功能的存储功能元件；各排列在与存储功能元件的所述栅电极相对的侧上的二个P型扩散区；以及排列在所述栅电极下方的沟道区，其中
在借助于将空穴注入到所述存储功能元件中而改变储存状态的时间与读出存储功能元件的储存状态的时间之间，施加到所述源和漏区之一的电压的幅度与施加到另一区的电压的幅度被反转，
其中，所述扩散区被排列成偏移于栅电极的端部并且所述存储功能元件与所述沟道区和所述扩散区之间的边界重叠。
34.一种制造根据权利要求20的半导体存储器件的方法，它包含下列步骤：在半导体衬底上形成栅绝缘膜和栅电极；在得到的衬底的整个表面上，淀积具有积累或捕获电荷的功能的绝缘膜；以及借助于对此绝缘膜进行选择性腐蚀，在栅电极的侧壁上形成侧壁绝缘膜。
35.一种半导体存储器件的操作方法，此半导体存储器件包含：形成在P型半导体层上的单个栅电极，该P型半导体层排列于P型半导体衬底、形成在半导体衬底中的P型阱区、或绝缘体上；排列在单个栅电极下方的沟道区；位于沟道区二侧上的二个N型源/漏区；以及存在于源/漏区附近的存储功能元件，其中
源/漏区之一被设定为参考电压，所述栅电极被设定为低于参考电压的电压，在所述半导体衬底、形成在半导体衬底中的所述阱区、或绝缘体上形成的所述半导体层，被设定为高于参考电压的电压，且另一源/漏区被设定为电压高于在所述半导体衬底、形成在半导体衬底中的所述阱区、或所述绝缘体上形成的所述半导体层，从而将空穴注入到所述存储功能元件中，
其中，所述源/漏区被排列成偏移于栅电极的端部并且所述存储功能元件与所述沟道区和所述源/漏区之间的边界重叠。
36.一种半导体存储器件的操作方法，此半导体存储器件包含：形成在N型半导体层上的单个栅电极，N型半导体层排列于N型半导体衬底、形成在半导体衬底中的N型阱区、或绝缘体上；单个栅电极下方的沟道区；位于沟道区二侧上的二个P型源/漏区；以及存在于源/漏区附近的存储功能元件，其中
源/漏区之一被设定为参考电压，所述栅电极被设定为高于参考电压的电压，在所述半导体衬底、形成在半导体衬底中的所述阱区、或绝缘体上排列的所述半导体层，被设定为低于参考电压的电压，且另一源/漏区被设定为电压低于在所述半导体衬底、形成在半导体衬底中的所述阱区、或绝缘体上排列的所述半导体层，从而将电子注入到所述存储功能元件中，
其中，所述源/漏区被排列成偏移于栅电极的端部并且所述存储功能元件与所述沟道区和所述源/漏区之间的边界重叠。
37.根据权利要求35或36的半导体存储器件的操作方法，其中，存储功能元件或侧壁绝缘膜是具有积累或捕获电荷的功能或保持电荷极化状态的功能的膜，它是包括氮化硅膜的绝缘膜、其中具有导体膜或半导体层的绝缘膜、其中具有一个或多个由导体或半导体组成的点的绝缘膜、或包括其中内部电荷被电场极化且保持其状态的铁电膜的绝缘膜的单层或叠层膜。
38.一种包含根据权利要求1、13、20、30-33、35和36中任一项所述的半导体存储器件的便携式电子装置。
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