JP3185746B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に電気的に書込・消去を行うフラッシュメモ
リに関する。
憶装置、特に電気的に書込・消去を行うフラッシュメモ
リに関する。
【０００２】
【従来の技術】電気的に書込・消去を行う不揮発性メモ
リの中で、もっとも一般的なものとして、フラッシュＥ
ＥＰＲＯＭ（Electrically Erasable Programmable
Read-Only Memory）があり、このメモリは各メモリセ
ルが単一の浮遊ゲートトランジスタからなり、選択トラ
ンジスタを必要としないため、高集積化が可能である。
リの中で、もっとも一般的なものとして、フラッシュＥ
ＥＰＲＯＭ（Electrically Erasable Programmable
Read-Only Memory）があり、このメモリは各メモリセ
ルが単一の浮遊ゲートトランジスタからなり、選択トラ
ンジスタを必要としないため、高集積化が可能である。
【０００３】フラッシュメモリでは、浮遊ゲート内の電
荷の有無により’０’または’１’の２つの状態を表現
するが、浮遊ゲート内に蓄積された電荷を外部に引き抜
く方法としていくつかの方法がある。
荷の有無により’０’または’１’の２つの状態を表現
するが、浮遊ゲート内に蓄積された電荷を外部に引き抜
く方法としていくつかの方法がある。
【０００４】その一つの方法としてに、制御ゲートに負
電圧を印加し、ドレインに正電圧を印加して、浮遊ゲー
トとドレインのオーバーラップ領域のトンネル膜を介し
て、蓄積電荷をドレインから外部に引き抜く方法が有
る。このとき電荷は、ファウラー・ノルドハイム（Ｆｏ
ｕｌｅｒ・Ｎｏｒｄｈｅｉｍ）型のトンネル電流（以下
ＦＮ電流）機構によってトンネル膜中を流れる。
電圧を印加し、ドレインに正電圧を印加して、浮遊ゲー
トとドレインのオーバーラップ領域のトンネル膜を介し
て、蓄積電荷をドレインから外部に引き抜く方法が有
る。このとき電荷は、ファウラー・ノルドハイム（Ｆｏ
ｕｌｅｒ・Ｎｏｒｄｈｅｉｍ）型のトンネル電流（以下
ＦＮ電流）機構によってトンネル膜中を流れる。
【０００５】上記のようなバイアス条件では、浮遊ゲー
トとドレインがオーバーラップする領域のドレイン表面
に空乏層が生じ、この領域でバンド間トンネル現象によ
る電子・正孔対が生じる。バイアス条件に従い、電子は
半導体基板へ流れ、正孔はドレインへ流れる。しかし正
孔の一部は空乏層内電界によって加速され、トンネル膜
に注入され、電荷捕獲中心と呼ばれる欠陥構造を形成す
ることが知られている。
トとドレインがオーバーラップする領域のドレイン表面
に空乏層が生じ、この領域でバンド間トンネル現象によ
る電子・正孔対が生じる。バイアス条件に従い、電子は
半導体基板へ流れ、正孔はドレインへ流れる。しかし正
孔の一部は空乏層内電界によって加速され、トンネル膜
に注入され、電荷捕獲中心と呼ばれる欠陥構造を形成す
ることが知られている。
【０００６】
【発明が解決しようとする課題】浮遊ゲートに蓄積され
た電荷を引き抜き時に、トンネル膜を流れる電流の一部
が、トンネル膜に生じた電荷捕獲中心に捕獲されること
よりトンネル膜が帯電し、ＦＮ電流特性が変化し、同じ
印加電圧に対する電流量が減少する。
た電荷を引き抜き時に、トンネル膜を流れる電流の一部
が、トンネル膜に生じた電荷捕獲中心に捕獲されること
よりトンネル膜が帯電し、ＦＮ電流特性が変化し、同じ
印加電圧に対する電流量が減少する。
【０００７】デバイスの構成により、蓄積された電荷の
引き抜きを、書き込み動作として用いる場合と、消去動
作として用いる場合があるが、いずれの場合も引き抜き
動作が遅くなるという問題がある。また浮遊ゲート中に
蓄積された電荷が、電荷捕獲中心を介して浮遊ゲート外
部に漏れ、電荷の保持が失われるという問題がある。
引き抜きを、書き込み動作として用いる場合と、消去動
作として用いる場合があるが、いずれの場合も引き抜き
動作が遅くなるという問題がある。また浮遊ゲート中に
蓄積された電荷が、電荷捕獲中心を介して浮遊ゲート外
部に漏れ、電荷の保持が失われるという問題がある。
【０００８】この様なデバイス特性の劣化を防ぐ方法と
して、従来、電荷引き抜き時の制御ゲート電圧を上げ、
その分ドレイン電圧を下げるという手法が採用されてい
る。これにより、ドレインと基板の間の空乏層内電界強
度が小さくなり、バンド間トンネルにより生じた正孔が
トンネル膜に注入する際に生じる電荷捕獲中心の発生が
抑制される。
して、従来、電荷引き抜き時の制御ゲート電圧を上げ、
その分ドレイン電圧を下げるという手法が採用されてい
る。これにより、ドレインと基板の間の空乏層内電界強
度が小さくなり、バンド間トンネルにより生じた正孔が
トンネル膜に注入する際に生じる電荷捕獲中心の発生が
抑制される。
【０００９】また、別の方法として、ソースまたはドレ
イン領域の不純物濃度を調整する方法（たとえば、特開
平０２−２９５１６９公報、特開平０７−０９４６１３
公報参照）等がある。しかしながら、このような方法で
は、トンネル絶縁膜への正孔の注入を完全に抑制するこ
とはできない。
イン領域の不純物濃度を調整する方法（たとえば、特開
平０２−２９５１６９公報、特開平０７−０９４６１３
公報参照）等がある。しかしながら、このような方法で
は、トンネル絶縁膜への正孔の注入を完全に抑制するこ
とはできない。
【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その主たる目的は、フラッシ
ュメモリの浮遊ゲート中の電荷をドレインへ引き抜く際
に、バンド間トンネル現象により生じる正孔によるトン
ネル膜の劣化を抑制し、書込・消去特性の劣化が少な
く、かつ良好な保持特性を有するフラッシュメモリを提
供することにある。
てなされたものであって、その主たる目的は、フラッシ
ュメモリの浮遊ゲート中の電荷をドレインへ引き抜く際
に、バンド間トンネル現象により生じる正孔によるトン
ネル膜の劣化を抑制し、書込・消去特性の劣化が少な
く、かつ良好な保持特性を有するフラッシュメモリを提
供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る装置は、その概要を述べれば、浮遊ゲ
ート及び制御ゲートを有するメモリ素子を複数含む不揮
発性半導体装置において、メモリ素子の少なくとも一の
拡散層の上に配置された導電部材と、前記導電部材表面
の少なくとも一部と前記浮遊ゲートとの間に介挿された
トンネル絶縁膜と、を備え、前記導電部材は、前記浮遊
ゲートから電子を引き抜くときに前記一の拡散層と半導
体基板との間に生じる空乏層内電界によって加速された
正孔が、エネルギーを失い前記トンネル絶縁膜に注入さ
れない厚さを有するものであり、より詳細には、下記記
載の特徴を有する。
め、本発明に係る装置は、その概要を述べれば、浮遊ゲ
ート及び制御ゲートを有するメモリ素子を複数含む不揮
発性半導体装置において、メモリ素子の少なくとも一の
拡散層の上に配置された導電部材と、前記導電部材表面
の少なくとも一部と前記浮遊ゲートとの間に介挿された
トンネル絶縁膜と、を備え、前記導電部材は、前記浮遊
ゲートから電子を引き抜くときに前記一の拡散層と半導
体基板との間に生じる空乏層内電界によって加速された
正孔が、エネルギーを失い前記トンネル絶縁膜に注入さ
れない厚さを有するものであり、より詳細には、下記記
載の特徴を有する。
【００１２】本発明の第１の視点は、半導体基板上の能
動素子のソース及びドレインに挟まれた領域にゲート絶
縁膜を介して設けられ、その側部に酸化膜側壁を有する
一の浮遊ゲートを備えるとともに、前記一の浮遊ゲート
側部の酸化膜側壁と接する導電部材を、前記ソースまた
は前記ドレインの少なくとも一方の上に備え、さらに、
前記導電部材の少なくとも一部に設けられたトンネル絶
縁膜と、前記トンネル絶縁膜の上に配設された他の浮遊
ゲートと、を備え、前記一の浮遊ゲートと前記他の浮遊
ゲートが電気的に接続されており、前記一の浮遊ゲート
と前記他の浮遊ゲートとを覆うようにして絶縁膜及び制
御ゲートが配設されてなる。
動素子のソース及びドレインに挟まれた領域にゲート絶
縁膜を介して設けられ、その側部に酸化膜側壁を有する
一の浮遊ゲートを備えるとともに、前記一の浮遊ゲート
側部の酸化膜側壁と接する導電部材を、前記ソースまた
は前記ドレインの少なくとも一方の上に備え、さらに、
前記導電部材の少なくとも一部に設けられたトンネル絶
縁膜と、前記トンネル絶縁膜の上に配設された他の浮遊
ゲートと、を備え、前記一の浮遊ゲートと前記他の浮遊
ゲートが電気的に接続されており、前記一の浮遊ゲート
と前記他の浮遊ゲートとを覆うようにして絶縁膜及び制
御ゲートが配設されてなる。
【００１３】本発明の製造方法は、(ａ)半導体基板上に
第１のゲート絶縁膜を形成する工程と、(ｂ)前記第１の
ゲート絶縁膜上に、第１の導体層、第１の絶縁層及び第
２の絶縁層をこの順に積層する工程と、(ｃ)前記第１の
導体層、前記第１の絶縁層及び前記第２の絶縁層をパタ
ーニングして第１の浮遊ゲートを形成する工程と、(ｄ)
前記第１の浮遊ゲートをマスクとして不純物を注入しソ
ース及びドレイン領域を形成する工程と、(ｅ)前記第１
の浮遊ゲート側部に第３の絶縁層からなる側壁を形成す
る工程と、(ｆ)全面に第２の導電層を堆積し、前記ソー
ス及び前記ドレインの少なくとも一方の上に、前記第３
の絶縁層よりなる側壁に一側で接するようにして、所定
の厚さの前記第２の導電層を形成する工程と、(ｇ)前記
第１の浮遊ゲートに接続する第２の浮遊ゲートを形成す
る工程と、(ｈ)前記第２の導電層の表面を覆いトンネル
絶縁膜として機能する第４の絶縁層を形成する工程と、
(ｉ)前記第４の絶縁層の上に第３の導電層を設けること
で第３の浮遊ゲートを形成する工程と、(ｊ)前記第２の
浮遊ゲートと前記第３の浮遊ゲートを第４の導電層で接
続する工程と、(ｋ)前記第４の導電層で接続された前記
第２の浮遊ゲートと前記第３の浮遊ゲートを覆うよう
に、第２のゲート絶縁膜、及び制御ゲートを形成する工
程を含む。
第１のゲート絶縁膜を形成する工程と、(ｂ)前記第１の
ゲート絶縁膜上に、第１の導体層、第１の絶縁層及び第
２の絶縁層をこの順に積層する工程と、(ｃ)前記第１の
導体層、前記第１の絶縁層及び前記第２の絶縁層をパタ
ーニングして第１の浮遊ゲートを形成する工程と、(ｄ)
前記第１の浮遊ゲートをマスクとして不純物を注入しソ
ース及びドレイン領域を形成する工程と、(ｅ)前記第１
の浮遊ゲート側部に第３の絶縁層からなる側壁を形成す
る工程と、(ｆ)全面に第２の導電層を堆積し、前記ソー
ス及び前記ドレインの少なくとも一方の上に、前記第３
の絶縁層よりなる側壁に一側で接するようにして、所定
の厚さの前記第２の導電層を形成する工程と、(ｇ)前記
第１の浮遊ゲートに接続する第２の浮遊ゲートを形成す
る工程と、(ｈ)前記第２の導電層の表面を覆いトンネル
絶縁膜として機能する第４の絶縁層を形成する工程と、
(ｉ)前記第４の絶縁層の上に第３の導電層を設けること
で第３の浮遊ゲートを形成する工程と、(ｊ)前記第２の
浮遊ゲートと前記第３の浮遊ゲートを第４の導電層で接
続する工程と、(ｋ)前記第４の導電層で接続された前記
第２の浮遊ゲートと前記第３の浮遊ゲートを覆うよう
に、第２のゲート絶縁膜、及び制御ゲートを形成する工
程を含む。
【００１４】以下、本発明の実施の形態及びその具体例
を例示する実施例に即して詳細に説明する。
を例示する実施例に即して詳細に説明する。
【００１５】
【発明の実施の形態】本発明に係る不揮発性半導体記憶
装置は、その好ましい一実施の形態において、浮遊ゲー
ト（図２の６，１３，１６及び１７）及び制御ゲート
（図２の１９）を有するメモリ素子を複数含む不揮発性
半導体記憶装置において、メモリ素子のソース（図２の
７）またはドレイン（図２の８）の少なくとも一の拡散
層の上にポリシリコンからなる導電部材（図２の１０）
を設け、導電部材表面の一部と浮遊ゲートとの間にトン
ネル絶縁膜（図２の１４）が介挿される。
装置は、その好ましい一実施の形態において、浮遊ゲー
ト（図２の６，１３，１６及び１７）及び制御ゲート
（図２の１９）を有するメモリ素子を複数含む不揮発性
半導体記憶装置において、メモリ素子のソース（図２の
７）またはドレイン（図２の８）の少なくとも一の拡散
層の上にポリシリコンからなる導電部材（図２の１０）
を設け、導電部材表面の一部と浮遊ゲートとの間にトン
ネル絶縁膜（図２の１４）が介挿される。
【００１６】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１から図１０は、本発明の不揮
発性半導体記憶装置の製造方法の一実施例を説明するた
めの図である。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１から図１０は、本発明の不揮
発性半導体記憶装置の製造方法の一実施例を説明するた
めの図である。
【００１７】まず、本発明の一実施例であるのフラッシ
ュメモリの製造方法を、図５乃至図１０を用いて説明す
る。図５乃至図１０は、本発明の一実施例に係るフラッ
シュメモリの製造方法を工程順に示した断面図である。
ュメモリの製造方法を、図５乃至図１０を用いて説明す
る。図５乃至図１０は、本発明の一実施例に係るフラッ
シュメモリの製造方法を工程順に示した断面図である。
【００１８】図５を参照すると、Ｐ型半導体基板表面１
に第１のゲート絶縁膜２を、例えば９００℃の乾燥酸素
雰囲気中で厚さが８ｎｍとなるように成膜する。次に、
たとえば、リンを含んだ多結晶シリコン等の導電材料
を、厚さ１００ｎｍ形成する。
に第１のゲート絶縁膜２を、例えば９００℃の乾燥酸素
雰囲気中で厚さが８ｎｍとなるように成膜する。次に、
たとえば、リンを含んだ多結晶シリコン等の導電材料
を、厚さ１００ｎｍ形成する。
【００１９】つづいて、多結晶シリコンの上に、第１の
シリコン酸化膜４を、公知の気相成長法を用いて、例え
ば１０ｎｍの厚さに堆積し、更にその上に気相成長法を
用いてシリコン窒化膜５を堆積する。その後、感光性マ
スクを用いて、シリコン窒化膜５、第１のシリコン酸化
膜４及び多結晶シリコンをパターニングして、第１の浮
遊ゲート６を形成する。この際、第１の浮遊ゲート６
は、所望のゲート長にパターニングする。
シリコン酸化膜４を、公知の気相成長法を用いて、例え
ば１０ｎｍの厚さに堆積し、更にその上に気相成長法を
用いてシリコン窒化膜５を堆積する。その後、感光性マ
スクを用いて、シリコン窒化膜５、第１のシリコン酸化
膜４及び多結晶シリコンをパターニングして、第１の浮
遊ゲート６を形成する。この際、第１の浮遊ゲート６
は、所望のゲート長にパターニングする。
【００２０】次に、第１の浮遊ゲート６をマスクとし
て、素子全面に、例えばヒ素等のｎ型の不純物を注入
し、第１の浮遊ゲート６に対して自己整合的にソース及
びドレインを形成する。
て、素子全面に、例えばヒ素等のｎ型の不純物を注入
し、第１の浮遊ゲート６に対して自己整合的にソース及
びドレインを形成する。
【００２１】つづいて、図６に示すように、素子全面に
シリコン酸化膜を形成し、更にエッチバックを行って、
第１のシリコン酸化膜側壁９を配設する。その後、素子
全面に多結晶シリコンを堆積し、更にエッチバックを行
って、導電性材料としての多結晶シリコン層１０を形成
する。多結晶シリコン層１０には、電気抵抗を低減する
ために、不純物として例えばリンが導入される。
シリコン酸化膜を形成し、更にエッチバックを行って、
第１のシリコン酸化膜側壁９を配設する。その後、素子
全面に多結晶シリコンを堆積し、更にエッチバックを行
って、導電性材料としての多結晶シリコン層１０を形成
する。多結晶シリコン層１０には、電気抵抗を低減する
ために、不純物として例えばリンが導入される。
【００２２】ここで、多結晶シリコン層１０の厚さは、
空乏層内電界により加速された正孔が、多結晶シリコン
層１０の内部でエネルギーを失うのに足りる厚さであれ
ば良い。
空乏層内電界により加速された正孔が、多結晶シリコン
層１０の内部でエネルギーを失うのに足りる厚さであれ
ば良い。
【００２３】次に、図７に示すように、素子分離領域の
多結晶シリコン層１０及びＰ型半導体基板１を除去して
溝を形成し、ここにシリコン酸化膜を埋め込んで、素子
分離溝１１を配設する。更に、素子全面に第２のシリコ
ン酸化膜１２を成長した後、化学的機械的研磨（ＣＭ
Ｐ）法により、多結晶シリコン層１０の表面を第２のシ
リコン酸化膜１２が覆い、かつシリコン窒化膜５の表面
が露出するように研磨を行う。
多結晶シリコン層１０及びＰ型半導体基板１を除去して
溝を形成し、ここにシリコン酸化膜を埋め込んで、素子
分離溝１１を配設する。更に、素子全面に第２のシリコ
ン酸化膜１２を成長した後、化学的機械的研磨（ＣＭ
Ｐ）法により、多結晶シリコン層１０の表面を第２のシ
リコン酸化膜１２が覆い、かつシリコン窒化膜５の表面
が露出するように研磨を行う。
【００２４】つづいて、図８に示すように、シリコン窒
化膜５及び第１のシリコン酸化膜４を除去した後、素子
全面に多結晶シリコンを成長し、電気抵抗低減のために
リン等の不純物を導入した後、パターニングを行い、所
望の形状の第２の浮遊ゲート１３を形成する。
化膜５及び第１のシリコン酸化膜４を除去した後、素子
全面に多結晶シリコンを成長し、電気抵抗低減のために
リン等の不純物を導入した後、パターニングを行い、所
望の形状の第２の浮遊ゲート１３を形成する。
【００２５】そして、図９に示すように、フッ酸等を用
いて、多結晶シリコン層１０上の第２のシリコン酸化膜
１２を除去し、多結晶シリコン層１０の一部を露出させ
る。その後、熱酸化法を用いて、多結晶シリコン層１０
の表面に絶縁膜として、例えば厚さ８ｎｍのトンネル絶
縁膜１４を形成する。この時、第２の浮遊ゲート１３の
表面も酸化され、第２のシリコン酸化膜側壁１５が形成
される。
いて、多結晶シリコン層１０上の第２のシリコン酸化膜
１２を除去し、多結晶シリコン層１０の一部を露出させ
る。その後、熱酸化法を用いて、多結晶シリコン層１０
の表面に絶縁膜として、例えば厚さ８ｎｍのトンネル絶
縁膜１４を形成する。この時、第２の浮遊ゲート１３の
表面も酸化され、第２のシリコン酸化膜側壁１５が形成
される。
【００２６】次に、素子全面に多結晶シリコン膜を形成
し、更にエッチバックを行うことにより、第２の浮遊ゲ
ート１３の側面に、多結晶シリコンからなる第３の浮遊
ゲート１６を形成する。
し、更にエッチバックを行うことにより、第２の浮遊ゲ
ート１３の側面に、多結晶シリコンからなる第３の浮遊
ゲート１６を形成する。
【００２７】つづいて、図１０に示すように、第２の浮
遊ゲート１３と第３の浮遊ゲート１６を電気的に接続す
るために、第２の浮遊ゲート１３表面のシリコン酸化膜
を除去した後、素子全面に多結晶シリコンを成長し、電
気抵抗を低減するためにリンを導入した後、所望の形状
にパターニングし、第４の浮遊ゲート１７を配設する。
遊ゲート１３と第３の浮遊ゲート１６を電気的に接続す
るために、第２の浮遊ゲート１３表面のシリコン酸化膜
を除去した後、素子全面に多結晶シリコンを成長し、電
気抵抗を低減するためにリンを導入した後、所望の形状
にパターニングし、第４の浮遊ゲート１７を配設する。
【００２８】その後、素子全面に第２のゲート絶縁膜１
８、及びリンを導入した多結晶シリコンとタングステン
とシリコンの共晶（ＷＳｉ）の積層膜からなる制御ゲー
ト１９を形成し、これを所望の形状にパターニングし
て、図２の形状のフラッシュメモリを得る。
８、及びリンを導入した多結晶シリコンとタングステン
とシリコンの共晶（ＷＳｉ）の積層膜からなる制御ゲー
ト１９を形成し、これを所望の形状にパターニングし
て、図２の形状のフラッシュメモリを得る。
【００２９】上記の方法により製造したフラッシュメモ
リの動作について説明する。図１は、本発明の一実施例
に係る不揮発性半導体記憶装置を示した平面図であり、
図２は図１のＡ−Ａ‘の断面を表した本発明の一実施例
に係る不揮発性半導体記憶装置を示した断面図である。
リの動作について説明する。図１は、本発明の一実施例
に係る不揮発性半導体記憶装置を示した平面図であり、
図２は図１のＡ−Ａ‘の断面を表した本発明の一実施例
に係る不揮発性半導体記憶装置を示した断面図である。
【００３０】図１を参照すると、図の水平方向にワード
線である制御ゲート１９が並び、制御ゲート１９の上下
に隣接するセルはドレイン８及びソース７の拡散層でつ
ながっており、埋込拡散層配線を形成している。また、
ドレイン８はビット線を構成している。
線である制御ゲート１９が並び、制御ゲート１９の上下
に隣接するセルはドレイン８及びソース７の拡散層でつ
ながっており、埋込拡散層配線を形成している。また、
ドレイン８はビット線を構成している。
【００３１】次に、図２を参照すると、Ｐ型半導体基板
１の表面にｎ＋不純物層によるソース７とドレイン８が
形成され、ソース７及びドレイン８の間のチャネル領域
２０の第１のゲート絶縁膜２介して、浮遊ゲート６，１
３及び１７が配設される。そして、浮遊ゲートを覆うよ
うに、第２のゲート絶縁膜１８を介して制御ゲート１９
が形成されている。
１の表面にｎ＋不純物層によるソース７とドレイン８が
形成され、ソース７及びドレイン８の間のチャネル領域
２０の第１のゲート絶縁膜２介して、浮遊ゲート６，１
３及び１７が配設される。そして、浮遊ゲートを覆うよ
うに、第２のゲート絶縁膜１８を介して制御ゲート１９
が形成されている。
【００３２】本実施例では、ドレイン８の上に導電性層
として多結晶シリコン層１０が形成されており、この多
結晶シリコン層１０がトンネル絶縁膜１４を介して第３
の浮遊ゲート１６と接している。
として多結晶シリコン層１０が形成されており、この多
結晶シリコン層１０がトンネル絶縁膜１４を介して第３
の浮遊ゲート１６と接している。
【００３３】ここで、多結晶シリコン層１０が埋込拡散
層２２の上に形成されているが、この多結晶シリコン層
１０はビット線の抵抗を低減する役目も果たしている。
層２２の上に形成されているが、この多結晶シリコン層
１０はビット線の抵抗を低減する役目も果たしている。
【００３４】本構成では、書込動作においてゲートに負
電圧、ドレイン８に正電圧を印加して浮遊ゲート６，１
３，１６及び１７内の電子をドレイン８から引き抜く
が、ドレイン８上の多結晶シリコン層１０の表面にトン
ネル絶縁膜１４を形成しているため、ドレイン８とＰ型
半導体基板１の間の空乏層と、トンネル絶縁膜１４の間
の距離が増大する。
電圧、ドレイン８に正電圧を印加して浮遊ゲート６，１
３，１６及び１７内の電子をドレイン８から引き抜く
が、ドレイン８上の多結晶シリコン層１０の表面にトン
ネル絶縁膜１４を形成しているため、ドレイン８とＰ型
半導体基板１の間の空乏層と、トンネル絶縁膜１４の間
の距離が増大する。
【００３５】これにより、ドレイン８とＰ型半導体基板
１の間の空乏層内電界により加速された正孔は、トンネ
ル絶縁膜１４に到達する前に、第１の浮遊ゲート６側部
の第１のシリコン酸化膜側壁９、或いはドレイン８表面
に設けられた多結晶シリコン層１０の内部でエネルギー
を失い、トンネル絶縁膜１４には注入されない。
１の間の空乏層内電界により加速された正孔は、トンネ
ル絶縁膜１４に到達する前に、第１の浮遊ゲート６側部
の第１のシリコン酸化膜側壁９、或いはドレイン８表面
に設けられた多結晶シリコン層１０の内部でエネルギー
を失い、トンネル絶縁膜１４には注入されない。
【００３６】従って、トンネル絶縁膜１４内に電荷捕獲
中心は形成されず、浮遊ゲート中の電子の引き抜き速度
の低下が少なく、かつ保持特性が良いという効果が得ら
れる。
中心は形成されず、浮遊ゲート中の電子の引き抜き速度
の低下が少なく、かつ保持特性が良いという効果が得ら
れる。
【００３７】更に、本実施例の効果を実験結果に即して
説明する。図３及び図４は、本発明の一実施例に係る不
揮発性半導体記憶装置の性能を示した図である。
説明する。図３及び図４は、本発明の一実施例に係る不
揮発性半導体記憶装置の性能を示した図である。
【００３８】図３は、不揮発性半導体記憶装置の書込／
消去の繰り返し特性を示しており、横軸は繰り返し回
数、縦軸はメモリセル閾値で、書込レベル及び消去レベ
ルを示している。
消去の繰り返し特性を示しており、横軸は繰り返し回
数、縦軸はメモリセル閾値で、書込レベル及び消去レベ
ルを示している。
【００３９】書込は制御ゲート１９に負電圧、ドレイン
８に正電圧を印加して、浮遊ゲート内の電子を外部に引
き抜くことにより行い、消去は制御ゲート１９に正電圧
を印加し、Ｐ型半導体基板１、ソース７及びドレイン８
を接地し、Ｐ型半導体基板１表面に生じた反転層から第
１のゲート絶縁膜２を介してＦＮトンネル電流機構によ
り浮遊ゲートに電子を注入することにより行った。
８に正電圧を印加して、浮遊ゲート内の電子を外部に引
き抜くことにより行い、消去は制御ゲート１９に正電圧
を印加し、Ｐ型半導体基板１、ソース７及びドレイン８
を接地し、Ｐ型半導体基板１表面に生じた反転層から第
１のゲート絶縁膜２を介してＦＮトンネル電流機構によ
り浮遊ゲートに電子を注入することにより行った。
【００４０】この測定では、書込時間及び消去時間を固
定しているが、従来のフラッシュメモリでは、繰り返し
回数の増大に伴い書込速度が低下し、一定時間の書込条
件では、書込レベルが大幅に変動している。一方、本実
施例のフラッシュメモリでは、従来のフラッシュメモリ
に比べて、繰り返し回数の増大に伴う閾値の変動が小さ
く、書込速度の低下が少ないことを示している。これに
より本実施例では、書込・消去の繰り返し特性が格段に
向上していることが分かる。
定しているが、従来のフラッシュメモリでは、繰り返し
回数の増大に伴い書込速度が低下し、一定時間の書込条
件では、書込レベルが大幅に変動している。一方、本実
施例のフラッシュメモリでは、従来のフラッシュメモリ
に比べて、繰り返し回数の増大に伴う閾値の変動が小さ
く、書込速度の低下が少ないことを示している。これに
より本実施例では、書込・消去の繰り返し特性が格段に
向上していることが分かる。
【００４１】次に、図４を参照して説明する。図４はフ
ラッシュメモリの保持特性を示すものであり、書込／消
去を一万回繰り返した後、浮遊ゲートに電子を注入し、
２５０度の雰囲気中で保管し、閾値の時間変化を測定し
た。
ラッシュメモリの保持特性を示すものであり、書込／消
去を一万回繰り返した後、浮遊ゲートに電子を注入し、
２５０度の雰囲気中で保管し、閾値の時間変化を測定し
た。
【００４２】本実施例のフラッシュメモリの閾値は、殆
ど変化していないのに対し、従来のフラッシュメモリ
は、多数の試料で閾値が低下が見られ、これは書込時に
ドレイン８表面のバンド間トンネル現象により生じた正
孔が起因して、トンネル絶縁膜１４内の電荷捕獲中心を
介して浮遊ゲート中の電子が外部へリークしたためであ
る。従って、本実施例のフラッシュメモリのデータ保持
特性は特段に向上していることが分かる。
ど変化していないのに対し、従来のフラッシュメモリ
は、多数の試料で閾値が低下が見られ、これは書込時に
ドレイン８表面のバンド間トンネル現象により生じた正
孔が起因して、トンネル絶縁膜１４内の電荷捕獲中心を
介して浮遊ゲート中の電子が外部へリークしたためであ
る。従って、本実施例のフラッシュメモリのデータ保持
特性は特段に向上していることが分かる。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
トンネル絶縁膜内に電荷捕獲中心が形成されず、書込・
消去の繰り返しによる引き抜き速度の低下が無く、且
つ、保持特性を良好なものとし、フラッシュメモリの信
頼性を特段に向上する、という効果を奏する。
トンネル絶縁膜内に電荷捕獲中心が形成されず、書込・
消去の繰り返しによる引き抜き速度の低下が無く、且
つ、保持特性を良好なものとし、フラッシュメモリの信
頼性を特段に向上する、という効果を奏する。
【００４４】その理由は次の通りである。すなわち、本
発明においては、ソースまたはドレインの少なくとも一
方の上に多結晶シリコンからなる導電部材を配設し、そ
の導電部材の上に、トンネル絶縁膜を介して、浮遊ゲー
トを形成することにより、ドレインと半導体基板間に生
じる空乏層と、トンネル絶縁膜との間の距離が増大させ
ることができる。これにより、ドレインと半導体基板間
の空乏層内電界により加速された正孔は、トンネル絶縁
膜に到達する前に、浮遊ゲート側部のシリコン酸化膜側
壁、或いはドレイン上に配設された導電部材の内部でエ
ネルギーを失い、トンネル絶縁膜に注入されない。この
ため、トンネル絶縁膜内に電荷捕獲中心が形成されず、
書込・消去の繰り返しによる引き抜き速度の低下は生じ
ない。
発明においては、ソースまたはドレインの少なくとも一
方の上に多結晶シリコンからなる導電部材を配設し、そ
の導電部材の上に、トンネル絶縁膜を介して、浮遊ゲー
トを形成することにより、ドレインと半導体基板間に生
じる空乏層と、トンネル絶縁膜との間の距離が増大させ
ることができる。これにより、ドレインと半導体基板間
の空乏層内電界により加速された正孔は、トンネル絶縁
膜に到達する前に、浮遊ゲート側部のシリコン酸化膜側
壁、或いはドレイン上に配設された導電部材の内部でエ
ネルギーを失い、トンネル絶縁膜に注入されない。この
ため、トンネル絶縁膜内に電荷捕獲中心が形成されず、
書込・消去の繰り返しによる引き抜き速度の低下は生じ
ない。
【図１】本発明の第１の実施例に係る半導体装置を示し
た断面図である。
た断面図である。
【図２】本発明の第１の実施例に係る不揮発性半導体記
憶装置を示した平面図である。
憶装置を示した平面図である。
【図３】本発明の第１の実施例に係る不揮発性半導体記
憶装置の性能を示した図である。
憶装置の性能を示した図である。
【図４】本発明の第１の実施例に係る不揮発性半導体記
憶装置の性能を示した図である。
憶装置の性能を示した図である。
【図５】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法を工程順に示した断面図である。
憶装置の製造方法を工程順に示した断面図である。
【図６】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法を工程順に示した断面図である。
憶装置の製造方法を工程順に示した断面図である。
【図７】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法を工程順に示した断面図である。
憶装置の製造方法を工程順に示した断面図である。
【図８】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法を工程順に示した断面図である。
憶装置の製造方法を工程順に示した断面図である。
【図９】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法を工程順に示した断面図である。
憶装置の製造方法を工程順に示した断面図である。
【図１０】本発明の第１の実施例に係る不揮発性半導体
記憶装置の製造方法を工程順に示した断面図である。
記憶装置の製造方法を工程順に示した断面図である。
１ Ｐ型半導体基板 ２ 第１のゲート絶縁膜 ３ 多結晶シリコン膜 ４ 第１のシリコン酸化膜 ５ シリコン窒化膜 ６ 第１の浮遊ゲート ７ ソース ８ ドレイン ９ 第１のシリコン酸化膜側壁 １０ 多結晶シリコン層 １１ 素子分離溝 １２ 第２のシリコン酸化膜 １３ 第２の浮遊ゲート １４ 第３のシリコン酸化膜 １５ 第２のシリコン酸化膜側壁 １６ 第３の浮遊ゲート １７ 第４の浮遊ゲート １８ 第２のゲート酸化膜 １９ 制御ゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (7)
- 【請求項１】浮遊ゲート及び制御ゲートを有するメモリ
素子を複数含む不揮発性半導体装置において、 前記メモリ素子の少なくとも一の拡散層の上に配置され
た導電部材と、 前記導電部材表面の少なくとも一部と前記浮遊ゲートと
の間に介挿されたトンネル絶縁膜と、を備え、 前記導電部材は、 前記浮遊ゲートから電子を引き抜くときに前記一の拡散
層と半導体基板との間に生じる空乏層内電界によって加
速された正孔が、エネルギーを失い前記トンネル絶縁膜
に注入されない厚さを有する、 ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】半導体基板上の能動素子のソース及びドレ
インに挟まれた領域にゲート絶縁膜を介して設けられ、
その側部に酸化膜側壁を有する一の浮遊ゲートを備える
とともに、前記一の浮遊ゲート側部の酸化膜側壁と接す
る導電部材を、前記ソースまたは前記ドレインの少なく
とも一方の上に備え、さらに、 前記導電部材の少なくとも一部に設けられたトンネル絶
縁膜と、 前記トンネル絶縁膜の上に配設された他の浮遊ゲート
と、 を備え、 前記一の浮遊ゲートと前記他の浮遊ゲートが電気的に接
続されており、前記一の浮遊ゲートと前記他の浮遊ゲー
トとを覆うようにして絶縁膜及び制御ゲートが配設され
てなる、ことを特徴とする不揮発性半導体記憶装置。 - 【請求項３】半導体基板上のソース及びドレインに挟ま
れた領域に、ゲート絶縁膜を介して設けられ、その側部
に酸化膜側壁を有する第１の浮遊ゲートと、 前記ソースまたは前記ドレインの少なくとも一方の上
に、前記第１の浮遊ゲート側部の酸化膜側壁と素子分離
膜との間に第１の導電部材を、備え、さらに、 前記第１の導電部材表面の少なくとも一部に設けられた
トンネル絶縁膜と、 前記トンネル絶縁膜の上に配設される第２の浮遊ゲート
と、 前記第１の浮遊ゲートの上に配設される第３の浮遊ゲー
トと、 前記第２及び第３の浮遊ゲートを電気的に接続する第２
の導電部材と、 前記第２の導電部材を覆うようにして積層されてなる絶
縁膜及び制御ゲートと、 を少なくとも含むメモリ素子を備えたことを特徴とする
不揮発性半導体記憶装置。 - 【請求項４】前記浮遊ゲート、及び前記導電部材がいず
れも多結晶シリコンよりなり、前記トンネル絶縁膜がシ
リコン酸化膜よりなることを特徴とする請求項１乃至３
のいずれか一に記載の不揮発性半導体記憶装置。 - 【請求項５】不揮発性半導体記憶装置の製造方法におい
て、 （ａ）半導体基板上の能動素子のソース及びドレインに
挟まれた領域にゲート絶縁膜を介して形成してなる一の
浮遊ゲートの側部に酸化膜側壁を形成する工程、 （ｂ）前記ソースまたは前記ドレインの少なくとも一方
の上に導電部材を所定の厚さで形成する工程、及び、 （ｃ）前記導電部材表面の少なくとも一部にトンネル絶
縁膜を形成し、前記トンネル絶縁膜の上に他の浮遊ゲー
トを形成する工程、 を少なくとも含むことを特徴とする不揮発性半導体記憶
装置の製造方法。 - 【請求項６】(ａ)半導体基板上に第１のゲート絶縁膜を
形成する工程と、 (ｂ)前記第１のゲート絶縁膜上に、第１の導体層、第１
の絶縁層及び第２の絶縁層をこの順に積層する工程と、 (ｃ)前記第１の導体層、前記第１の絶縁層及び前記第２
の絶縁層をパターニングして第１の浮遊ゲートを形成す
る工程と、 (ｄ)前記第１の浮遊ゲートをマスクとして不純物を注入
しソース及びドレイン領域を形成する工程と、 (ｅ)前記第１の浮遊ゲート側部に第３の絶縁層からなる
側壁を形成する工程と、 (ｆ)全面に第２の導電層を堆積し、前記ソース及び前記
ドレインの少なくとも一方の上に、前記第３の絶縁層よ
りなる側壁に一側で接するようにして、所定の厚さの前
記第２の導電層を形成する工程と、(ｇ)前記第１の浮遊ゲートに接続する第２の浮遊ゲート
を形成する工程と、 (ｈ)前記第２の導電層の表面を覆いトンネル絶縁膜とし
て機能する第４の絶縁層を形成する工程と、 (ｉ)前記第４の絶縁層の上に第３の導電層を設けること
で第３の浮遊ゲートを形成する工程と、 (ｊ)前記第２の浮遊ゲートと前記第３の浮遊ゲートを第
４の導電層で接続する工程と、 (ｋ)前記第４の導電層で接続された前記第２の浮遊ゲー
トと前記第３の浮遊ゲートを覆うように、第２のゲート
絶縁膜、及び制御ゲートを形成する工程を含む、ことを
特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項７】前記第１、第３、及び第４の絶縁層がシリ
コン酸化膜よりなり、前記第２の絶縁層がシリコン窒化
膜よりなり、前記第１乃至第４の導電層が多結晶シリコ
ンよりなる、ことを特徴とする請求項６記載の不揮発性
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09242498A JP3185746B2 (ja) | 1998-03-20 | 1998-03-20 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09242498A JP3185746B2 (ja) | 1998-03-20 | 1998-03-20 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274331A JPH11274331A (ja) | 1999-10-08 |
| JP3185746B2 true JP3185746B2 (ja) | 2001-07-11 |
Family
ID=14054058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09242498A Expired - Fee Related JP3185746B2 (ja) | 1998-03-20 | 1998-03-20 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185746B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100617266B1 (ko) * | 2001-11-21 | 2006-08-31 | 샤프 가부시키가이샤 | 반도체 기억장치, 그 제조방법 및 동작방법, 및휴대전자기기 |
-
1998
- 1998-03-20 JP JP09242498A patent/JP3185746B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11274331A (ja) | 1999-10-08 |
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