JP3821848B2 - ３次元不揮発性メモリ - Google Patents

Description

発明の分野
この発明は不揮発性メモリ構造に関する。より特定的には、この発明はフラッシュメモリ構造に関する。
背景情報
図１（先行技術）は、「フラッシュ」メモリと呼ばれる従来の不揮発性メモリ１の部分回路図である。図２（先行技術）は、フラッシュメモリの単純化された包括的な図である。フラッシュメモリ１は、いくつかのビットトランジスタを有する。縦方向に延びる金属ビット線ＢＬ１と横方向に延びるワード線ＷＬ２との交点にあるビットトランジスタ２を、図３および４（先行技術）の断面図で示す。図３および４に示されるように、ビットトランジスタ２はフローティングゲートＦＧを有し、これは上に置かれたワード線ＷＬ２および金属ビット線ＢＬ１から絶縁されている。図２における四角形の斜線で特徴づけた部分は、フローティングゲートを表わす。
もしたとえば、フローティングゲートＦＧから十分に電子が「放電」されたならば、ワード線ＷＬ２を十分に正である電位（たとえば５．０Ｖ）に結合することで、下に置かれたシリコンにおいて適度に大きい電界が生じ、それによりＮ型領域３とＮ型領域４との間に導電チャネルが形成される。その一方で、もしフローティングゲートＦＧに十分に電子が「充電」されたならば、ワード線ＷＬ２を十分に正である電位に結合しても、適度に大きい電界が生じてＮ型領域３とＮ型領域４との間に導電チャネルが形成されることはない。
したがって、フラッシュメモリ１のビットにおける第２のワードは、ワード線ＷＬ２を正電圧（たとえば５．０Ｖ）で駆動し、他のワード線を接地することによって読出される。これらの、そのフローティングゲートが放電されている第２のワードにおけるビットトランジスタは、この場合導通しているが、一方で第２のワードにおける他のビットトランジスタは導通していない。ビット線ＢＬ１からＢＬＸ＋１の各々は（１．０Ｖなどの）正電圧で駆動され、ビット線を介して流れる電流が感知される。ビット線電流が１０μＡを上回っていれば（たとえば、１００μＡであれば）、選択されたワードにおける対応のビットトランジスタが導通する（すなわち「放電される」）よう決定される。一方で、もしビット線電流が１０μＡを下回っていれば、選択されたワードにおける対応のビットトランジスタは非導通となる（すなわち「充電される」）ように決定される。第２のワードの各ビットにおける情報の内容はこのようにして読出される。
フラッシュメモリ１はすべてのフローティングゲートを１度に放電することによって情報を「消去」される（「フラッシュ」という語はこの故である）。フラッシュメモリ１は次にフローティングゲートのうち選択されたものを充電し、それによって他のフローティングゲートを放電されたまま残すことによって、情報で「プログラミング」される。放電は「ファウラー−ノルドハイム・トンネル」と呼ばれる現象によって起こり、一方で充電は「熱い電子注入」と呼ばれる現象によって起こる。ファウラー−ノルドハイム・トンネル、熱い電子注入、およびフラッシュメモリ構造のさらなる背景情報については、以下の文献を参照されたい。「負ゲート電圧消去動作を伴うフラッシュＥＥＰＲＯＭアレイ(Flash EEPROM Array With Negative Gate Voltage Erase Operation)」と題された米国特許第５，０７７，６９１号、「単一トランジスタの電気的にプログラム可能なメモリ装置および方法(Single Transistor Electrically Programmable Memory Device And Method)」と題された米国特許第４，６９８，７８７号、B. Prince著「半導体メモリ(Semiconductor Memories)」John Wiley & Sons刊１８３〜１８７頁および５６８〜６０８頁（１９８３年）、S. Kobayashiらによる「３Ｖのみのセクタ消去可能ＤＩＮＯＲフラッシュメモリのためのメモリアレイアーキテクチャおよびデコード方式(Memory Array Architecture and Decoding Scheme for 3V Only Sector Erasable DINOR Flash Memory)」IEEE Journal of Solid-State Circuits第２９巻第４号４５４〜４６０頁（１９９４年）、およびS. Aritomeらによる「フラッシュメモリセルにおける信頼性の問題(Reliability Issues of Flash Memory Cells)」Proceedings of the IEEE第８１巻５号７７６〜７８８頁（１９９３年）。これらの文献の主題はここに引用により援用される。
このような従来のフラッシュメモリは満足のいく機能を果たすものではあるが、より一層密度の高いフラッシュメモリ集積回路が求められる。したがって、個々のビットトランジスタをますます小さくしていくことが望ましい。ビットトランジスタの幾何学的形状を約０．２５ミクロン（ビットトランジスタのゲート長）未満にするには、しかしながら、恐らく進歩したステッパを含む進歩したリソグラフィの工具が必要となるであろう。これらの工具は未だ開発中であり、非常に高価である。したがって、これらの進歩したリソグラフィ工具を用いることなく、より小さい幾何学的形状のビットトランジスタを作ることが望ましい。
概要
半導体材料（たとえばＰ型シリコン）のストリップが酸化され、その結果もたらされる酸化物のストリップは取り除かれて急勾配の側壁を有する半導体材料の上表面に窪みを残す。フローティングゲートが次に急勾配の側壁の上およびそれらの側壁に沿って形成され、そのフローティングゲートの上に対応のワード線が形成される。導電領域（たとえばＮ型シリコン）が、窪みの底部に形成され、フローティングゲートと対応するいくつかの導電領域（たとえばＮ型シリコン）が窪みの縁の外側に形成される。これにより窪みの底部における導電領域から窪みの外側の導電領域のそれぞれまで、窪みの側壁の垂直方向の表面に沿ってフローティングゲートの下を縦方向の次元に延びたチャネル領域を有するビットトランジスタが形成される。
フローティングゲートの長さは窪みの深さおよび側壁のプロファイルにより決定されるため、また窪みの深さおよびプロファイルはまず酸化および処理によって決定されるものであってリソグラフィによって決定されるものではないから、非常に小さい幾何学的形状のビットトランジスタを作ることができる。さらに、窪みの側壁上のフローティングゲートの縦方向の配向はシリコン面積を節約するので、より一層メモリ密度が高くなることを助長する。
窪みが形成されるのは、酸化によってであって、反応性イオンエッチングでの半導体材料の直接的なエッチングによってではないため、半導体の側壁表面にはイオンの衝撃による大きな損傷はない。その結果、側壁表面上に高品質の薄いトンネル酸化物を成長させることができるので、フローティングゲートは下にある側壁表面から良好に絶縁される。
この概要はこの発明を規定することを意図するものではない。この発明は後の特許請求の範囲により規定される。
【図面の簡単な説明】
図１〜４（先行技術）は、従来の「フラッシュ」メモリを示す。
図５〜３８は、本発明に従う「フラッシュ」メモリ構造を製造する方法を示す。
図３９は、本発明に従う別のメモリ構造の断面図である。
好ましい実施例の詳細な説明
図５〜３８は本発明に従うフラッシュメモリ構造の製造を示す。この開示と同日に提出され「３次元相補電界効果トランジスタのプロセスおよび構造(THREE-DIMENTIONAL COMPLEMENTARY FIELD EFFECT TRANSISTOR PROCESS AND STRUCTURES)」と題された同時係属中の米国特許出願の主題は、ここに明確に引用により援用される。
まず、薄い酸化物１００がＰ型半導体材料１０１の上表面全体の上に成長させられ、薄い窒化層１０２（図面では「窒化物＃１」と称する）が、薄い酸化物の上に堆積される。薄い酸化物の厚みはおよそ５０〜５００Åの範囲であり、薄い窒化層の厚みはおよそ５０〜１０００Åの範囲である。Ｐ型半導体材料は、たとえば基板シリコンまたはエピタキシャルシリコンのいずれであってもよい。図示されている実施例では、Ｐ型半導体材料は約１Ｅ１３ atoms/cm³から１Ｅ１６ atoms/cm³の範囲のドーピング濃度を有する基板シリコンである。
次に、図５に示すように長手の平行な開口を有する、フォトレジストからなる第１のソース／ドレインマスク１０３（図面では「Ｓ／Ｄマスク＃１」と称する）が形成される。等方性の窒化物エッチングが次に行なわれ、５０度から６０度の薄い窒化物の側面一端縁プロファイルが得られる。図６は、図５の線ｘ₁−ｘ₁′に沿ってとられた断面図であって、薄い窒化層に結果としてもたらされる開口を示す。
その後酸化物のディップを行ない、露出した開口から薄い酸化物を取り除く。その後ソース／ドレインマスク＃１を取り除く。酸化物の層１０４が次に残っている薄い窒化物および半導体材料の露出した表面上に形成される。ＴＥＯＳ堆積ステップ、ＬＴＯ（低温酸化物）堆積ステップ、またはＨＴＯ（高温酸化物）堆積ステップを含む、どのような適切な酸化ステップを用いてもよい。酸化物の層は、およそ５０〜５００Åの厚みであり、好ましくはおよそ２５０Åの厚みである。
窒化物１０５の厚い層（図面では「窒化物＃２」と称する）が次に構造全体の上に堆積される。この窒化物の厚い層は、およそ１０００〜３０００Åの範囲の厚みであり、好ましくはおよそ２０００Åの厚みを有する。
次に、図７に示すようにフォトレジストからなる第２のソース／ドレインマスク１０６（図面では「Ｓ／Ｄマスク＃２」と称する）が形成される。その後等方性の窒化物エッチングが行なわれ、厚い窒化層１０５における、第２のソース／ドレインマスク１０６の開口により露出した部分が除去される。図８〜１０はそれぞれ図７の線ｙ₁−ｙ₁′、ｘ₁−ｘ₁′およびｙ₂−ｙ₂′に沿ってとられた断面図である。
第２のソース／ドレインマスク１０６を除去することなく、フォトレジストからなる第３のソース／ドレインマスク１０７（図面では「Ｓ／Ｄマスク＃３」と称する）が図１１に示すように形成される。第２または第３のソース／ドレインマスクのいずれによっても保護されていない酸化物および薄い窒化物はすべて、その後下にある半導体材料から除去される。その結果得られるのは、露出されたＰ型シリコンの２つの水平に延びる四角形のストリップである。
図１２は図１１の線ｘ₂−ｘ₂′に沿った、結果として得られる構造を示す断面図である。異方性の窒化物エッチングが用いられたならば、傾斜した薄い窒化物の側面−端縁プロファイルが得られる。窒化物エッチングにおける限りある窒化物対シリコン選択比（２０：１から５０：１）により、図１２の矢印Ｓで示すように、シリコンの段差も得られるであろう。半導体材料１０１内へのエッチングは、窒化物エッチングのステップのはじめで窒化物によって覆われていなかった領域で起こる。シリコンの段差は５〜１００Åの間のものであってもよく、２５Å程度に一番なりやすい。シリコンエッチングを、オプション的にプロセスのこの段階においても行ない、最終的なビットトランジスタにおける効果的なフローティングゲート長を増すこともできる。
フォトレジスト除去ステップが行なわれて第２および第３のソース／ドレインマスク１０６および１０７が取り除かれた後、高温の厚い酸化ステップが行なわれて、窒化物で覆われていない半導体材料１０１の上表面における長手で四角形の露出されているストリップ上に厚い酸化物１０８が成長させられる。いくつかの実施例では、米国特許第５，１５５，３８１号に述べられるように、高温乾燥熱酸化プロセスが用いられる。米国特許第５，１５５，３８１号の主題は、ここに引用により援用される。厚い酸化物１０８はおよそ１５００〜６０００Åの範囲の厚みであり、好ましくはおよそ３０００Åの厚みである。
図１３は図１１の線ｘ₂−ｘ₂′に沿った厚い酸化物１０８を示す簡略化された断面図である。図１４は、図１１の線ｙ₁−ｙ₁′に沿った厚い酸化物１０８を示す簡略化された断面図である。図１３および１４における厚い酸化層１０８のバーズビークの異なった形状に注目されたい。図１３の断面図に示される領域１０９における薄い窒化物のビーム１１０が長くて薄いことで、厚い酸化物１０８はビーム１１０を持ち上げて曲げることができるので、半導体１０１の境界１１１まで比較的徐々に傾斜する酸化物１０８が形成される。厚い窒化物ではなく薄い窒化物からなるビーム１１０を作ることで、ビームはより容易に曲げられるようになる。短いものではなく、長いビーム１１０を作ることで、酸化物にはビームを曲げる際のさらなる機械的な利点がもたらされる。
一方、比較的厚い窒化層１０５は、曲げたり持ち上げたりすることが、より困難である。したがって、図１４における半導体材料１０１の境界１１２への酸化物１０８は、図１３における徐々に傾斜していく境界１１１と比べて比較的急勾配である。
次に、図１５に示すように、コア注入ステップが行なわれる。いくつかの実施例では、約１Ｅ１３ atoms/cm²から５Ｅ１４ atoms/cm²の範囲のドーズと約５０〜３００ＫｅＶの範囲の注入エネルギで、ボロンが注入される。好ましい実施例では、約５Ｅ１３ atoms/cm²のボロンのドーズが、約１００ＫｅＶの注入エネルギで注入される。ねじりおよび傾きの角度が大きい注入技術が好ましく、これは図１５に示される。
次に図１６に示されるようにオプション的なソース／ドレイン注入ステップが行なわれてもよい。約１Ｅ１５ atoms/cm²から１Ｅ１６ atoms/cm²範囲のドーズ、約３００〜５００ＫｅＶの範囲の注入エネルギで、砒素が注入されてもよい。砒素は好ましくは、約３Ｅ１５ atoms/cm²のドーズ、４００ＫｅＶの注入エネルギで注入される。二重にイオン化された砒素が用いられる場合、２００ＫｅＶの注入エネルギが好ましい。このソース／ドレイン注入をプロセスのこの時点で行なうことで、トンネル酸化物が存在する場合にプロセスの後の時点においてソース／ドレイン注入を行なう必要性が軽減される。したがって、プロセスの後の時点で形成されるべきトンネル酸化物は、こうしなければ、もしソース／ドレイン注入が後に行なわれたならばこうむったであろうダメージに晒されない。
次に図１７に示すように、厚い酸化物のエッチバックのステップが行なわれる。いくつかの実施例では、異方性エッチングをなしとげるために酸化物の反応性イオンエッチングが用いられる。典型的な、３：１の酸化物対窒化物選択比が用いられる。これは酸化物が窒化物よりも３倍速くエッチングされることを意味している。厚い酸化物１０８のおよそ１０００Åが除去され、エッチングの窪みの底部で半導体材料１０１を覆っている厚い酸化物のうち約３００Åが残される。
次に、図１８に示すようにＶＳＳソース注入ステップが行なわれ、厚い酸化物のエッチング窪みの底部における半導体材料１０１がドーピングされる。いくつかの実施例では、約１Ｅ１５ atoms/cm²から１Ｅ１６ atoms/cm²の範囲のドーズと約３０〜１５０ＫｅＶの範囲の注入エネルギで砒素が注入される。好ましい実施例では、砒素は約５Ｅ１５ atoms/cm²のドーズおよび約８０ＫｅＶの注入エネルギで注入される。他の実施例では、ボロンが約１Ｅ１５ atoms/cm²から１Ｅ１６ atoms/cm²の範囲のドーズと約２０〜７０ＫｅＶの範囲の注入エネルギで注入される。好ましい実施例では、ボロンは約５Ｅ１５のドーズと約５０ＫｅＶの注入エネルギで注入される。
その後窒化物エッチングが行なわれて残った窒化物がすべて除去される。薄い窒化物１０２上にある酸化物に対するエッチングを停止させるには、３：１の窒化物対酸化物選択比が用いられる。
その後ウェット酸化物エッチングが行なわれて、薄い窒化物の下に配設されていない薄い酸化物１００および厚い酸化物１０８がすべて除去される。その結果２つの窪みが生じる。窪みの各々には２つの対向する長く平行で急勾配の側壁と、２つの対向する短く平行で徐々に傾斜する側壁とがある。窪みには長くて比較的平らな底部表面がある。図１９〜２１は、それぞれ図１１の線ｙ₁−ｙ₁′、ｙ₂−ｙ₂′およびｘ₂−ｘ₂′に沿ってとられた、結果としてもたらされる構造の断面図である。図１５に示されるコア注入ステップで注入されたＰ型ドーパントがＰ型領域１１３を形成する。図１８で示すＶＳＳソース注入ステップで注入されたＮ型ドーパントは、窪みの底部において半導体材料の中へ延びる、長手のＮ＋型領域１１４を形成する。
窪みの形成は、半導体材料を酸化させてから、結果として得られる酸化物を取り除くことによってなされるものであって、イオン衝撃に支援されるエッチングで直接的に半導体材料を除去することによってではないので、窪みの側壁にはイオン衝撃による大きな損傷はない（イオン注入によるドーピングのステップは、半導体材料の反応性イオンエッチングのように側壁に大きい損傷をもたらすことはない）。したがって、高品質の薄いトンネル酸化物を側壁上で成長させることができる。
よって、酸化ステップが、窪みの側壁と半導体材料１０１の表面のうち薄い窒化物１０２によって被覆されていない他のすべての表面上とにトンネル酸化物の薄い層１１５を形成するために行なわれる。トンネル酸化物１１５は、たとえば５０〜２００Åの厚みであってもよい。酸化ステップの後、多結晶シリコン層（図では「ｐｏｌｙ１」と称する）が次に構造全体の上に堆積され、エッチングされる。その結果、トンネル酸化物１１５の上で窪みの対応する急勾配の側壁１１２の各々の上およびそれに沿って配設される多結晶シリコンからなるスペーサのようなストリップがもたらされる。エッチングにより、窪みの徐々に傾斜する側壁１１１から多結晶シリコンが除去される。
図２２は２つの水平に延びる窪み１１６および１１７を有する、結果として得られる構造における簡略化された包括的な図である。多結晶シリコンストリップ１１８および１１９はそれぞれ上方の窪み１１６の上方および下方の急勾配の側壁の急勾配の側壁上およびそれに沿ってトンネル酸化物上に配設される。多結晶シリコンストリップ１２０および１２１はそれぞれ下方の窪み１１７の上方および下方の急勾配の側壁の急勾配の側壁上およびそれに沿ってトンネル酸化物上に配設される。図２３〜２５は、それぞれ図２２の線ｘ₃−ｘ₃′、ｙ₂−ｙ₂′およびｙ₁−ｙ₁′に沿ってとられた断面図である。領域１１３からのＰ型ドーパントは、拡散によって膨張していることに注目されたい。
次にフォトレジスト多結晶シリコンマスク１２１が図２６に示されるように形成され、多結晶シリコンからなる個々のフローティングゲート１２３〜１３２、１３２Ａ、および１３２Ｂが窪みの急勾配の側壁上に残存するように、多結晶シリコンのエッチングが行なわれる。ウェット多結晶シリコンエッチングが好ましい。図２７は、図２６の線ｙ₂−ｙ₂′に沿ってとられた断面図であって、フローティングゲート間の急勾配の側壁からの多結晶シリコンの除去を示している。
多結晶シリコンのエッチング後、多結晶シリコンマスク１２２を用いて、図２８および２９に示されるようにコア分離注入ステップにおいてＰ型ドーパントが注入される。ボロンが、およそ５Ｅ１２ atoms／cm²から５Ｅ１４ atoms／cm²の範囲のドーズでおよそ１０〜１００ＫｅＶの範囲の注入エネルギを伴って注入されてもよい。好ましい実施例では、約５Ｅ１３ atoms／cm²のドーズのボロンが、約３０ＫｅＶの注入エネルギを伴って注入される。多結晶シリコンのエッチングステップの後、多結晶シリコンマスク１２２は除去される。
次に、インターポリ誘電体形成ステップが行なわれる。いくつかの実施例では、多結晶シリコンフローティングゲートを含む露出されたシリコン表面はすべて酸化されて、上に置かれる酸化層を形成する。第１の酸化層がその後構造全体の上に堆積され、次に窒化層が第１の酸化層上に堆積され、第２の酸化物が窒化層上に堆積されて、ＯＮＯ絶縁体構造を形成する。その後、ゲート酸化ステップが行なわれて約５０〜２００Åの範囲の厚みを有する付加的な酸化層が形成される。好ましい実施例では、この付加的なゲート酸化物は約２〜１００Å形成される。これらの絶縁体層はこれ以降では併せて絶縁体層１３３と称する。
絶縁体層１３３がフローティングゲートを覆っている状態で、多結晶シリコンからなる導電層が構造全体の上に堆積される。この多結晶シリコン層は厚みが約５００から３０００Åの範囲であり、好ましくは約１０００Åの厚みである。いくつかの実施例では、単なる多結晶シリコンではなくむしろポリサイドが用いられてもよい。
絶縁体層１３３上に多結晶シリコンの導電層が堆積された後、フォトレジストからなる第２の多結晶シリコンマスク１３３が形成される。図３０に示したように、多結晶シリコンのパッド部分１３４および１３５がマスキングされて、パッドを形成する。次に多結晶シリコンのエッチングが行なわれる。その結果として、急勾配の側壁の各々が、その上およびそれに沿って配設された多結晶シリコンストリップを有することとなる（この多結晶シリコンストリップは、もちろん絶縁体層１３３によって側壁から分離されている）。多結晶シリコンストリップ１３６および１３７は、上方の窪み１１６における急勾配の側壁の上、およびそれに沿って配設され、その一方で多結晶シリコンストリップ１３８および１３９は下方の窪み１１７における急勾配の側壁の上、およびそれに沿って配設される。図３１は、図３０の線ｙ₁−ｙ₁′に沿ってとられた簡略化された断面図である。図３２は多結晶シリコンフローティングゲート１３０および窪み１１７の急勾配の側壁の上に置かれた多結晶シリコンストリップ１３８の拡大図である。
次のオプション的なステップで、フローティングゲートおよび導電ストリップの一番上の側部端縁を覆うように酸化物スペーサが形成される。図３３は、フローティングゲート１３０の上方の側部端縁１４１および導電ストリップ１３８の上方の側部端縁１４２を覆うそのような酸化物スペーサ１４０を示す断面図である。酸化物スペーサは、ＬＴＯまたはＴＥＯＳ堆積を用いて酸化物をおよそ５００〜３０００Å堆積させ、その後酸化物をエッチングしてスペーサにすることによって形成することができる。
注入酸化層が次に酸化物スペーサで覆われていない領域に形成され、ソース／ドレイン注入ステップが行なわれる。いくつかの実施例では、砒素が約１Ｅ１５ atoms／cm³から１Ｅ１６ atoms／cm³の範囲のドーズで約２０〜１００ＫｅＶの範囲の注入エネルギを伴って注入される。好ましい実施例では、砒素は５Ｅ１５ atoms／cm³で約６０ＫｅＶの注入エネルギを伴って注入される。この注入ステップの間、酸化物スペーサが、トンネル酸化物１１５、フローティングゲート１２６〜１３２Ｂ、絶縁体層１３３、および／または上方の側部端縁１４０および１４２の周りの導電ストリップ１３６〜１３９の上部を損傷から保護する。
図３４は、ソース／ドレイン注入ステップの後、図３０の線ｙ₁−ｙ₁′に沿ってとられた断面図である。比較的深いＮ＋型領域１４３および１４４が、それぞれ窪み１１６および１１７の底部において半導体材料１０１内へ形成される。ソース／ドレイン注入をマスキングで免れる比較的浅いＮ＋型領域１４５および１４６は、したがって深い領域１４３の端縁に沿って形成され、ソース／ドレイン注入をマスキングによって免れる比較的浅いＮ＋型領域１４７および１４８はしたがって、深い領域１４４の端縁に沿って形成される。比較的深いＮ＋型領域は隣接する窪みの対の各々の間に形成される。Ｎ＋型領域１４９〜１５１はそのようなＮ＋型領域である。ソース／ドレイン注入の後、注入ドーパントはソース／ドレインのアニーリングステップにおいて活性化される。いくつかの実施例では、このアニールは窒素またはアルゴン中で約１５分間およそ９００℃で行なわれてもよい。
図３５は、図３４に示した構造におけるビットトランジスタ１５２の拡大され簡略化された断面図である。酸化物スペーサ１５３は、図３３の酸化物スペーサ１４０に類似のものである。図３５における距離「Ｌ」は、フローティングゲート１３２Ａを有するビットトランジスタ１５２のチャネル領域の長さ（すなわち「ゲート長」）である。領域１４４は、一般に領域１４８よりも多量にドーピングされている。
図３６は、ソース／ドレイン注入ステップの後の、図３０の線ｘ₃−ｘ₃′に沿ってとられた断面図である。距離Ａは、ソース／ドレイン注入が図２９に示されるステップの間に形成されたＰ型領域１５４を逆ドーピングすることを回避するよう、約１０００Åまたはそれ以上（約７００〜１３００Åの範囲内）である。距離Ｂは、領域１５０がソース／ドレイン注入ステップの間に注入されるように、約２００Åまたはそれ未満（約１００〜３００Åの範囲内）である。
アニーリングのステップの後、上に置かれる絶縁体層が、構造全体上に形成され、接触開口が、窪みの間でＮ＋型領域１４９〜１５１まで下方に形成され、かつ多結晶シリコンのパッド部分１３４および１３５まで下方に形成される。上に置かれる金属相互接続線が、次に絶縁体層上に形成されて、接触開口を介して適切なところで下にある構造に接触する。
図３７は、水平に延在する窪み１１６および１７７上を縦方向の次元に延びる金属ビット線ＢＬ１およびＢＬ２を示す、簡略化された包括的な図である。メモリ構造は部分的に図を単純化するために省略されている。たとえば、コンタクト１５５は図３４のＮ＋型領域１５０をビット線ＢＬ１に結合する。同様なコンタクトが、他のビット線についても設けられる。コンタクトは隣り合う窪みの連続的な対の各々の間のスペース内における各ビット線上に設けられる。図３０および３７の双方に示したように、水平方向に延びる導電ストリップ１３７はワード線ＷＬ２である。コンタクト１５６は、窪み１１６内におけるワード線ＷＬ２へのアクセスを提供する。各ワード線には同様なコンタクトがある。窪み１１６および１１７の底部におけるＮ＋型領域１４３および１４４は、金属（図示せず）および関連のコンタクト（図示せず）によってともに結合される。
図３８は、本発明に従う、簡略化された回路図である。ビットトランジスタ１５７および１５８を含む上方のワードは、選択されたワードを比較的正である電圧（たとえば５．０Ｖ）で駆動し、他のすべてのワード線を接地電位で駆動することによって読出される。もし、たとえば、ビットトランジスタ１５７のフローティングゲート１２７が十分に電子を放電されていたならば、その場合ビットトランジスタ１５７のチャネル領域上には適度に大きい電界が存在するようになるため、導電経路が窪み１１６の底部の領域１４３（図３４参照）から、Ｎ＋型領域１４６を通り、Ｐ型領域１１３の導電チャネル領域を通り、Ｎ＋型領域１５０まで形成されるだろう。その一方で、もしビットトランジスタ１５７のフローティングゲート１２７が十分に電子を充電されていたならば、この場合ビットトランジスタ１５７は導通せず、導電経路は形成されない。したがって、各ビット線は正電圧（たとえば１．０Ｖ）で駆動され、ビット線を通って流れる電流が感知される。ビット線電流が予め定められた量より多い（たとえば、１０μＡを上回る）ならば、この場合選択されたワードにおける対応のビットトランジスタが導通することが決定される（フローティングゲートが放電される）。その一方で、ビット線電流が予め定められた量より少ない（たとえば１０μＡ未満である）ならば、この場合選択されたワードにおける対応のビットトランジスタは非導通となることが決定される（フローティングゲートが充電される）。
フローティングゲート１３０および１３１が放電されていても充電されていても関係なく、ワード線ＷＬ３が接地されているときにはビットトランジスタ１５９および１６０におけるチャネル領域内に適度に大きい電界は確立されないため、ビットトランジスタ１５９および１６０は非導電性であり、ビット線電流に大きな寄与はない。このようにして、ビットトランジスタのフローティングゲート上に記憶された情報のビットからなる１つの選択されたワードが、ビット線ＢＬ１およびＢＬ２上のビット線電流の形で読出される。
フラッシュ消去
フラッシュメモリにおけるすべてのフローティングゲートは、ファウラ−ノルドハイム・トンネルによって同時に放電される。たとえばフローティングゲート１２７、１２８、１３０および１３１が放電されるべきである場合、次の表１における電圧条件がメモリ構造に与えられるだろう。

電子は、フローティングゲート１２７および１２８からＶＳＳ１線１４３へ、ならびにフローティングゲート１３０および１３１からＶＳＳ２線１４４へ、トンネリングする。典型的には、メモリのビットトランジスタにおけるすべてのワードが同時に放電される（すなわち「消去」される）。「フラッシュ」メモリという語が用いられるのはこのためである。
選択的プログラミング
フラッシュメモリをプログラミングするには、選択されたワードの選択されたビットトランジスタにおけるフローティングゲートが熱い電子注入により充電される（すなわち「プログラミング」される）。たとえば、ビットトランジスタ１５７のフローティングゲート１２７が充電されるべきであるが、他のビットトランジスタ１５８、１３０および１３１はすべて放電されたままであるべき場合、次の表２における電圧条件がメモリ構造に与えられるだろう。

エネルギ電子は、ＶＳＳ１線とビット線ＢＬ１との間の電位差によってＶＳＳ１線１４３からビット線ＢＬ１に向かって動かされる。フローティングゲート１２７の上方のワード線ＷＬ２上の正電圧は、しかしながら、これらのエネルギ電子（すなわち「熱い」電子）を上方に引きつけるため、エネルギ電子のいくらかはフローティングゲート１２７内へ再び上がるように導かれ、フローティングゲート１２７内にトラップされる。したがって、ビットトランジスタ１５７のフローティングゲートは電子で充電されるが、ビットトランジスタ１５８、１５９および１６０のフローティングゲートは充電されない。
代替的構造
図３９は、本発明の別の実施例に従う代替的構造の単純化された断面図である。Ｐ−ウェル２００が深いＮ−ウェル２０６の内部に配設されて、Ｎ＋埋込層２０１を基板２０７から分離する。ファウラ−ノルドハイム・トンネルが、フローティングゲートの充電およびフローティングゲートの放電の双方に用いられる。
代替的構造のフラッシュ消去
代替的構造におけるビットトランジスタはすべて、同時に充電される（すなわち「消去」される）。図３９におけるビットトランジスタのフローティングゲート２０２を充電するには、次の表３の電圧条件が与えられる。

電子は埋込Ｎ＋層２０１および／またはソース領域２０３からフローティングゲート２０２へトンネリングする。Ｐ−ウェル２００およびＮ＋埋込層２０１の間のＰＮ接合は、Ｐ−ウェル２００および深いＮ−ウェル２０６の間のＰＮ接合と同じく逆バイアスされている。
代替的構造の選択的プログラミング
図３９のビットトランジスタを放電するには、次の表４における電圧条件が与えられる。

Ｐ−アイランド２０８はいくつかの実施例ではフローティングであり、他の実施例では接地されている。電子はフローティングゲート２０２からドレイン領域２０４へトンネリングする。いくつかの実施例では、図３９の構造は１）薄い窒化層１０２が堆積される前にＮ＋埋込層２０１を形成し、２）厚い酸化物のエッチバックステップおよびＶＳＳソース注入ステップ（図１７および１８参照）を省略し、３）窒化物のエッチングステップの後、残存する厚い酸化物を取り除くステップの前（図１８および１９の間）に、オプションとしてソース／ドレイン注入ステップ（図１６参照）を行なうことにより、上述の製造方法に従って製造される。Ｎ＋埋込層２０１が、砒素またはリンを約４００〜８００ＫｅＶの範囲の注入エネルギ、そして好ましくは約６００ＫｅＶの注入エネルギで注入することによって形成される。二重にイオン化されたドーパントでは、約３００ＫｅＶが用いられる。Ｎ＋埋込層注入の注入エネルギは約６０ＫｅＶまで低減される。
本発明を指示的な目的のためにある種の特定的実施例との関連で説明したが、本発明はそれに限定されるものではない。縦方向および水平方向（横方向）という語は互いに相対的なものであって、別の状況において限定的なものではない。ＰおよびＮ型の導電性は逆にされてもよいため、ＮチャネルまたはＰチャネル装置のいずれが実現されてもよい。バーズビークのプロファイルを制御するのに薄い窒化層と厚い窒化層とを用いる以外の、窪みまたは段差を形成する技術が用いられてもよい。したがって、ここに記載される実施例のさまざまな構造およびステップにおける種々の変形、適合および組合せは、次の請求の範囲に述べられるこの発明の請求の範囲から逸脱することなく実施され得る。

Claims (5)

1. 上表面を有する半導体材料を備え、前記上表面は平坦な第１の表面と、前記第１の表面と平行でかつ空間的に分離している平坦な第２の表面と、前記第１と第２の表面間に設けられた２つの対向する第１側壁表面および２つの対向する第２側壁表面を含み、前記第１側壁表面は前記第２側壁表面より急勾配であり、さらに、
   前記第１の表面から前記半導体材料の中へ延びるソース領域と、
   前記第２の表面から前記半導体材料内に延びるドレイン領域と、
   前記第１側壁表面上に配設される絶縁体材料の第１の層と、
   絶縁体材料の前記第１の層上に配設されるフローティングゲートと、
   前記フローティングゲート上に配設される絶縁体材料の第２の層と、
   絶縁体材料の前記第２の層上に配設される導電層とを備え、絶縁体材料の前記第２の層は前記フローティングゲートと前記導電層とを分離する、３次元不揮発性メモリ。
2. 前記導電層は第１の次元において前記第１側壁表面に沿って延びるワード線であり、前記３次元不揮発性メモリはさらに
   前記第１の次元に垂直である第２の次元において延びるビット線を備え、前記ビット線は前記ドレイン領域に結合される、請求項１に記載の３次元不揮発性メモリ。
3. 前記フローティングゲートは多結晶シリコンの層である、請求項２に記載の３次元不揮発性メモリ。
4. 前記ワード線は、多結晶シリコンを含む、請求項３に記載の３次元不揮発性メモリ。
5. 絶縁体材料の前記第２の層は、酸化物の第１の層と、窒化物の層と、酸化物の第２の層とを含む、請求項３に記載の３次元不揮発性メモリ。

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