KR970706609A - 3차원 비휘발성 메모리(three-dimensional non-volatile memory) - Google Patents

3차원 비휘발성 메모리(three-dimensional non-volatile memory)

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KR970706609A
KR970706609A KR1019970702104A KR19970702104A KR970706609A KR 970706609 A KR970706609 A KR 970706609A KR 1019970702104 A KR1019970702104 A KR 1019970702104A KR 19970702104 A KR19970702104 A KR 19970702104A KR 970706609 A KR970706609 A KR 970706609A
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더블유. 리우 유주앙
샘미어 에스. 해대드
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이시마루 미키오
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Abstract

반도체 재질의 스트립(예를 들어, P 형 실리콘)은 산화되고, 산화물의 합성 스트립은 제거되어, 가파른 측벽을 가진 반도체 재질의 상부면내에 침하부가 있게 한다. 가파른 측벽은 산화로 형성되고, 반도체 재질이 반응 이온 에칭으로 형성되지 않기 때문에 상당한 이온 충돌 손상을 갖지 않는다. 그래서, 고 품질 터널 산화물은 가파른 측벽상에 성장될 수 있다. 부동 게이트는 그때 터널 산화물상에 형성되고, 대응하는 워드 라인은 부동 게이트위에 형성되며, 도전 영역(예를 들어, N형 실리콘)은 침하부의 하부내에 형성되며, 그리고 부동게이트와 대응하는 다수의 도전 영역(예를 들엉, N형 실리콘)은 침하부의 가장자리 위에 형성된다. 합성 비트 트랜지스터는 측벽면을 따라 부동 게이트 아래에 수직 치수내에서 연장하는 채널 영역을 는다. 침하부의 깊이 및 프로파일이 우선 산화에 의해 결정되고, 석판술에 의해 결정되지 않기 때문에, 매우 작은 기하학 비트 트랜지스터는 제조될 수 있다.

Description

3차원 비휘발성 메모리(THREE-DIMENSIONAL NON-VOLATILE MEMORY)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제39도는 본 발명에 따른 다른 메모리 구조의 단면도이다.

Claims (17)

  1. 상부면을 가진 반도체 재질로서, 상기 상부면은 제1의 거의 횡 및 평면, 측벽면괴, 제2의 거의 횡 및 평면을 포함하며, 상기 제1의 횡 및 평면은 상기 베2의 횡 및 평면에 대해 횡 및 수직으로 배치되며, 상기 측멱면에서의 반도체 재질은 이온 충돌 손상이 거의 없는 반도체 재질, 상기 제1의 횡 및 평면으로부터 상기 반도체 재질내로 연장한 소스 영역, 상기 제2의 횡 및 평면으로부터 상기 반도체 재질내로 연장한 드레인 영역, 상기 측벽면상에 배치된 절연물 재질의 제1층, 절연물 재질의 상기 제1층상에 배치된 부동 게이트, 상기 부동 게이트상에 배치된 절연물 재질의 제2층 및, 상기 부동 게이트 및 상기 도전층을 분리하는 절연물 재질의 상기 제2층상에 배치된 도전층을 구비하는 것을 특징으로 하는 메모리 구조.
  2. 제1항에 있어서, 상기 도전층은 제1치수(dimension)내에서 상기 측벽면을 따라 연장한 워드 라인이며, 상기 제1치수에 거의 수직인 제2치수내에서 연장하고, 상기 드레인 영역에 결합된 비트 라인을 더 포함하는 것을 특징으로 하는 메모리 구조.
  3. 제2항에 있어서, 상기 부동 게이트는 폴리실리콘 층인 것을 특징으로 하는 메모리 구조.
  4. 제3항에 있어서, 상기 워드 라인은 폴리실리콘으로 이루어지는 것을 특장으로하는 메모리 구조.
  5. 제3항에 있어서, 절연물 재질의 상기 제2층은 제1산회물층, 질화물층 및 제2산화물층을 포함하는 것을 특징으로 하는 메모리 구조.
  6. 상부면을 가진 제1도전형의 반도체 재질로서, 상기 상부면은 제1치수내에서 연장한 제1 및 2연장된 침하부를 가지며, 상기 연장된 침하부의 각각은 대항한 가파른 측벽 및 하부면을 가지며, 상기 가파른 측벽에서의 반도체 재질은 이온 충돌 손상이 거의 업는 제1도전형의 반도체 재질, 상기 제1 및 2침하부의 상기 측벽상에 배치된 제1절연물층, 도전층의 제1다수의 스트림으로서, 상기 제1다수의 스트립의 각 하나는 상기 측벽의 각 하나를 통해 상기 제1치수내에서 연장하고, 상기 측벽에서 절연되는 도전층의 제1다수의 스트립, 도전층의 제2다수의 스트립으로서, 상기 제2다수의 스트립의 각각은 상기 제2다수의 스트립의 다른것과 거의 병렬로 연장하고, 상기 제1치수에 거의 수직인 제2치수내에서 연장하며, 상기 제1다수의 스트립을 트로스 오버(crossover)하며, 그리고 상기 제1 및 2침하부를 크로스 오버하는 도전층의 제2다수의 스트립, 다수의 부동 게이트로서, 상기 부동 게이트의 각 하나는 상기 제2다수의 스트립의 하나가 상기 제1다수의 스트립의 하나를 크로스하는 각 위치 근처에 배치되고, 각 부동 게이트는 상기 제1다스의 스트립의 하나 및, 상기 스트립이 배치되는 측벽 사이에 배치되는 다수의 부동 게이트, 제2절연물층으로서, 각 부동 게이트는 상기 각 부동 게이트를 크로스 오버하는 상기 제2다수의 스트립의 하나에서 절연되는 제2절연물층, 상기제1도전형에 대항한 제2도전형의 제1 및 2연장된 도전 영역으로서, 상기 제1연장된 도전 영역은 상기 제1침하부의 상기 하부면내로 연장하고, 상기 제2도전영역으로 상기 제2침하부의 상기 하부면내로 연장하는 제2도전형의 제1 및 2연장된 도전 영역과, 상기 제1 및 2침하부사이의 상기 반도체 재질내로 연장한 상기 제2도전형의 다수의 제3도전 영역의 각 하나는 하부에 배치되고, 상기 제2다수의 스트립의 각 하나에 결합되는 제2도전형의 다수의 제3도전영역을 구비하는 것을 특징으로 하는 메모리 구조.
  7. 제6항에 있어서, 상기 제2다수의 부동게이트는 폴리실리콘 게이트이고, 상기 제1의 다수의 스트립은 폴리실리콘이며, 상기 제2의 다수의 스트립은 메탈 스트립인 것을 특징으로 하는 메모리 구조.
  8. 제7항에 있어서,상기 제1의 다수의 스트립은 워드 라인이고, 상기 제2의 다수의 스트립은 비트 라인인 것을 특징으로 하는 메모리 구조.
  9. 제6항에 있어서, 상기 연장된 침하부는 상기 가파른 측벽 이외에 대항하는 점진적 경사 측벽을 가지는 것을 특징으로 하는 메모리 구조.
  10. 제6항에 있어서, 다수의 산화물 스페이서의 부분은 상기 부동 게이트의 사이드-엣지 및, 상기 제1다수의 스트립의 사이드-엣지상에 배치되는 것을 특징으로 하는 메모리 구조.
  11. 제6항에 있어서, 상기 제1 및 2연장된 도전 영역의 각각은, 침하부의 측벽위에 배치된 상기 제1다수의 스트립의 하나 아래에 배치된 제2의 비교적 얕은 영역, 상기 침하부의 대향측벽위에 배치된 다른 상기 제1다수의 스트립 아래에 배치된 제2의 비교적 얕은 영역 및, 상기 제1 및 2의 비교적 얕은 영역 사이에 배치되고, 상기 제1 및 2의 비교적 얕은 영역에 접촉한 비교적 깊은 영역을 포함하는 것을 특징으로 하는 메모리 구조.
  12. 부동 게이트를 가진 비휘발성 메모리 구조를 형성하는 방법으로서, 반도체 재질의 표면의 선택부를 산화화하여, 측벽을 가진 침하부로부터 산화물을 재거함으로써 반도체 재질내에 침하부를 형성하는 단계 및, 상기 부동게이트가 상기 측벽으로부터 절연되는 상기 휘발성 메모리 구조의 상기 부동 게이트를 상기 측벽위에 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 구조 형성 방법.
  13. 제12항에 있어서, 상기 침하부 형성 단계는 상기 측벽이 노출되도록 상기 침하부로 부터 거의 모든 산화물을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 구조 형성 방법.
  14. 제12항에 있어서, 상기 침하부 형성 단계 후 및, 상기 부동 게이트 형성 단계전에, 상기 측벽위와 그와 정면으로 엷은 산화물층을 형성하도록 상기 측벽을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 구조 형성 방법.
  15. 제12항에 있어서, 상기 침하부에서 제거된 상기 산화물은 1500 내지 6000 옹스트롬의 범위내의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 구조 형성 방법.
  16. 제12항에 있어서, 상기 측벽은 이온 충돌 손상이 거의 없는 것을 특징으로 하는 비휘발성 메모리 구조 형성 방법.
  17. 제12항에 있어서, 상기 침하부는 반도체 재질의 반응 이온 에칭없이 형성되는 것을 특징으로 하는 비휘발성 메모리 구조 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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