KR930015005A - 디램셀의 제조방법 - Google Patents

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KR930015005A
KR930015005A KR1019910023765A KR910023765A KR930015005A KR 930015005 A KR930015005 A KR 930015005A KR 1019910023765 A KR1019910023765 A KR 1019910023765A KR 910023765 A KR910023765 A KR 910023765A KR 930015005 A KR930015005 A KR 930015005A
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박민화
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문정환
금성일렉트론 주식회사
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    • H01ELECTRIC ELEMENTS
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    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract

내용 없음

Description

디램셀의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 디램셀 공정 단면도.
제2도는 종래의 레이아웃도.
제3도는 본 발명의 디램셀 레이아웃도.
제4도는 본 발명의 디램셀 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘기판 22 : 필드산화막
23,24,29 : 산화막 25 : 소오스/드레인
26 : 도핑되지 않은 폴리실리콘 27 : 게이트산화막
28 : 게이트 30 : 비트라인
31 : 스토리지 노드 32 : 유전체막
33 : 플레이트노드

Claims (1)

  1. 실리콘 기판(21)에 필드산화막(22)을 형성하고 전표면에 제1절연막을 증착하여 워드라인과 워드라인사이가 될 부분의 제1절연막을 제거하고 제1절연막에 측벽을 형성하여 이온주입으로 소오스/드레인을 형성하는 공정과, 제1절연막이 제거된 부분에 반도체층을 형성하고 제1절연막을 제거하는 공정과, 전면에 게이트 절연막을 형성하고, 상기 반도체 양옆에 측벽모양의 워드라인을 형성하는 공정과, 전표면에 제2절 연막을 증착하여 비트라인 콘텍을 형성하고 콘텍부위 제2절연막에 측벽을 형성한뒤 상기 반도체층에 이온 주입하는 공정과, 상기 제2절연막을 제거하고 전표면에 게이트 절연막을 형성하고 베리드 콘텍을 형성하여 비트라인과, 스토리지 노드, 유전체, 플레이트노드를 차례로 형성하는 공정으로 이루어짐을 특징으로 하는 디램셀의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910023765A 1991-12-21 1991-12-21 디램셀의 제조방법 KR940011803B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100686129B1 (ko) * 2004-12-09 2007-02-23 엘지전자 주식회사 전기오븐레인지의 탑버너 제어방법

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