KR890017808A - 디램장치 및 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따른 디램셀의 레이아웃 평면도. 제 2 도는 제 1 도를 a-a로 절단한 단면도, 제 3 도 (A)-(D)도는 본 발명에 따른 실시예의 제조공정도.
Claims (6)
- 소자 형성영역과 필드 산화막영역이 형성된 제 1 도전형의 반도체 기판상(50)에 하기의 공정을 구비하여 하기 공정의 연속으로 이루어짐을 특징으로 하는 디램의 제조방법.(a) 상기 기판(50)상에 게이트 절연막(55)을 형성하고 그 상부에 다결정 실리콘 게이트(56)를 형성하는 공정 (b) 상기 기판(50) 표면 하부에 제 2 도전형의 소오스 및 드레인 영역(57)(58)을 형성하는 공정 (c) 게이트 보호용 산화막(59)을 형성하고 상기 소오스 및 드레인 영역 상부에 접속창(61)(62)을 형성하는 공정 (d) 스토리지 다결정 실리콘층(63)을 형성하고 그 위에 마스크 패턴을 형성한후 에칭항여 스토리지 다결정 실리콘 패턴(63a)을 형성하는 공정 (e) 캐패시터의 유전물질층(70)을 형성하는 고정 (f) 플레이트 다결정 실리콘(71)을 도포하고 포토마스크 패턴(72)을 형성한 후 상기 포토마스트 패턴(72)을 에칭 마스크로하여 비트라인 접속창 영역(73)의 플레이트 다결정 실리콘(71)과 유전물질층(70)을 에칭하고 스토리지 다결정 실리콘(63a)을 소정두께 에칭하여 전도성의 연결물질을 형성하는 공정 (g) 내부 절연막(74)을 도포하고 비트라인을 접속하기 위한 접속창을 형성하고, 상기 접속창을 통하여 비트라인과 접속되게 다결정 실리콘 비트라인을 형성하는 공정.
- 제 1 항에 있어서, 제(d)공정에서 마스크 패턴이 스토리지 노드를 형성할 다결정 실리콘 상부에 제 1 질화막(64)을 형성하는 제 1 단계와, 제 1 질화막의 측벽에 제 2 질화막 스페이서(65)를 형성하는 제 2 단계로 이루어짐을 특징으로 하는 디램장치의 제조방법.
- 제 1 항에 있어서, 제(d)공정의 마스크 패터이 포토마스크를 형성하는 제 1 단계와, 포토마스크를 리플로우 하는 제 2 단계로 이루어짐을 특징으로 하는 디램장치의 제조방법.
- 제 1 항에 있어서, 제(d)공정 후에 다결정 실리콘을 도포하고 마스크 없이 에칭하여 상기 스토리지 다결정 실리콘 패턴이 측벽에 다결정 실리콘 스페이서를 형성하는 공정을 추가함을 특징으로 하는 디램장치의 제조방법.
- 제 1 항에 있어서, 제(f)공정에서 전도성의 연물질은 상기 전도성의 스토리지 노드와 동시에 도포되어, 상기 스토리지 노드의 패턴을 형성하는 제 1 단계와, 상기 셀 플레이트의 패턴을 형성하는 제 2 단계에 의해 형성됨을 특징으로 하는 디램장치의 제조방법.
- 반도체 기판과, 상기 전하를 저장하기 위한 스토리지 캐패시터와 상기 스토리지 캐패시터에 전하를 전달하기 위한 게이트, 소오스 및 드레인을 가진 전달트랜지스터를 구비한 디램에 있어서, 기판표면에 채널영역으로 이격되어 형성되는 기판과 반대도전형의 드레인 및 소오스영역과 상기 채널영역 상부에 게이트 절연막으로 이격되어 형성되는 게이트로 구성되는 전달트랜지스터와, 상기 전달트랜지스터의 소오스영역과 접속되고 상기 게이트와 절연막으로 이격되게 기판상에 형성되는 전도성의 스토리지 노드와, 상기 전도성의 스토리지 노드상에 형성되는 전도성의 셀 플레이트와, 상기 스토리지 노드와 상기 셀 플레이트 사이에 형성되는 캐패시터 유전물질층과, 상기 전달트랜지스터의 드레인영역과 접속되고 상기 전달트랜지스터의 게이트와 절연막으로 이격되게 형성되는 전도성의 연결물질과, 상기 연결물질과 접속되고 상기 셀 플레이트와 내부 절연막으로 이격되게 형성되는 전도성의 비트라인을 구비함을 특징으로 하는 디램장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880005322A KR910002041B1 (ko) | 1988-05-07 | 1988-05-07 | 디램셀의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880005322A KR910002041B1 (ko) | 1988-05-07 | 1988-05-07 | 디램셀의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890017808A true KR890017808A (ko) | 1989-12-18 |
| KR910002041B1 KR910002041B1 (ko) | 1991-03-30 |
Family
ID=19274215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880005322A KR910002041B1 (ko) | 1988-05-07 | 1988-05-07 | 디램셀의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR910002041B1 (ko) |
-
1988
- 1988-05-07 KR KR1019880005322A patent/KR910002041B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910002041B1 (ko) | 1991-03-30 |
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