KR940003045A - Dram 셀의 캐패시터 제조방법 - Google Patents

Dram 셀의 캐패시터 제조방법 Download PDF

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KR940003045A
KR940003045A KR1019920012816A KR920012816A KR940003045A KR 940003045 A KR940003045 A KR 940003045A KR 1019920012816 A KR1019920012816 A KR 1019920012816A KR 920012816 A KR920012816 A KR 920012816A KR 940003045 A KR940003045 A KR 940003045A
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KR
South Korea
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forming
oxide film
node
polycrystalline silicon
nitride
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Application number
KR1019920012816A
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English (en)
Inventor
김영관
신형순
Original Assignee
문정환
금성일렉트론 주식회사
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation

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Abstract

본 발명은 캐패시터 노드의 표면적을 증가시킬수 있는 DRAM 셀의 캐패시터 제조방법에 관한 것으로, 종래에는 노드의 표면적이 작아 캐패시터의 용량의 불충분 했으나. 본 발명에서는 캐패시터 노드의 표면적을 증가시켜 용량을 증대시키므로써 상기 결점을 개선시킬 수 있는 것이다.

Description

DRAM 셀의 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명 DRAM 셀의 캐패시터 제조의 일실시예를 나타낸 공정 단면도.

Claims (1)

  1. 기판(1)위에 한정된 액티브 영역에 다수개의 게이트를 형성하는 단계와, 게이트의 측면에 산화막 측벽을 형성하고 이온 주입하여 N형 영역(6)을 형성한 후 상기 게이트들 사이에 비트라인을 형성하는 단계와, 전표면에 제2산화막 (8), 제1나이트라이드(9), 제3산화막(10) 제2나이트라이드(15), 제5산화막(160을 차례로 형성하고 N영역(6)의 표면까지 노드 접촉 영역 형성 후 전표면에 노드용 제6다결정 규소(17)을 형성하는 단계와, 노드영역을 제외한 제5산화막(16), 제6다결정규소(17)를 제거하고, 그 제거된 표면에 제7다결정규소(18)를 형성하여 노드를 형성한 후 제2나이트라이드(15)를 식각하고, 제3산화막(10)과 제5산화막(16)을 제거하는 단계와, 상기 제6,7다결정규소(17, 18)의 표면에 절연체를 형성한 후 제1나이트라이드(9) 상방의 제6,7다결정규소(17,18)를 둘러싸도록 제8다결정규소(19)를 형성하여 플레이트를 형성하는 단계를 차례로 실시하여 이루어지는 DRAM셀의 캐패시터 제조방법.
    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.
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