KR0166809B1 - 메모리 셀 커패시터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 커패시터의 제조공정을 나타낸 단면도.
제2도는 본 발명 커패시터의 제조공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 기판 22 : 필드옥사이드
23 : 게이트 24 : 제 1 폴리실리콘
25 : 제 1 절연층 26 : 제 2 폴리실리콘
27 : 제 2 절연층 28 : 제 3 폴리실리콘
29 : 제 4 폴리실리콘 30 : 제 3 절연층
31 : 금속배선 32 : 커패시터절연막
본 발명은 메모리 셀 커패시터 제조방법에 관한 것으로 특히 단위 셀 당 커패시터의 면적을 증가시키므로 축적 전하 용량을 증가시킬 수 있도록 한 것이다.
일반적으로 기판위에 스택(Stack)폴리 실리콘이나 스택 옥사이드를 형성하여 단차를 높인 후 커패시터를 제조하므로 커패시터 면적을 증가시켜 퍼캐시턴스를 증가시키고 있다.
즉, 종래에는 제1도(a)에 도시된 바와 같이 P형기판(1)에 게이트(3)와, 고농도 N형의 소오스/드레인 영역을 형성하고 이후에 게이트(3), 필드 옥사이드(2)를 증착(Deposiion)한 상태에서 상기 필드옥사이드(2)위에 제 1 폴리실리콘(4)을 증착하였다.
그리고 (b)와 같이 포토에칭으로 제 1 폴리실리콘(4)의 불필요한 부분을 제거하고 (c)오 같이 제 1 폴리실리콘(4)을 에칭하여 접촉창(Contact window)을 형성하였다.
다음에 (d)와 같이 두 번째 제 2 폴리실리콘(6)을 증착하고 (e)와 같이 제 2 폴리실리콘(6)을 포토에칭으로 불필요한 부분을 제거한 후 (f)와 같이 플레이트(plate)전극으로 사용될 제 3 폴리실리콘(9)을 증착하고 (g)와 같이 절연층(10)을 증착하였으며 이어서 비트 선(Bit Line)으로 사용될 금속배선(11)을 형성하므로 하나의 스택 커패시터를 제조할 수 있었다.
그러나, 상기와 같은 종래의 제조공정에 의하면 제 1 폴리실리콘(4)과 필드 옥사이드(2)의 두께가 두꺼우면 콘택트 에칭시 과도한 에칭으로 인하여 게이트(3)와 폴리사이의 절연특성이 감소되고, 이에 따라 스택 두께가 한정되므로 면적증가에 의한 축적 전하용량 증가에 한계가 있었다.
따라서 본 발명은 이와 같은 종래의 결점을 감안하여 안출한 것으로 이를 첨부된 도면 제2도에 의해 상세히 설명하면 다음과 같다.
먼저 (a)와 같이 P형 기판(21)에 필드옥사이드(22)와, 게이트(23)와 고농도 N형의 소오스/드레인으로 구성된 모스트랜지스터를 형성한다.
다음에 (b)와 같이 상기 전면에 스토리지전극으로 사용될 제 1 폴리실리콘(25)을 증착하고 포토에칭으로 불필요한 부분을 제거한 후 제 1 절연층(25), 제 2 폴리실리콘(26), 제 2 절연층(27)을 차례로 증착하여 적층구조를 형성한다.
그리고 (c)와 같이 습식(Wet)에칭방법으로 상기의 제 1, 제 2 폴리실리콘(24,26)과 제 1, 제 2 절연층(25,27)을 선택적으로 에칭하여 격리된 샌드위치블록을 형성한 후 제 3 폴리실리콘(28)을 증착한다.
이후 (d)와 같이 제 2, 제 3 폴리실리콘(26,28)을 에칭으로 노드 보울(node bowl)의 네크(neck) 및 내부 돌출부를 형성한 후 내부에 있는 제 1, 제 2 절연층(25,27)을 습식각하여 제거하므로써 스토리지전극을 형성한다. 이후에 스토리지 전극상에 커패시터절연막(320을 형성한다.
다음에 (e)와 같이 커패시터절연막(32)상에 플레이트(plate)전극으로 사용될 제 4 폴리실리콘(29)을 증착한 후 제 3 절연층(30)과 비트라인(Bit Line)으로 사용될 금속배선(31)을 형성하므로 하나의 스택 커패시터를 제조한다.
이와 같은 공정에 의해 제조되는 본 발명의 스택 커패시터는 단순한 공정에 의하여 변형된 보울형의 커패시터를 제조할 수 있어 단위셀 당 커패시터의 면적을 증가시킬 수 있으므로 고집적 메모리 셀에 적용이 용이한 장점이 있는 것이다.
Claims (1)
- 기판에 필드절연막과, 소오스영역 및 드레인영역과 게이트로 형성된 모스트랜지스터에 있어서, 전면에 제 1 반도체층을 증착한 후 소정부분의 상기 제 1 반도체층을 식각하는 공정과, 상기 전면에 제 1 절연층과 제 2 반도체층과 제 2 절연층을 차례로 증착하는 공정과, 상기 소오스영역이나 드레인영역 및 상기 제 1 반도체층의 식각된 상기 기판이 드러나도록 상기 제 2 절연층과 제 2 반도체층과 제 1 절연층과 제 1 반도체층을 차례로 식각하여 샌드위치블록을 형성하는 공정과, 상기 전면에 제 3 반도체층을 증착하는 공정과, 상기 샌드위치블록 소정상부의 상기 제 3 반도체층과 그 하부의 상기 제 2 절연층과 제 2 반도체층과 제 1 절연층의 소정영역을 선택적으로 제거하는 공정과, 상기 제 3 반도체층과 제 2 반도체층과 제 1 반도체층 사이에 남은 제 1, 제 2 절연층을 습식각하여 스토리지전극을 형성하는 공정과, 상기 스토리지전극상에 커패시터절연막과 플레이트전극을 형성하는 공정과, 전면에 제 3 절연층을 증착한 후에 금속배선을 형성하는 공정을 특징으로 하는 메모리셀 커패시터 제조방법.
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1990
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| KR910017634A (ko) | 1991-11-05 |
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