JPH03259566A - メモリ装置の製造方法 - Google Patents
メモリ装置の製造方法Info
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- JPH03259566A JPH03259566A JP2024160A JP2416090A JPH03259566A JP H03259566 A JPH03259566 A JP H03259566A JP 2024160 A JP2024160 A JP 2024160A JP 2416090 A JP2416090 A JP 2416090A JP H03259566 A JPH03259566 A JP H03259566A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、積層容量型ＤＲＡＭと称されている〔発明の
概要〕 本発明は、上記の様なメモリ装置の製造方法において、
トランジスタの他方のソース・ドレイン領域を形成する
ための不純物を容量素子の形成後に導入することによっ
て、短チヤネル効果を軽減させることができる様にした
ものである。
概要〕 本発明は、上記の様なメモリ装置の製造方法において、
トランジスタの他方のソース・ドレイン領域を形成する
ための不純物を容量素子の形成後に導入することによっ
て、短チヤネル効果を軽減させることができる様にした
ものである。
ＤＲＡＭの中でも平面容量型ＤＲＡＭや溝容量型ＤＲＡ
Ｍでは、容量素子の形成後にトランジスタが形成される
。
Ｍでは、容量素子の形成後にトランジスタが形成される
。
これに対して積層容量型ＤＲＡＭでは、２層の導電膜に
よって容量素子の一対の電極が構成され、メモリセルの
記憶ノードになる一方の電極がトランジスタの一方のソ
ース・ドレイン領域に直接に接続されているので、従来
は、トランジスタの形成後に容量素子を形成していた。
よって容量素子の一対の電極が構成され、メモリセルの
記憶ノードになる一方の電極がトランジスタの一方のソ
ース・ドレイン領域に直接に接続されているので、従来
は、トランジスタの形成後に容量素子を形成していた。
〔発明が解決しようとする課題］
ところが、容量素子よりも前にトランジスタを形成しで
おくと、その形成後の熱処理工程が多い。
おくと、その形成後の熱処理工程が多い。
このため、ソース・ドレイン領域の接合が深くなり、バ
ンチスルー耐圧や闇値電圧の低下等の短チヤネル効果が
大きくなり、トランジスタの微細化が難しくなってきて
いる。
ンチスルー耐圧や闇値電圧の低下等の短チヤネル効果が
大きくなり、トランジスタの微細化が難しくなってきて
いる。
［課題を解決するための手段〕
本発明によるメモリ装置の製造方法では、容量素子２５
の形成後に、トランジスタ２７の他方のソース・ドレイ
ン領域２６を形成するための不純物をこの他方のソース
・ドレイン領域２６とすべき領域に導入する。
の形成後に、トランジスタ２７の他方のソース・ドレイ
ン領域２６を形成するための不純物をこの他方のソース
・ドレイン領域２６とすべき領域に導入する。
本発明によるメモリ装置の製造方法では、トランジスタ
２７の他方のソース・ドレイン領域２６を形成するため
の不純物を容量素子２５の形成後に導入しているので、
容量素子２５の形成前に不純物を導入してお（場合に比
べて、導入後の熱処理工程が少ない。
２７の他方のソース・ドレイン領域２６を形成するため
の不純物を容量素子２５の形成後に導入しているので、
容量素子２５の形成前に不純物を導入してお（場合に比
べて、導入後の熱処理工程が少ない。
以下、本発明の第１及び第２実施例を、第１図及び第２
図を参照しながら説明する。
図を参照しながら説明する。
第１図が、第１実施例を示している。この第１実施例で
は、第１Ａ図に示す様に、Ｐ型の半導体基板１１または
Ｐウェルの表面にＬＯＣＯ３膜１２等膜形２することに
よって、素子分離を行う。
は、第１Ａ図に示す様に、Ｐ型の半導体基板１１または
Ｐウェルの表面にＬＯＣＯ３膜１２等膜形２することに
よって、素子分離を行う。
その後、ゲート酸化膜１３の形成と、ポリサイド膜から
戒るゲート電極１４つまりワード線のパターニングとを
行い、更に、素子形成領域のうちで後の工程で記憶ノー
ドに接続される部分のみを露出させる様にレジスト１５
をパターニングする。
戒るゲート電極１４つまりワード線のパターニングとを
行い、更に、素子形成領域のうちで後の工程で記憶ノー
ドに接続される部分のみを露出させる様にレジスト１５
をパターニングする。
そして、このレジスト１５をマスクにしてＮ型不純物１
６を半導体基板１１ヘト−ピングする。
６を半導体基板１１ヘト−ピングする。
Ｎ型不純物１６としてはＡｓまたはＰｈｏｓを用い、ド
ーズ量はｌ Ｘ Ｉ Ｑ” 〜ｌ Ｘ Ｉ Ｑｌａｍ−
”程度にする。
ーズ量はｌ Ｘ Ｉ Ｑ” 〜ｌ Ｘ Ｉ Ｑｌａｍ−
”程度にする。
次に、第１Ｂ図に示す様に、レジスト１５を除去し、Ｐ
ＳＧ膜のみの一層膜かまたはＳｉＮ膜とＰＳＧ膜との二
層膜から成る眉間絶縁膜１７を形成する。
ＳＧ膜のみの一層膜かまたはＳｉＮ膜とＰＳＧ膜との二
層膜から成る眉間絶縁膜１７を形成する。
この時、Ｎ型不純物１６によって、Ｎ型領域１８が形成
される。
される。
その後、Ｎ型領域１８に達するコンタクト孔２１を層間
絶縁膜１７に開孔し、不純物をドープした多結晶Ｓｉ膜
の堆積及びパターニングによって、コンタクト孔２１を
介してＮ型領域１８に接続された記憶ノード２２を形成
する。
絶縁膜１７に開孔し、不純物をドープした多結晶Ｓｉ膜
の堆積及びパターニングによって、コンタクト孔２１を
介してＮ型領域１８に接続された記憶ノード２２を形成
する。
そして、誘電体膜２３と不純物をドープした多結晶Ｓｉ
膜から成る対向電極２４とをパターニングして、容量素
子２５を完成させる。
膜から成る対向電極２４とをパターニングして、容量素
子２５を完成させる。
次に、第１Ｃ図に示す様に、対向電極２４をマスクにし
て、ＰＳＧ膜から威る層間絶縁膜１７をウェットエツチ
ングによって除去する。このとき、上述の様にＳｉＮ膜
とＰＳＧ膜との二層膜によって眉間絶縁膜１７を構成し
ておけば、ウェットエツチングをＳｉＮ膜で停止させる
ことができる。
て、ＰＳＧ膜から威る層間絶縁膜１７をウェットエツチ
ングによって除去する。このとき、上述の様にＳｉＮ膜
とＰＳＧ膜との二層膜によって眉間絶縁膜１７を構成し
ておけば、ウェットエツチングをＳｉＮ膜で停止させる
ことができる。
その後、対向電極２４をマスクにしてＮ型不純物を半導
体基ｉｌｌにドーピングし、Ｎ型領域（第２図の２６）
を形成して、トランジスタ２７を完成させる。
体基ｉｌｌにドーピングし、Ｎ型領域（第２図の２６）
を形成して、トランジスタ２７を完成させる。
そして更に、眉間絶縁膜（第２図の３１．３２）の堆積
、ビット線用のコンタクト孔（第２図の３３）の開孔、
ピント線（第２図の３４）のパタニング等を行って、メ
モリセル部３５と周辺回路部３６とを有する積層容量型
ＤＲＡＭを完成させる。
、ビット線用のコンタクト孔（第２図の３３）の開孔、
ピント線（第２図の３４）のパタニング等を行って、メ
モリセル部３５と周辺回路部３６とを有する積層容量型
ＤＲＡＭを完成させる。
第２図は、第２実施例によって製造した積層容量型ＤＲ
ＡＭを示している。この第２実施例では、Ｎ型領域２６
をＮ型領域１８と同時に形成しているが、上述の第１実
施例と同様にＮ型領域２６をＮ型Ｎ域１８よりも後に形
成してもよい。
ＡＭを示している。この第２実施例では、Ｎ型領域２６
をＮ型領域１８と同時に形成しているが、上述の第１実
施例と同様にＮ型領域２６をＮ型Ｎ域１８よりも後に形
成してもよい。
この第２実施例も、Ｎ型Ｎ域２６の形成時点の相違を除
けば、対向電極２４のパターニングまでは、第１実施例
で説明した工程と実質的に同様に行う。
けば、対向電極２４のパターニングまでは、第１実施例
で説明した工程と実質的に同様に行う。
その後、不純物がドープされていない５ｉ（ｈ膜かＳｉ
Ｎ膜を薄く堆積させ、更にＢＰＳＧ膜を数千人の厚さに
堆積させ、これらの膜を眉間絶縁膜３１にする。そして
、眉間絶縁膜３１のうちのＢＰＳＧ膜を９００℃程度の
温度でフローさせて、平坦化を行う。
Ｎ膜を薄く堆積させ、更にＢＰＳＧ膜を数千人の厚さに
堆積させ、これらの膜を眉間絶縁膜３１にする。そして
、眉間絶縁膜３１のうちのＢＰＳＧ膜を９００℃程度の
温度でフローさせて、平坦化を行う。
次に、ＰＳＧ膜を１０００Å以上の厚さに堆積させ、更
にＳｉＮ膜を薄く堆積させ、これらの膜を眉間絶縁膜３
２にする。この眉間絶縁膜３２のうちのＰＳＧ膜のＰｈ
ｏｓｆｉ度は数重量％であり、９００℃程度の熱処理で
は流動性を持たない様になっている。
にＳｉＮ膜を薄く堆積させ、これらの膜を眉間絶縁膜３
２にする。この眉間絶縁膜３２のうちのＰＳＧ膜のＰｈ
ｏｓｆｉ度は数重量％であり、９００℃程度の熱処理で
は流動性を持たない様になっている。
その後、層間絶縁膜３２．３１のうちの周辺回路部３６
の部分をウェットエツチングによって除去し、更にメモ
リセル部３５のＮ型領域２６に達するコンタクト孔３３
を層間絶縁膜３２．３１．１７に開孔する。
の部分をウェットエツチングによって除去し、更にメモ
リセル部３５のＮ型領域２６に達するコンタクト孔３３
を層間絶縁膜３２．３１．１７に開孔する。
そして、不純物をドープした多結晶Ｓｉ膜等の堆積及び
バターニングによって、コンタクト孔３３を介してＮ型
領域２６に接続されたビット線３４を形成する。
バターニングによって、コンタクト孔３３を介してＮ型
領域２６に接続されたビット線３４を形成する。
次に、眉間絶縁膜３１のときと同様に、不純物がドープ
されていない５ｉＯｚ膜かＳｉＮ膜を薄く堆積させ、更
にＢＰＳＧ膜を堆積させ、これらの膜を眉間絶縁膜３７
にする。そして、層間絶縁膜３７のうちのＢＰＳＧ膜を
９００℃程度の温度でフローさせて、平坦化を行う。
されていない５ｉＯｚ膜かＳｉＮ膜を薄く堆積させ、更
にＢＰＳＧ膜を堆積させ、これらの膜を眉間絶縁膜３７
にする。そして、層間絶縁膜３７のうちのＢＰＳＧ膜を
９００℃程度の温度でフローさせて、平坦化を行う。
その後、周辺回路部３６のＮ型領域２６に達するコンタ
クト孔３８を層間絶縁膜３７．１７に開゛孔し、ＡＩ配
線３９をパターニングして、積層容量型ＤＲＡＭを完成
させる。
クト孔３８を層間絶縁膜３７．１７に開゛孔し、ＡＩ配
線３９をパターニングして、積層容量型ＤＲＡＭを完成
させる。
この様な第２実施例では、配線層の層数が多いメモリセ
ル部３５では平坦化のための層間絶縁膜３１．３７を用
いているが、眉間絶縁膜３７のフロー時に流動性を持た
ない層間絶縁膜３２を層間絶縁膜３１．３７の間に用い
ている。
ル部３５では平坦化のための層間絶縁膜３１．３７を用
いているが、眉間絶縁膜３７のフロー時に流動性を持た
ない層間絶縁膜３２を層間絶縁膜３１．３７の間に用い
ている。
従って、眉間絶縁膜３７のフロー時の熱的ストレスが層
間絶縁膜３１に及ぶことが層間絶縁膜３２によって防止
され、眉間絶縁膜３１の割れが防止される。
間絶縁膜３１に及ぶことが層間絶縁膜３２によって防止
され、眉間絶縁膜３１の割れが防止される。
また、層間絶縁膜３７のフロー時に眉間絶縁膜３１が流
動性を持っても、この層間絶縁膜３１が層間絶縁膜３２
によって固定されているので、層間絶縁膜３１にしわが
発生することが防止される。
動性を持っても、この層間絶縁膜３１が層間絶縁膜３２
によって固定されているので、層間絶縁膜３１にしわが
発生することが防止される。
しかも、周辺回路部３６では層間絶縁膜３１．３２を除
去しているので、コンタクト孔３８でのＡ１配線３９の
段差被覆性が劣化することはない。
去しているので、コンタクト孔３８でのＡ１配線３９の
段差被覆性が劣化することはない。
５
である。
メモリセル部
Claims (1)
- 【特許請求の範囲】 １個のトランジスタと１個の容量素子とでメモリセルが
構成されており、前記容量素子の一方の電極が前記トラ
ンジスタの一方のソース・ドレイン領域に接続されてい
るメモリ装置の製造方法において、 前記容量素子の形成後に、前記トランジスタの他方のソ
ース・ドレイン領域を形成するための不純物をこの他方
のソース・ドレイン領域とすべき領域に導入することを
特徴とするメモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024160A JPH03259566A (ja) | 1990-02-02 | 1990-02-02 | メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024160A JPH03259566A (ja) | 1990-02-02 | 1990-02-02 | メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03259566A true JPH03259566A (ja) | 1991-11-19 |
Family
ID=12130587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024160A Pending JPH03259566A (ja) | 1990-02-02 | 1990-02-02 | メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03259566A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996022612A1 (en) * | 1995-01-19 | 1996-07-25 | Micron Technology, Inc. | Method of forming transistors in a peripheral circuit |
| WO2001001450A3 (en) * | 1999-06-14 | 2001-07-26 | Monolithic System Tech Inc | Dram cell fabrication process and method for operating same |
| US6468855B2 (en) | 1998-08-14 | 2002-10-22 | Monolithic System Technology, Inc. | Reduced topography DRAM cell fabricated using a modified logic process and method for operating same |
| US6573548B2 (en) | 1998-08-14 | 2003-06-03 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
| US7323379B2 (en) | 2005-02-03 | 2008-01-29 | Mosys, Inc. | Fabrication process for increased capacitance in an embedded DRAM memory |
-
1990
- 1990-02-02 JP JP2024160A patent/JPH03259566A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040209A (en) * | 1995-01-19 | 2000-03-21 | Micron Technology | Semiconductor memory device and method of forming transistors in a peripheral circuit of the semiconductor memory device |
| US6252268B1 (en) * | 1995-01-19 | 2001-06-26 | Micron Technology, Inc. | Method of forming transistors in a peripheral circuit of a semiconductor memory device |
| WO1996022612A1 (en) * | 1995-01-19 | 1996-07-25 | Micron Technology, Inc. | Method of forming transistors in a peripheral circuit |
| US6271073B1 (en) | 1995-01-19 | 2001-08-07 | Micron Technology, Inc. | Method of forming transistors in a peripheral circuit of a semiconductor memory device |
| US6744676B2 (en) | 1998-08-14 | 2004-06-01 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
| US6468855B2 (en) | 1998-08-14 | 2002-10-22 | Monolithic System Technology, Inc. | Reduced topography DRAM cell fabricated using a modified logic process and method for operating same |
| US6784048B2 (en) | 1998-08-14 | 2004-08-31 | Monolithic Systems Technology, Inc. | Method of fabricating a DRAM cell having a thin dielectric access transistor and a thick dielectric storage |
| US6573548B2 (en) | 1998-08-14 | 2003-06-03 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
| US6642098B2 (en) | 1998-08-14 | 2003-11-04 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
| US6654295B2 (en) | 1998-08-14 | 2003-11-25 | Monolithic System Technology, Inc. | Reduced topography DRAM cell fabricated using a modified logic process and method for operating same |
| WO2001001450A3 (en) * | 1999-06-14 | 2001-07-26 | Monolithic System Tech Inc | Dram cell fabrication process and method for operating same |
| US6509595B1 (en) | 1999-06-14 | 2003-01-21 | Monolithic System Technology, Inc. | DRAM cell fabricated using a modified logic process and method for operating same |
| US7323379B2 (en) | 2005-02-03 | 2008-01-29 | Mosys, Inc. | Fabrication process for increased capacitance in an embedded DRAM memory |
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