JPH03259566A - メモリ装置の製造方法 - Google Patents

メモリ装置の製造方法

Info

Publication number
JPH03259566A
JPH03259566A JP2024160A JP2416090A JPH03259566A JP H03259566 A JPH03259566 A JP H03259566A JP 2024160 A JP2024160 A JP 2024160A JP 2416090 A JP2416090 A JP 2416090A JP H03259566 A JPH03259566 A JP H03259566A
Authority
JP
Japan
Prior art keywords
transistor
film
insulating film
source
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2024160A
Other languages
English (en)
Inventor
Hideaki Kuroda
英明 黒田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2024160A priority Critical patent/JPH03259566A/ja
Publication of JPH03259566A publication Critical patent/JPH03259566A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、積層容量型DRAMと称されている〔発明の
概要〕 本発明は、上記の様なメモリ装置の製造方法において、
トランジスタの他方のソース・ドレイン領域を形成する
ための不純物を容量素子の形成後に導入することによっ
て、短チヤネル効果を軽減させることができる様にした
ものである。
〔従来の技術〕
DRAMの中でも平面容量型DRAMや溝容量型DRA
Mでは、容量素子の形成後にトランジスタが形成される
これに対して積層容量型DRAMでは、2層の導電膜に
よって容量素子の一対の電極が構成され、メモリセルの
記憶ノードになる一方の電極がトランジスタの一方のソ
ース・ドレイン領域に直接に接続されているので、従来
は、トランジスタの形成後に容量素子を形成していた。
〔発明が解決しようとする課題] ところが、容量素子よりも前にトランジスタを形成しで
おくと、その形成後の熱処理工程が多い。
このため、ソース・ドレイン領域の接合が深くなり、バ
ンチスルー耐圧や闇値電圧の低下等の短チヤネル効果が
大きくなり、トランジスタの微細化が難しくなってきて
いる。
[課題を解決するための手段〕 本発明によるメモリ装置の製造方法では、容量素子25
の形成後に、トランジスタ27の他方のソース・ドレイ
ン領域26を形成するための不純物をこの他方のソース
・ドレイン領域26とすべき領域に導入する。
〔作用〕
本発明によるメモリ装置の製造方法では、トランジスタ
27の他方のソース・ドレイン領域26を形成するため
の不純物を容量素子25の形成後に導入しているので、
容量素子25の形成前に不純物を導入してお(場合に比
べて、導入後の熱処理工程が少ない。
〔実施例〕
以下、本発明の第1及び第2実施例を、第1図及び第2
図を参照しながら説明する。
第1図が、第1実施例を示している。この第1実施例で
は、第1A図に示す様に、P型の半導体基板11または
Pウェルの表面にLOCO3膜12等膜形2することに
よって、素子分離を行う。
その後、ゲート酸化膜13の形成と、ポリサイド膜から
戒るゲート電極14つまりワード線のパターニングとを
行い、更に、素子形成領域のうちで後の工程で記憶ノー
ドに接続される部分のみを露出させる様にレジスト15
をパターニングする。
そして、このレジスト15をマスクにしてN型不純物1
6を半導体基板11ヘト−ピングする。
N型不純物16としてはAsまたはPhosを用い、ド
ーズ量はl X I Q” 〜l X I Qlam−
”程度にする。
次に、第1B図に示す様に、レジスト15を除去し、P
SG膜のみの一層膜かまたはSiN膜とPSG膜との二
層膜から成る眉間絶縁膜17を形成する。
この時、N型不純物16によって、N型領域18が形成
される。
その後、N型領域18に達するコンタクト孔21を層間
絶縁膜17に開孔し、不純物をドープした多結晶Si膜
の堆積及びパターニングによって、コンタクト孔21を
介してN型領域18に接続された記憶ノード22を形成
する。
そして、誘電体膜23と不純物をドープした多結晶Si
膜から成る対向電極24とをパターニングして、容量素
子25を完成させる。
次に、第1C図に示す様に、対向電極24をマスクにし
て、PSG膜から威る層間絶縁膜17をウェットエツチ
ングによって除去する。このとき、上述の様にSiN膜
とPSG膜との二層膜によって眉間絶縁膜17を構成し
ておけば、ウェットエツチングをSiN膜で停止させる
ことができる。
その後、対向電極24をマスクにしてN型不純物を半導
体基illにドーピングし、N型領域(第2図の26)
を形成して、トランジスタ27を完成させる。
そして更に、眉間絶縁膜(第2図の31.32)の堆積
、ビット線用のコンタクト孔(第2図の33)の開孔、
ピント線(第2図の34)のパタニング等を行って、メ
モリセル部35と周辺回路部36とを有する積層容量型
DRAMを完成させる。
第2図は、第2実施例によって製造した積層容量型DR
AMを示している。この第2実施例では、N型領域26
をN型領域18と同時に形成しているが、上述の第1実
施例と同様にN型領域26をN型N域18よりも後に形
成してもよい。
この第2実施例も、N型N域26の形成時点の相違を除
けば、対向電極24のパターニングまでは、第1実施例
で説明した工程と実質的に同様に行う。
その後、不純物がドープされていない5i(h膜かSi
N膜を薄く堆積させ、更にBPSG膜を数千人の厚さに
堆積させ、これらの膜を眉間絶縁膜31にする。そして
、眉間絶縁膜31のうちのBPSG膜を900℃程度の
温度でフローさせて、平坦化を行う。
次に、PSG膜を1000Å以上の厚さに堆積させ、更
にSiN膜を薄く堆積させ、これらの膜を眉間絶縁膜3
2にする。この眉間絶縁膜32のうちのPSG膜のPh
osfi度は数重量%であり、900℃程度の熱処理で
は流動性を持たない様になっている。
その後、層間絶縁膜32.31のうちの周辺回路部36
の部分をウェットエツチングによって除去し、更にメモ
リセル部35のN型領域26に達するコンタクト孔33
を層間絶縁膜32.31.17に開孔する。
そして、不純物をドープした多結晶Si膜等の堆積及び
バターニングによって、コンタクト孔33を介してN型
領域26に接続されたビット線34を形成する。
次に、眉間絶縁膜31のときと同様に、不純物がドープ
されていない5iOz膜かSiN膜を薄く堆積させ、更
にBPSG膜を堆積させ、これらの膜を眉間絶縁膜37
にする。そして、層間絶縁膜37のうちのBPSG膜を
900℃程度の温度でフローさせて、平坦化を行う。
その後、周辺回路部36のN型領域26に達するコンタ
クト孔38を層間絶縁膜37.17に開゛孔し、AI配
線39をパターニングして、積層容量型DRAMを完成
させる。
この様な第2実施例では、配線層の層数が多いメモリセ
ル部35では平坦化のための層間絶縁膜31.37を用
いているが、眉間絶縁膜37のフロー時に流動性を持た
ない層間絶縁膜32を層間絶縁膜31.37の間に用い
ている。
従って、眉間絶縁膜37のフロー時の熱的ストレスが層
間絶縁膜31に及ぶことが層間絶縁膜32によって防止
され、眉間絶縁膜31の割れが防止される。
また、層間絶縁膜37のフロー時に眉間絶縁膜31が流
動性を持っても、この層間絶縁膜31が層間絶縁膜32
によって固定されているので、層間絶縁膜31にしわが
発生することが防止される。
しかも、周辺回路部36では層間絶縁膜31.32を除
去しているので、コンタクト孔38でのA1配線39の
段差被覆性が劣化することはない。
5 である。
メモリセル部

Claims (1)

  1. 【特許請求の範囲】 1個のトランジスタと1個の容量素子とでメモリセルが
    構成されており、前記容量素子の一方の電極が前記トラ
    ンジスタの一方のソース・ドレイン領域に接続されてい
    るメモリ装置の製造方法において、 前記容量素子の形成後に、前記トランジスタの他方のソ
    ース・ドレイン領域を形成するための不純物をこの他方
    のソース・ドレイン領域とすべき領域に導入することを
    特徴とするメモリ装置の製造方法。
JP2024160A 1990-02-02 1990-02-02 メモリ装置の製造方法 Pending JPH03259566A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024160A JPH03259566A (ja) 1990-02-02 1990-02-02 メモリ装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2024160A JPH03259566A (ja) 1990-02-02 1990-02-02 メモリ装置の製造方法

Publications (1)

Publication Number Publication Date
JPH03259566A true JPH03259566A (ja) 1991-11-19

Family

ID=12130587

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2024160A Pending JPH03259566A (ja) 1990-02-02 1990-02-02 メモリ装置の製造方法

Country Status (1)

Country Link
JP (1) JPH03259566A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996022612A1 (en) * 1995-01-19 1996-07-25 Micron Technology, Inc. Method of forming transistors in a peripheral circuit
WO2001001450A3 (en) * 1999-06-14 2001-07-26 Monolithic System Tech Inc Dram cell fabrication process and method for operating same
US6468855B2 (en) 1998-08-14 2002-10-22 Monolithic System Technology, Inc. Reduced topography DRAM cell fabricated using a modified logic process and method for operating same
US6573548B2 (en) 1998-08-14 2003-06-03 Monolithic System Technology, Inc. DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
US7323379B2 (en) 2005-02-03 2008-01-29 Mosys, Inc. Fabrication process for increased capacitance in an embedded DRAM memory

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040209A (en) * 1995-01-19 2000-03-21 Micron Technology Semiconductor memory device and method of forming transistors in a peripheral circuit of the semiconductor memory device
US6252268B1 (en) * 1995-01-19 2001-06-26 Micron Technology, Inc. Method of forming transistors in a peripheral circuit of a semiconductor memory device
WO1996022612A1 (en) * 1995-01-19 1996-07-25 Micron Technology, Inc. Method of forming transistors in a peripheral circuit
US6271073B1 (en) 1995-01-19 2001-08-07 Micron Technology, Inc. Method of forming transistors in a peripheral circuit of a semiconductor memory device
US6744676B2 (en) 1998-08-14 2004-06-01 Monolithic System Technology, Inc. DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
US6468855B2 (en) 1998-08-14 2002-10-22 Monolithic System Technology, Inc. Reduced topography DRAM cell fabricated using a modified logic process and method for operating same
US6784048B2 (en) 1998-08-14 2004-08-31 Monolithic Systems Technology, Inc. Method of fabricating a DRAM cell having a thin dielectric access transistor and a thick dielectric storage
US6573548B2 (en) 1998-08-14 2003-06-03 Monolithic System Technology, Inc. DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
US6642098B2 (en) 1998-08-14 2003-11-04 Monolithic System Technology, Inc. DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
US6654295B2 (en) 1998-08-14 2003-11-25 Monolithic System Technology, Inc. Reduced topography DRAM cell fabricated using a modified logic process and method for operating same
WO2001001450A3 (en) * 1999-06-14 2001-07-26 Monolithic System Tech Inc Dram cell fabrication process and method for operating same
US6509595B1 (en) 1999-06-14 2003-01-21 Monolithic System Technology, Inc. DRAM cell fabricated using a modified logic process and method for operating same
US7323379B2 (en) 2005-02-03 2008-01-29 Mosys, Inc. Fabrication process for increased capacitance in an embedded DRAM memory

Similar Documents

Publication Publication Date Title
US5302540A (en) Method of making capacitor
KR100242757B1 (ko) 양호한 평탄 특성을 지닌 적층된 캐패시터형 반도체 메모리 디바이스 및 그 제조 방법
JPH0653412A (ja) 半導体記憶装置およびその製造方法
JP3222944B2 (ja) Dramセルのキャパシタの製造方法
US5114873A (en) Method for manufacturing a stacked capacitor DRAM cell
JPH03259566A (ja) メモリ装置の製造方法
JPS63281457A (ja) 半導体メモリ
JPH0321062A (ja) 半導体記憶装置
US6967161B2 (en) Method and resulting structure for fabricating DRAM cell structure using oxide line spacer
JPH05243519A (ja) 半導体メモリ装置
JPH1098166A (ja) 半導体記憶装置及びその製造方法
JPH11354750A (ja) 半導体装置及びその製造方法
JPH03165557A (ja) スタックドキャパシタセルを有する半導体装置
JP2950550B2 (ja) 半導体記憶装置の製造方法
JPH0329186B2 (ja)
JP2796724B2 (ja) 半導体装置の製造方法
KR0169597B1 (ko) 반도체 소자의 캐패시터 제조방법
JPH06244383A (ja) 半導体記憶装置およびその製造方法
JP2000101038A (ja) 半導体装置の製造方法
KR0166809B1 (ko) 메모리 셀 커패시터 제조방법
JPH0228361A (ja) 半導体装置の製造方法
JPH0563152A (ja) 半導体装置およびその製造方法
JPH04322459A (ja) 半導体記憶装置およびその製造方法
KR20000022815A (ko) 반도체 메모리 및 그 제조 방법
JPH0472756A (ja) 半導体記憶装置の製造方法