JPH04322459A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH04322459A JPH04322459A JP3090923A JP9092391A JPH04322459A JP H04322459 A JPH04322459 A JP H04322459A JP 3090923 A JP3090923 A JP 3090923A JP 9092391 A JP9092391 A JP 9092391A JP H04322459 A JPH04322459 A JP H04322459A
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- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置およびそ
の製造方法に関し、特にスタックト型セルを有する半導
体記憶装置およびその製造方法に関する。
の製造方法に関し、特にスタックト型セルを有する半導
体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、高集積のＤＲＡＭにおいては、メ
モリセルの蓄積容量としていわゆるスタックトキャパシ
タ型セルを用いたものが知られている。このスタックト
キャパシタ型セルの構造が得られるまでを、図５を参照
して、製造方法に沿って説明する。この場合、周辺回路
部のトランジスタにおけるゲート絶縁膜，ゲート電極は
、メモリセル部におけるゲート絶縁膜，ゲート電極と同
一材料により同時に形成される。
モリセルの蓄積容量としていわゆるスタックトキャパシ
タ型セルを用いたものが知られている。このスタックト
キャパシタ型セルの構造が得られるまでを、図５を参照
して、製造方法に沿って説明する。この場合、周辺回路
部のトランジスタにおけるゲート絶縁膜，ゲート電極は
、メモリセル部におけるゲート絶縁膜，ゲート電極と同
一材料により同時に形成される。
【０００３】ｐ型シリコン基板１にｎウェル領域２を形
成した後、ｐ型シリコン基板１表面にフィールド酸化膜
３を形成する。次に、メモリセル部並びに周辺回路部の
ゲート酸化膜となるゲート酸化膜４ｂを形成する。その
後、メモリセル部におけるワード線となり，かつ周辺回
路部を構成するトランジスタのゲート電極となるゲート
電極５ｂを同時に形成する。続いて、ゲート電極５ｂを
マスクにして、メモリセル部のｎ＋ 型ソース領域２３
並びにｎ＋ 型ドレイン領域２４，並びに周辺回路部の
ｎチャネルトランジスタのｎ＋型ソース領域２５並びに
ｎ＋ 型ドレイン領域２６と、周辺回路部のｐチャネル
トランジスタのｐ＋ 型ソース領域２７並びにｐ＋ 型
ドレイン領域２８と、を形成する。次に、ゲート電極５
ｂをマスクにしてゲート酸化膜４ｂを除去し、全面に層
間絶縁膜８ａを堆積する。ｎ＋ 型ドレイン領域２４上
の層間絶縁膜８ａに開口部を形成した後、例えばｎ＋
型多結晶シリコン膜により容量蓄積電極１０を形成する
。容量蓄積電極１０はメモリセル部のｎ＋ 型ドレイン
領域２４に電気的に接続される。全面に容量絶縁膜を形
成し、容量対向電極１３ｂを形成し、容量対向電極１３
ｂをマスクにして容量絶縁膜のパターニングを行ない、
容量絶縁膜１１ｂを形成し、スタックト型セルを形成す
る。
成した後、ｐ型シリコン基板１表面にフィールド酸化膜
３を形成する。次に、メモリセル部並びに周辺回路部の
ゲート酸化膜となるゲート酸化膜４ｂを形成する。その
後、メモリセル部におけるワード線となり，かつ周辺回
路部を構成するトランジスタのゲート電極となるゲート
電極５ｂを同時に形成する。続いて、ゲート電極５ｂを
マスクにして、メモリセル部のｎ＋ 型ソース領域２３
並びにｎ＋ 型ドレイン領域２４，並びに周辺回路部の
ｎチャネルトランジスタのｎ＋型ソース領域２５並びに
ｎ＋ 型ドレイン領域２６と、周辺回路部のｐチャネル
トランジスタのｐ＋ 型ソース領域２７並びにｐ＋ 型
ドレイン領域２８と、を形成する。次に、ゲート電極５
ｂをマスクにしてゲート酸化膜４ｂを除去し、全面に層
間絶縁膜８ａを堆積する。ｎ＋ 型ドレイン領域２４上
の層間絶縁膜８ａに開口部を形成した後、例えばｎ＋
型多結晶シリコン膜により容量蓄積電極１０を形成する
。容量蓄積電極１０はメモリセル部のｎ＋ 型ドレイン
領域２４に電気的に接続される。全面に容量絶縁膜を形
成し、容量対向電極１３ｂを形成し、容量対向電極１３
ｂをマスクにして容量絶縁膜のパターニングを行ない、
容量絶縁膜１１ｂを形成し、スタックト型セルを形成す
る。
【０００４】
【発明が解決しようとする課題】上述した従来のスタッ
クト型セルを有するＤＲＡＭでは、メモリセル部，並び
に周辺回路部のトランジスタを形成した後に蓄積容量を
形成するため、メモリセル部，並びに周辺回路部のトラ
ンジスタは蓄積容量の形成に伴なう熱履歴（添加不純物
の活性化，熱酸化等）を受けることになる。このため、
周辺回路部を構成するトランジスタの微細化（短チャネ
ル化）には不利になる。特に周辺回路部がＣＭＯＳによ
り構成されている場合、ｐチャネルトランジスタの短チ
ャネル化は困難になる。
クト型セルを有するＤＲＡＭでは、メモリセル部，並び
に周辺回路部のトランジスタを形成した後に蓄積容量を
形成するため、メモリセル部，並びに周辺回路部のトラ
ンジスタは蓄積容量の形成に伴なう熱履歴（添加不純物
の活性化，熱酸化等）を受けることになる。このため、
周辺回路部を構成するトランジスタの微細化（短チャネ
ル化）には不利になる。特に周辺回路部がＣＭＯＳによ
り構成されている場合、ｐチャネルトランジスタの短チ
ャネル化は困難になる。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、周辺回路部のゲート絶縁膜，ゲート電極がスタック
トキャパシタ型セルの容量絶縁膜，容量対向電極と同一
材料により構成されている。
は、周辺回路部のゲート絶縁膜，ゲート電極がスタック
トキャパシタ型セルの容量絶縁膜，容量対向電極と同一
材料により構成されている。
【０００６】また、本発明の半導体記憶装置の製造方法
は、メモリセル部のゲート絶縁膜，ゲート電極（ワード
線）を形成した後、スタックトキャパシタ型セルの容量
絶縁膜，容量対向電極の形成と同時に周辺回路部のゲー
ト絶縁膜，ゲート電極の形成を行なう。
は、メモリセル部のゲート絶縁膜，ゲート電極（ワード
線）を形成した後、スタックトキャパシタ型セルの容量
絶縁膜，容量対向電極の形成と同時に周辺回路部のゲー
ト絶縁膜，ゲート電極の形成を行なう。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例に係わるスタックトキャ
パシタ型セルを有する半導体記憶装置を説明するための
断面図、図２，図３は本実施例の半導体記憶装置の製造
方法に係わる説明をするための工程順の断面図である。
。図１は本発明の第１の実施例に係わるスタックトキャ
パシタ型セルを有する半導体記憶装置を説明するための
断面図、図２，図３は本実施例の半導体記憶装置の製造
方法に係わる説明をするための工程順の断面図である。
【０００８】図１に示すように、本実施例においては、
周辺回路部におけるｎチャネルトランジスタ並びにｐチ
ャネルトランジスタのゲート絶縁膜は容量絶縁膜１１ａ
により形成され、周辺回路部におけるｎチャネルトラン
ジスタ並びにｐチャネルトランジスタのゲート電極はス
タックトキャパシタ型セルの容量対向電極１３ａにより
形成されている。メモリセル部のｎ＋ 型ドレイン領域
１２ａのｐ−ｎ接合の深さはメモリセル部のｎ＋ 型ソ
ース領域１５のｐ−ｎ接合の深さより深い。これは、ｎ
＋ 型ドレイン領域１２ａを形成した後にメモリセル部
のｎ＋ 型ソース領域１５を形成するためである。
周辺回路部におけるｎチャネルトランジスタ並びにｐチ
ャネルトランジスタのゲート絶縁膜は容量絶縁膜１１ａ
により形成され、周辺回路部におけるｎチャネルトラン
ジスタ並びにｐチャネルトランジスタのゲート電極はス
タックトキャパシタ型セルの容量対向電極１３ａにより
形成されている。メモリセル部のｎ＋ 型ドレイン領域
１２ａのｐ−ｎ接合の深さはメモリセル部のｎ＋ 型ソ
ース領域１５のｐ−ｎ接合の深さより深い。これは、ｎ
＋ 型ドレイン領域１２ａを形成した後にメモリセル部
のｎ＋ 型ソース領域１５を形成するためである。
【０００９】図２，図３を参照して本実施例に係わる製
造方法の説明を行なう。まず、ｐ型シリコン基板１にｎ
ウェル領域２を形成した後、ｐ型シリコン基板１表面に
フィールド酸化膜３を形成し、ゲート酸化膜４ａを形成
する。続いて、全面にｎ＋ 型の多結晶シリコン膜，マ
スク絶縁膜６を堆積し、パターニングしてメモリセル部
のゲート電極（ワード線）５ａを形成する。ゲート電極
の上面にはマスク絶縁膜６が残っている〔図２（ａ）〕
。
造方法の説明を行なう。まず、ｐ型シリコン基板１にｎ
ウェル領域２を形成した後、ｐ型シリコン基板１表面に
フィールド酸化膜３を形成し、ゲート酸化膜４ａを形成
する。続いて、全面にｎ＋ 型の多結晶シリコン膜，マ
スク絶縁膜６を堆積し、パターニングしてメモリセル部
のゲート電極（ワード線）５ａを形成する。ゲート電極
の上面にはマスク絶縁膜６が残っている〔図２（ａ）〕
。
【００１０】次に、全面にシリコン酸化膜を堆積し、こ
れをエッチバックすることによりゲート電極５ａの側壁
にスペーサ酸化膜７を形成する。このとき、ゲート電極
５ａにより覆われていない部分のゲート酸化膜４ａはエ
ッチング除去される〔図２（ｂ）〕。
れをエッチバックすることによりゲート電極５ａの側壁
にスペーサ酸化膜７を形成する。このとき、ゲート電極
５ａにより覆われていない部分のゲート酸化膜４ａはエ
ッチング除去される〔図２（ｂ）〕。
【００１１】次に、全面に例えばシリコン酸化膜からな
る層間絶縁膜８を堆積し、フォトレジスト膜９ａをマス
クにしたエッチングによりメモリセル部のｎ＋ 型ドレ
イン領域形成予定領域上の層間絶縁膜８を除去する〔図
２（ｃ）〕。
る層間絶縁膜８を堆積し、フォトレジスト膜９ａをマス
クにしたエッチングによりメモリセル部のｎ＋ 型ドレ
イン領域形成予定領域上の層間絶縁膜８を除去する〔図
２（ｃ）〕。
【００１２】次に、フォトレジスト膜９ａを除去した後
、全面にｎ＋ 型の多結晶シリコン膜を堆積し、フォト
レジスト膜９ｂをマスクにしてこの多結晶シリコン膜を
エッチングを行ない、スタックトキャパシタ型セルの容
量蓄積電極１０を形成する〔図２（ｄ）〕。
、全面にｎ＋ 型の多結晶シリコン膜を堆積し、フォト
レジスト膜９ｂをマスクにしてこの多結晶シリコン膜を
エッチングを行ない、スタックトキャパシタ型セルの容
量蓄積電極１０を形成する〔図２（ｄ）〕。
【００１３】次に、フォトレジスト膜９ｂを除去した後
、熱処理を行ない、容量蓄積電極１０からのｎ型不純物
の拡散によりメモリセル部のｎ＋ 型ドレイン領域形成
予定領域にｎ＋ 型ドレイン領域１２を形成する。その
後、容量蓄積電極１０をマスクにして層間絶縁膜８をエ
ッチング除去する。続いて、全面に容量絶縁膜１１を堆
積する。この容量絶縁膜１１は、例えばシリコン窒化膜
を減圧ＣＶＤ法により堆積し、熱酸化により表面にシリ
コン酸化膜を形成することにより得られる〔図３（ａ）
〕。なお、容量蓄積電極１０表面並びにｐ型シリコン基
板１表面並びにｎウェル領域２表面のみに熱酸化による
シリコン酸化膜を形成し、これを容量絶縁膜として用い
てもよい。
、熱処理を行ない、容量蓄積電極１０からのｎ型不純物
の拡散によりメモリセル部のｎ＋ 型ドレイン領域形成
予定領域にｎ＋ 型ドレイン領域１２を形成する。その
後、容量蓄積電極１０をマスクにして層間絶縁膜８をエ
ッチング除去する。続いて、全面に容量絶縁膜１１を堆
積する。この容量絶縁膜１１は、例えばシリコン窒化膜
を減圧ＣＶＤ法により堆積し、熱酸化により表面にシリ
コン酸化膜を形成することにより得られる〔図３（ａ）
〕。なお、容量蓄積電極１０表面並びにｐ型シリコン基
板１表面並びにｎウェル領域２表面のみに熱酸化による
シリコン酸化膜を形成し、これを容量絶縁膜として用い
てもよい。
【００１４】次に、全面に多結晶シリコン膜を堆積し、
この多結晶シリコン膜に例えば隣の熱拡散を行なってｎ
＋ 型に変換する。この熱拡散による熱履歴により、ｎ
＋ 型ドレイン領域１２のｐ−ｎ接合の深さは増大し、
ｎ＋ 型ドレイン領域１２はｎ＋ 型ドレイン領域１２
ａとなる。その後、ｎ＋ 型の多結晶シリコン膜をパタ
ーニングして容量対向電極１３ａを形成する。この容量
対向電極１３ａの形成により、スタックトキャパシタ型
セルの容量対向電極および周辺回路部におけるｎチャネ
ルトランジスタ，ｐチャネルトランジスタのゲート電極
が形成される。続いて、容量対向電極１３ａをマスクに
して容量絶縁膜１１をエッチングし、容量絶縁膜１１ａ
を残留させる。容量絶縁膜１１ａの形成により、スタッ
クトキャパシタ型セルの容量絶縁膜および周辺回路部に
おけるｎチャネルトランジスタ，ｐチャネルトランジス
タのゲート絶縁膜が形成され、スタックトキャパシタの
形成が終了する〔図３（ｂ）〕。
この多結晶シリコン膜に例えば隣の熱拡散を行なってｎ
＋ 型に変換する。この熱拡散による熱履歴により、ｎ
＋ 型ドレイン領域１２のｐ−ｎ接合の深さは増大し、
ｎ＋ 型ドレイン領域１２はｎ＋ 型ドレイン領域１２
ａとなる。その後、ｎ＋ 型の多結晶シリコン膜をパタ
ーニングして容量対向電極１３ａを形成する。この容量
対向電極１３ａの形成により、スタックトキャパシタ型
セルの容量対向電極および周辺回路部におけるｎチャネ
ルトランジスタ，ｐチャネルトランジスタのゲート電極
が形成される。続いて、容量対向電極１３ａをマスクに
して容量絶縁膜１１をエッチングし、容量絶縁膜１１ａ
を残留させる。容量絶縁膜１１ａの形成により、スタッ
クトキャパシタ型セルの容量絶縁膜および周辺回路部に
おけるｎチャネルトランジスタ，ｐチャネルトランジス
タのゲート絶縁膜が形成され、スタックトキャパシタの
形成が終了する〔図３（ｂ）〕。
【００１５】次に、ｐ型シリコン基板１露出面，ｎウェ
ル領域２露出面，並びに容量絶縁膜１１ａ表面に熱酸化
によるシリコン酸化膜を形成する。その後、ｎ型不純物
のイオン注入により、メモリセルのｎ＋ 型ソース領域
１５と、周辺回路部のｎチャネルトランジスタのｎ＋
型ソース領域１６，およびｎ＋ 型ドレイン領域１７と
、を形成する。これらｎ＋型領域の形成と前後して、ｐ
型不純物のイオン注入による周辺回路部のｐチャネルト
ランジスタのｐ＋ 型ソース領域１８，およびｐ＋ 型
ドレイン領域１９を形成する〔図３（ｃ），図１〕。こ
れにより、メモリセル部のトランジスタ，周辺回路部の
トランジスタの形成が終了する。
ル領域２露出面，並びに容量絶縁膜１１ａ表面に熱酸化
によるシリコン酸化膜を形成する。その後、ｎ型不純物
のイオン注入により、メモリセルのｎ＋ 型ソース領域
１５と、周辺回路部のｎチャネルトランジスタのｎ＋
型ソース領域１６，およびｎ＋ 型ドレイン領域１７と
、を形成する。これらｎ＋型領域の形成と前後して、ｐ
型不純物のイオン注入による周辺回路部のｐチャネルト
ランジスタのｐ＋ 型ソース領域１８，およびｐ＋ 型
ドレイン領域１９を形成する〔図３（ｃ），図１〕。こ
れにより、メモリセル部のトランジスタ，周辺回路部の
トランジスタの形成が終了する。
【００１６】本実施例に基ずく半導体記憶装置の構造お
よび製造方法では、メモリセル部のｎ＋ 型ソース領域
１６および周辺回路部のｎ＋ 型ソース領域１６並びに
ｎ＋ 型ドレイン領域１７およびｐ＋ 型ソース領域１
８並びにｐ＋ 型ドレイン領域１９は、従来の半導体記
憶装置の構造および製造方法によるメモリセル部のｎ＋
型ソース領域２３および周辺回路部のｎ＋ 型ソース
領域２５並びにｎ＋ 型ドレイン領域２６およびｐ＋
型ソース領域２７並びにｐ＋ 型ドレイン領域２８に比
べて、ｐ−ｎ接合の深さが各々浅くなっている。このた
め、本実施例を採用することにより、特に周辺回路部の
トランジスタを従来より微細化することが可能となる。
よび製造方法では、メモリセル部のｎ＋ 型ソース領域
１６および周辺回路部のｎ＋ 型ソース領域１６並びに
ｎ＋ 型ドレイン領域１７およびｐ＋ 型ソース領域１
８並びにｐ＋ 型ドレイン領域１９は、従来の半導体記
憶装置の構造および製造方法によるメモリセル部のｎ＋
型ソース領域２３および周辺回路部のｎ＋ 型ソース
領域２５並びにｎ＋ 型ドレイン領域２６およびｐ＋
型ソース領域２７並びにｐ＋ 型ドレイン領域２８に比
べて、ｐ−ｎ接合の深さが各々浅くなっている。このた
め、本実施例を採用することにより、特に周辺回路部の
トランジスタを従来より微細化することが可能となる。
【００１７】図４は本発明の第２の実施例に係わる半導
体記憶装置およびその製造方法を説明するための断面図
である。本実施例においては、周辺回路部を構成するト
ランジスタのソース，ドレイン領域がＬＤＤ構造になっ
ている。これは、第１の実施例と同様の方法（図３（ｂ
）参照）により、周辺回路部を構成するトランジスタの
ゲート電極を容量対向電極１３ａにより形成した後、ゲ
ート電極である容量対向電極１３ａをマスクにしたイオ
ン注入によりｎ− 型領域２１，ｐ− 型領域２２を形
成し、ゲート電極である容量対向電極１３ａの側壁にス
ペーサ絶縁膜２０を形成し、周辺回路部のｎ＋ 型ソー
ス領域１６並びにｎ＋ 型ドレイン領域１７およびｐ＋
型ソース領域１８並びにｐ＋ 型ドレイン領域１９を
形成して得られる。なお、スペーサ絶縁膜２０はメモリ
セル部においても形成されるが、図示は省略する。
体記憶装置およびその製造方法を説明するための断面図
である。本実施例においては、周辺回路部を構成するト
ランジスタのソース，ドレイン領域がＬＤＤ構造になっ
ている。これは、第１の実施例と同様の方法（図３（ｂ
）参照）により、周辺回路部を構成するトランジスタの
ゲート電極を容量対向電極１３ａにより形成した後、ゲ
ート電極である容量対向電極１３ａをマスクにしたイオ
ン注入によりｎ− 型領域２１，ｐ− 型領域２２を形
成し、ゲート電極である容量対向電極１３ａの側壁にス
ペーサ絶縁膜２０を形成し、周辺回路部のｎ＋ 型ソー
ス領域１６並びにｎ＋ 型ドレイン領域１７およびｐ＋
型ソース領域１８並びにｐ＋ 型ドレイン領域１９を
形成して得られる。なお、スペーサ絶縁膜２０はメモリ
セル部においても形成されるが、図示は省略する。
【００１８】本実施例は、周辺トランジスタの微細化に
伴なうホットキャリアによる特性劣化に対する耐性を第
１の実施例より向上させることができる。
伴なうホットキャリアによる特性劣化に対する耐性を第
１の実施例より向上させることができる。
【００１９】
【発明の効果】以上説明したように本発明は、半導体記
憶装置の周辺回路部のトランジスタのゲート絶縁膜，ゲ
ート電極の構成材料および形成方法が、スタックトキャ
パシタ型セルの容量絶縁膜，容量対向電極の構成材料お
よび形成方法と同じである。これにより周辺回路部のト
ランジスタのソース，ドレイン領域のｐ−ｎ接合の深さ
を浅く設定することが可能となり、このため周辺回路部
のトランジスタを微細化することが容易になる。
憶装置の周辺回路部のトランジスタのゲート絶縁膜，ゲ
ート電極の構成材料および形成方法が、スタックトキャ
パシタ型セルの容量絶縁膜，容量対向電極の構成材料お
よび形成方法と同じである。これにより周辺回路部のト
ランジスタのソース，ドレイン領域のｐ−ｎ接合の深さ
を浅く設定することが可能となり、このため周辺回路部
のトランジスタを微細化することが容易になる。
【図１】本発明の第１の実施例に係わる半導体記憶装置
の構造を説明するための断面図である。
の構造を説明するための断面図である。
【図２】本発明の第１の実施例に係わる半導体記憶装置
の製造方法を説明するための工程順の断面図である。
の製造方法を説明するための工程順の断面図である。
【図３】本発明の第１の実施例に係わる半導体記憶装置
の製造方法を説明するための工程順の断面図である。
の製造方法を説明するための工程順の断面図である。
【図４】本発明の第２の実施例に係わる半導体記憶装置
の構造，および製造方法を説明するための断面図である
。
の構造，および製造方法を説明するための断面図である
。
【図５】従来の半導体記憶装置の構造，および製造方法
を説明するための断面図である。
を説明するための断面図である。
１ ｐ型シリコン基板
２ ｎウェル領域
３ フィールド酸化膜
４ａ，４ｂ ゲート酸化膜
５ａ，５ｂ ゲート電極
６ マスク酸化膜
７ スペーサ酸化膜
８，８ａ 層間絶縁膜
９ａ，９ｂ フォトレジスト膜
１０ 容量蓄積電極
１１，１１ａ，１１ｂ 容量絶縁膜１２，１２ａ
，１７，２４，２６ ｎ＋ 型ドレイン領域 １３ａ，１３ｂ 容量対向電極 １４ シリコン酸化膜 １５，１６，２３，２５ ｎ＋ 型ソース領域１
８ ｐ＋ 型ソース領域 １９ ｐ＋ 型ドレイン領域 ２０ スペーサ絶縁膜 ２１ ｎ− 型領域 ２２ ｐ− 型領域
，１７，２４，２６ ｎ＋ 型ドレイン領域 １３ａ，１３ｂ 容量対向電極 １４ シリコン酸化膜 １５，１６，２３，２５ ｎ＋ 型ソース領域１
８ ｐ＋ 型ソース領域 １９ ｐ＋ 型ドレイン領域 ２０ スペーサ絶縁膜 ２１ ｎ− 型領域 ２２ ｐ− 型領域
Claims (3)
- 【請求項１】 スタックトキャパシタ型セルを有する
半導体記憶装置において、前記スタックトキャパシタ型
セルの容量絶縁膜と同一材料により構成された周辺回路
部のトランジストのゲート絶縁膜と、前記スタックトキ
ャパシタ型セルの容量対向電極と同一材料によりにより
構成された前記周辺回路部の前記トランジスタのゲート
電極と、を有することを特徴とする半導体記憶装置。 - 【請求項２】 前記周辺回路部の前記トランジスタが
ＬＤＤ構造を有することを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】 スタックトキャパシタ型セルを有する
半導体記憶装置の製造方法において、半導体基板表面に
フィールド酸化膜，ゲート酸化膜を形成し、前記スタッ
クトキャパシタ型セルのワード線を形成する工程と、前
記ワード線をマスクにして前記ゲート酸化膜を除去し、
全面に層間絶縁膜を堆積し、前記スタックトキャパシタ
型セルのドレイン領域形成予定領域上の前記層間絶縁膜
を選択的にエッチング除去する工程と、前記スタックト
キャパシタ型セルの前記ドレイン領域形成予定領域と接
続する前記スタックトキャパシタ型セルの容量蓄積電極
を不純物が添加された多結晶シリコン膜により形成し、
熱処理により前記スタックトキャパシタ型セルの前記ド
レイン領域形成予定領域に前記スタックトキャパシタ型
セルのドレイン領域を形成する工程と、前記容量蓄積電
極をマスクにして、前記層間絶縁膜をエッチング除去す
る工程と、少なくとも前記容量蓄積電極表面並びに周辺
回路部のトランジスタ形成予定領域の前記半導体基板表
面に容量絶縁膜を形成し、全面に導電体膜を堆積し、前
記導電体膜および前記容量絶縁膜を選択的にエッチング
し、前記スタックトキャパシタ型セルの容量絶縁膜並び
に容量対向電極と、前記周辺回路部のトランジスタのゲ
ート絶縁膜並びにゲート電極とを形成する工程と、前記
スタックトキャパシタ型セルのソース領域と、前記周辺
回路部の前記トランジスタのドレイン領域およびソース
領域とを形成する工程と、を有することを特徴とする半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3090923A JPH04322459A (ja) | 1991-04-23 | 1991-04-23 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3090923A JPH04322459A (ja) | 1991-04-23 | 1991-04-23 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04322459A true JPH04322459A (ja) | 1992-11-12 |
Family
ID=14011952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3090923A Pending JPH04322459A (ja) | 1991-04-23 | 1991-04-23 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04322459A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996022612A1 (en) * | 1995-01-19 | 1996-07-25 | Micron Technology, Inc. | Method of forming transistors in a peripheral circuit |
| WO1996029734A1 (fr) * | 1995-03-20 | 1996-09-26 | Hitachi, Ltd. | Circuit integre semi-conducteur et procede de fabrication |
-
1991
- 1991-04-23 JP JP3090923A patent/JPH04322459A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996022612A1 (en) * | 1995-01-19 | 1996-07-25 | Micron Technology, Inc. | Method of forming transistors in a peripheral circuit |
| US6040209A (en) * | 1995-01-19 | 2000-03-21 | Micron Technology | Semiconductor memory device and method of forming transistors in a peripheral circuit of the semiconductor memory device |
| US6252268B1 (en) * | 1995-01-19 | 2001-06-26 | Micron Technology, Inc. | Method of forming transistors in a peripheral circuit of a semiconductor memory device |
| US6271073B1 (en) | 1995-01-19 | 2001-08-07 | Micron Technology, Inc. | Method of forming transistors in a peripheral circuit of a semiconductor memory device |
| WO1996029734A1 (fr) * | 1995-03-20 | 1996-09-26 | Hitachi, Ltd. | Circuit integre semi-conducteur et procede de fabrication |
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