JP2790167B2

JP2790167B2 - 半導体装置及びその製造方法

Info

Publication number: JP2790167B2
Application number: JP7001370A
Authority: JP
Inventors: 夏樹佐藤
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-01-09
Filing date: 1995-01-09
Publication date: 1998-08-27
Anticipated expiration: 2013-08-27
Also published as: JPH08191135A; KR960030370A; KR100342629B1; US5736775A; US5915184A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造方法に関し、特に素子分離領域となるフィ
ールド酸化膜直下のチャネルストッパーの有る近傍で、
リーク電流の少ないコンタクトを形成する技術に関す
る。

【０００２】

【従来の技術】半導体基板内に形成される集積回路装置
は、その小型化に伴い、素子の微細化及び高集積化が要
求されるに至っている。その結果、素子と素子の間隔、
すなわち素子分離領域となるフィールド酸化膜の幅も
０．５μｍ以下が要求されている。しかし、素子分離領
域が微細化されると、本来の分離機能は低下し、素子−
素子間で発生するパンチスルー現象が発生し、電流のリ
ークという問題が発生する。これを解決する手段として
用いられているのが、フィールド酸化膜の直下に、半導
体基板と同一導電型の不純物領域を形成し、この部分だ
け基板の不純物濃度を上げる方法である。この方法を用
いた従来技術の一例を図１８〜図２２に示す。図１８〜
図２２は、ＭＯＳキャパシタとＭＯＳトランジスタによ
って構成されているダイナミックＲＡＭセルを例とした
製造工程順に示した断面図である。

【０００３】まず図１８に示すように、Ｐ型半導体基板
１へ、公知の方法により素子分離領域となるフィールド
酸化膜２を厚さ５００ｎｍ形成する。これは、素子形成
領域を耐酸化性のあるマスク材、例えばシリコン窒化膜
でマスクし、素子形成領域のみ露出した状態で熱酸化す
るいわゆるＬＯＣＯＳ法等で形成する。この素子分離領
域の直下に前記のパンチスルー現象防止の為、すなわ
ち、素子−素子間の電流リークを防止するためのＰ⁺型
チャネルストッパー３を形成する。これは、熱酸化によ
りフィールド酸化膜２を形成する前に前記シリコン窒化
膜をマスクとして、フィールド酸化膜の出来る部分へイ
オン注入により、リンを注入して形成してもよいしフィ
ールド酸化膜２を形成した後にフィールド酸化膜２を通
過させフィールド酸化膜直下に濃度のピークができるよ
うに注入エネルギーを調節してリン注入を行う方法でも
よい。これらの方法で、フィールド酸化膜２、Ｐ⁺型チ
ャネルストッパー３が形成される。次に、このフィール
ド酸化膜２に囲まれた素子領域に膜厚１０〜１５ｎｍの
ゲート酸化膜を形成後、膜厚２００ｎｍのｎ⁺型ポリシ
リコンを堆積し、公知のフォトリソグラフィ技術により
ｎ⁺型ポリシリコンをエッチングして、ゲート電極９
（ワード線）をパタニングする。次にゲート電極９とフ
ィールド酸化膜２をマスクした後、３×１０¹³ｃｍ^-2の
リンのイオン注入を行いｎ型拡散層４を形成する。これ
らのｎ型拡散層４の接合の深さは約０．０７μｍとし
た。このｎ型拡散層４は、ＭＯＳトランジスタのソース
・ドレイン領域となる。

【０００４】次に絶縁膜５となる、例えばシリコン酸化
膜を５００ｎｍ堆積する。その後、図１９に示すように
ｎ型拡散層４へ達するコンタクト部６をフォトレジスト
（図示しない）をマスクして開孔する。次に図２０に示
すように、絶縁膜５及びコンタクト部６の上にｎ型ポリ
シリコンを堆積し、コンタクト部６に蓄積電極を形成す
るようにパターニングを行うことによって、キャパシタ
の蓄積電極１０が形成される。次に熱処理を行いｎ型ポ
リシリコンで形成された蓄積電極１０からコンタクト部
６を通してｎ型拡散層４の形成されている半導体基板１
内へ不純物の熱拡散を行うことによって、図２１に示す
ような、ｎ⁺型拡散層１１が形成される。尚、蓄積電極
１０の形成はノンドープのポリシリコンを堆積、パター
ニングしてから、リン等の不純物拡散を行いｎ型の蓄積
電極としてもよい。この方法を用いた場合は、リンの不
純物拡散と同時に、ｎ⁺型拡散層１１が形成できる。そ
の後、図２２に示すように蓄積電極１０の表面及び側面
にシリコン酸化膜に換算して３〜５ｎｍの膜厚を有する
容量絶縁膜１３を形成し、膜厚２００ｎｍのｎ型ポリシ
リコンによりプレート電極１４を形成する。以上のよう
にして、ダイナミックＲＡＭセルの容量部が形成され
る。図示しないが、これに、ビット線となる配線を形成
すれば、ダイナミックＲＡＭのセルが完成することにな
る。以上にような方法により、容量部は形成され、ｎ
型拡散層４とｎ⁺型拡散層１１が合体し、ｎ⁺型拡散層
２０が形成される。そして、蓄積電極１０に蓄えられた
電荷はＭＯＳトランジスタのゲート電極９のＯＮ，ＯＦ
Ｆにより、ｎ⁺型拡散層２０からｎ型拡散層４へ伝達さ
れ、データの出し入れが行われる。

【０００５】

【発明が解決しようとする課題】しかし、上述した図２
２のような構成のコンタクトの場合、ｎ⁺型拡散層２０
は、素子の微細化に伴いフィールド酸化膜２の近傍に開
孔されている。このためｎ⁺型拡散層２０はｐ⁺型チャ
ネルストッパー３と接触している構造となり、ここにｐ
⁺−ｎ⁺接合部２１が形成されている。このｐ⁺−ｎ⁺
接合部２１の不純物濃度のプロファイルを図２３に示
す。ｐ⁺型チャネルストッパー３のプロファイルは、濃
度ピークが深さ約０．１１μｍにあり、濃度が約５×１
０¹⁷ｃｍ^-3である。これに対し、ｎ⁺型拡散層２０のプ
ロファイルは、そのピークが基板表面にあり、濃度は約
５×１０¹⁸ｃｍ^-3である。従って、ｐ⁺−ｎ⁺接合部２
１は図２３に示すように深さ約０．０８〜０．０９μｍ
の所に発生する。しかし、このｐ⁺−ｎ⁺接合部２１の
ｐ⁺とｎ⁺の不純物濃度は、いずれもピーク値にはな
く、不純物濃度が不充分な深さの所に発生している。こ
の結果、電位が与えられた場合、ｐ⁺側にもｎ⁺側にも
空乏層が長く延びることになる。特にｎ⁺側へ空乏層が
延びた場合、ｎ⁺型拡散層２０内にあるＧ−Ｒセンター
（ジェネレーション・アンド・リコ；ビネーション・セ
ンター）が、延びてきた空乏層内に入ってしまい、これ
をリークパスとして、蓄えていた電荷が基板側へリーク
してしまうという問題点を有している。また、これを防
止する為に、ｐ⁺型チャネルストッパ−３の濃度を補償
できるほど蓄積電極１０からの不純物拡散を増すと、ｎ
⁺型拡散層２０は、深さ方向だけでなく、横方向へも大
きく広がり、隣接する他のｎ⁺型拡散層との間隔が狭く
なり、ｎ⁺−ｎ⁺間耐圧が低下し、また電荷がリークし
てしまうという問題が発生してしまう。

【０００６】本発明の課題は、上記問題点を解消し、チ
ャネルストッパーと概略同じ深さの所に不純物プロファ
イルのピークがくるような拡散層を、イオン注入によっ
て形成し、その後、電極を形成し、電極からの不純物拡
散により、コンタクト表面にも浅い拡散層を形成し、ま
た、前記イオン注入をそのドーズ量が前記チャネルスト
ッパー不純物よりも少なくとも３倍以上となるように行
い、かつｐ⁺−ｎ⁺接合の空乏層をｎ⁺側へ延びにくい
ように形成することによって、ｎ⁺拡散層内のＧ−Ｒセ
ンターが空乏層内に入らない構造によるリーク電流の少
ないコンタクトを有する半導体装置とその製造方法を提
供することである。

【０００７】又、本発明の他の課題は、前記イオン注入
時に第２の導体層にもイオンを同時に注入して高濃度不
純物領域を形成し、電極エッチング時に不純物濃度によ
りエッチレート差がでるエッチングを行って電極を羽状
のくびれを有する形状とすることにより、電極をキャパ
シタとして用いる場合に、蓄積容量を増大させ、プロセ
スを増やすことなく同時に可能とする半導体装置とその
製造方法を提供することである。

【０００８】

【課題を解決するための手段】本発明によれば、第１導
電型の半導体基板の主表面に形成された素子分離領域
と、該素子分離領域の直下に形成された前記第１導電型
のチャネルストッパーと、前記素子分離領域に囲まれる
ようにして形成された素子形成領域と、該素子形成領域
に形成された第１の不純物領域と、前記半導体基板の主
表面に形成された絶縁膜と、前記第１の不純物領域へ達
するように形成されたコンタクト部と、前記半導体基板
上であって前記該コンタクト部が形成されている領域に
形成された第２の不純物領域と、前記第１の不純物領域
及び前記第２の不純物領域に接続され、前記コンタクト
部内に形成された第１の導体層と、該第１の導体層から
半導体基板への不純物拡散で形成された第３の不純物領
域とからなり、前記第１の不純物領域、前記第２の不純
物領域、及び前記第３の不純物領域はチャネルストッパ
ーと隣接しており、前記第２の不純物領域の深さ方向の
不純物プロファイルの濃度ピークは前記チャネルストッ
パーの深さ方向の不純物プロファイルの濃度ピークと実
質的に同じ深さの所に形成されていることを特徴とする
半導体装置が得られる。

【０００９】又、本発明によれば、第１の導電型の半導
体基板の主表面に素子分離領域を形成する工程と、該素
子分離領域に囲まれるように素子形成領域を形成する工
程と、前記素子分離領域の直下に前記第１の導電型のチ
ャネルストッパーを形成する工程と、前記素子形成領域
にイオン注入によって第１の不純物領域を形成する工程
と、前記半導体基板の主表面に絶縁膜を形成する工程
と、前記第１の不純物領域へ達するようにコンタクト部
を形成する工程と、前記半導体基板上であって前記コン
タクト部が形成されている領域に、その深さ方向の不純
物プロファイルの濃度ピークが、前記チャネルストッパ
ーの深さ方向の不純物プロファイルの濃度ピークと実質
的に同じ深さになるように第２の不純物領域を形成する
工程と、前記第１の不純物領域及び前記第２の不純物領
域に接続され、前記コンタクト部内に第１の導体層を形
成する工程と、該第１の導体層から半導体基板へ不純物
拡散を行って第３の不純物領域を形成する工程を含むこ
とを特徴とする半導体装置の製造方法が得られる。

【００１０】

【実施例】以下、図１〜図１７を参照して本発明の実施
例について詳細に説明する。図１〜図５は本発明の第１
の実施例を説明するための図であり、図６〜図１１は本
発明の第２の実施例を説明するための図であり、図１２
〜図１７は本発明の第３の実施例を説明するための図で
ある。図１〜図４はＭＯＳキャパシタとＭＯＳトランジ
スタによって構成されているダイナミックＲＡＭセルの
構造を製造工程順に示した部分断面図であり、図４は完
成したダイナミックＲＡＭセルの構造を示した図であ
る。図４において、ｐ型半導体基板１に形成された素子
分離領域としてのフィールド酸化膜２によって、素子形
成領域は囲まれており、フィールド酸化膜２の直下には
ｐ⁺型チャネルストッパー３が形成されている。ＭＯＳ
トランジスタのゲート電極９を挟んで、第１の不純物領
域としてのｎ型拡散層４とｎ⁺型拡散層１２が形成され
ている。尚、ｎ型拡散層４及びｎ⁺型拡散層１２はソー
ス・ドレイン領域となる。ｎ⁺型拡散層１２はｐ型チャ
ネルストッパー３よりも深くｐ型半導体基板１内に形成
され、その不純物濃度も少なくともｐ型チャネルストッ
パー３の不純物濃度の３倍以上を有している。ｎ⁺型拡
散層１２の不純物濃度の深さ方向におけるブロファイル
のピークはｐ⁺型チャネルストッパー３と実質的に同じ
深さの所に形成されており、これを詳細に説明した図が
図５である。ＭＯＳトランジスタのゲート電極９のオン
・オフにより、第１の導体層としての蓄積電極１０に蓄
えられたデータの読み出し、書込みが行われる。蓄積電
極１０は、コンタクト部６を介してｎ⁺型拡散層１２に
接続されており、容量部は、蓄積電極１０と容量絶縁膜
１３とプレート電極１４で構成されている。

【００１１】図５において、ｐ⁺型チャネルストッパー
３のプロファイルは、濃度ピークが深さ約０．１１μｍ
にあり、濃度が約５×１０¹⁷ｃｍ^-3である。これに対
し、ｎ⁺型拡散層１２は熱拡散により形成された第３の
不純物領域としてのｎ⁺型拡散層１１とイオン注入によ
り形成された第２の不純物領域としてのｎ⁺型拡散層７
の２つの不純物プロファイルの合成で形成されている。
熱拡散により形成されたｎ⁺型拡散層１１は、濃度ピー
クは基板表面にあり、濃度は約５×１０¹⁸ｃｍ^-3であ
る。イオン注入により形成されたｎ⁺型拡散層７は、濃
度ピークが深さ約０．１１μｍにあり、濃度は約５×１
０¹⁸ｃｍ^-3である。このような構造とした結果、図４に
示したｐ⁺−ｎ⁺接合部２１におけるｐ⁺とｎ⁺の濃度
差は、本実施例では１０倍あり、電位が与えられた場合
ｐ⁺側に空乏層が延び、ｎ⁺側には空乏層は概略延びな
い。従って、ｎ⁺型拡散層２０内にあるＧ−Ｒセンター
を介在したリーク電流は発生せず、良好なコンタクトが
形成されている。又、本実施例のように、本発明をメモ
リセルの蓄積電極１０のコンタクトに用いた場合、非常
に良好な電荷保持特性を示し、信頼性の高いダイナミッ
クＲＡＭのメモリルを実現できる。

【００１２】次に図４に示した構造のダイナミックＲＡ
Ｍセルの製造方法について説明する。最初に、図１８及
び図１９に示す従来例と同様の方法で、ｐ型半導体基板
１へフィールド酸化膜２、チャネルストッパー３、ｎ型
拡散層４、絶縁膜５、コンタクト部６を形成する。次
に、図１に示すように全面にリンイオン８のイオン注入
を行い第２の不純物領域としてのｎ⁺型拡散層７を形成
する。イオン注入における注入エネルギー、ドーズ量
は、深さ約０．１１μｍ、濃度５×１０¹⁸ｃｍ^-3となる
ように決定される。次に、図２に示すように、絶縁膜５
及びコンタクト部６の全面にｎ型ポリシリコンを４００
ｎｍの厚さに堆積し、コンタクト部６部に蓄積電極１０
を形成するようにパターニングを行う。これで、キャパ
シタの蓄積電極１０が形成される。次に、図３に示すよ
うに熱処理を行いｎ型ポリシリコンで形成された蓄積電
極１０から、コンタクト部６を通してｎ型拡散層４及び
ｎ⁺型拡散層７が形成されているｐ型半導体基板１内へ
不純物の熱拡散を行う。これにより第３の不純物領域と
してのｎ⁺型拡散層１１が形成される。尚、蓄積電極１
０は、ノンドープのポリシリコンを堆積、パターニング
してから、リン等の不純物拡散を行って形成してもよ
く、この場合にはｎ型の蓄積電極となる。この方法を用
いた場合は、リンの不純物拡散と同時に、ｎ⁺型拡散層
１１が形成できる。また、ｎ⁺型拡散層１１を形成する
熱処理時に、前に形成したｎ⁺型拡散層７も熱拡散され
る。次に、図４に示すように蓄積電極１０の表面及び側
面にシリコン酸化膜に３〜５ｎｍの膜厚を有する容量絶
縁膜１３を形成し、膜厚２００ｎｍのｎ型ポリシリコン
によるプレート電極１４を形成する。図示しないが、こ
れにビット線となる配線を形成すれば、ダイナミックＲ
ＡＭのセルが完成することになる。

【００１３】上記した方法により、ダイナミックＲＡＭ
セルの容量部は形成され、ｎ型拡散層４とｎ⁺型拡散層
７と１１が合体し、ｎ⁺型拡散層１２が形成された構造
となる。そして、蓄積電極１０に蓄えられた電荷は、Ｍ
ＯＳトランジスタのゲート電極９のオン・オフによりｎ
⁺型拡散層１２からｎ型拡散層４へ伝達され、データの
出し入れが行われる。このとき、キャパシタの電荷保持
特性は、拡散層のリーク電流が従来に比較して約３分の
１に低減されるので、約３倍改善されることになる。ま
た、本実施例では、ｎ⁺型拡散層７の濃度をｐ⁺型チャ
ネルストッパーの１０倍としたが、３倍以上を有してい
れば、上記効果は得られる。

【００１４】次に本発明の第２の実施例を図６〜図１１
を参照して説明する。図６〜図１１は、本発明の第２の
実施例を説明するための図であり、製造工程順になって
いる。図１１は第２の実施例における完成したダイナミ
ックＲＡＭセルの構造を示した図である。図４と図１１
とを比較した場合、第２の実施例におけるダイナミック
ＲＡＭセルの構造は、蓄積電極の構造を除いて上記した
第１の実施例と同じ構造である。したがって、第１の実
施例と重複する部分においての説明は省く。図１１にお
いて、蓄積電極１８はポリシリコン１５と蓄積電極１０
の積層構造となっており、ポリシリコン１５内には第４
の不純物領域としてのｎ⁺領域１６が形成されている。
ポリシリコン１５の側壁は、羽状のくびれ１７を有した
構造となっている。尚、ポリシリコン１５にアモルファ
スシリコン等を用いてもよい。第２の実施例は、このよ
うな羽状のくびれ１７を有する蓄積電極１８と、リーク
電流の少ないｎ⁺型拡散層１２が組合された構造を特徴
とする。

【００１５】以下、図１１に示した構造のダイナミック
ＲＡＭセルの製造方法について詳細に説明する。図６に
示すように、シリコン酸化膜を５００ｎｍ堆積して絶縁
膜５を形成するところまでは上記した第１の実施例と同
様である。その後、第２の導体層としてのポリシリコン
１５を絶縁膜５上に３００ｎｍ堆積する。その後、図７
に示すように、ｎ型拡散層４へ達するようにコンタクト
部６を開孔する。その後、図８に示すように、ポリシリ
コン１５及びコンタクト部６にリンイオン８のイオン注
入を行って第２の不純物領域としてのｎ⁺型拡散層７を
形成する。この時、全面にリンイオン８を注入している
ため、ポリシリコン１５内部にも注入が施されることに
なり、ポリシリコン１５内部にはｎ⁺領域１６が形成さ
れる。イオン注入における注入エネルギー、ドーズ量
は、深さ約０．１１μｍ、濃度５×１０¹⁸ｃｍ^-3となる
ように決定される。次に図９に示すように、ポリシリコ
ン１５及びコンタクト部６の全面にｎ型ポリシリコンを
１００ｎｍの厚さの堆積して蓄積電極１０を形成するよ
うにパターニングを行う。このとき、まず異方性のエッ
チングにより、蓄積電極１０とポリシリコン１５の積層
膜をエッチングして、次に不純物濃度差によって、エッ
チングレートの異る等方性のエッチングを施し、リン濃
度の高いｎ⁺領域１６部のみをサイドエッチングする。
この方法により図１０に示すような構造の蓄積電極部１
８が得られる。次に、図１０に示すように熱処理を行い
ｎ型ポリシリコンで形成された蓄積電極１８からコンタ
クト部６を介して、ｎ型拡散層４およびｎ⁺型拡散層７
の形成されている半導体基板内へ不純物の熱拡散を行
う。これによりｎ⁺型拡散層１１が形成される。その後
の製造方法は、上記した第１の実施例と同様に行い、図
１１に示すダイナミックＲＡＭのセルが形成される。

【００１６】以上のような第２の実施例における製造方
法を用いれば、羽状のくびれ１７を有する蓄積電極部１
８が形成され、これにより、蓄積容量が増加し、α線等
によるソフトエラーが発生しにくくなり、かつリーク電
流が少ないｎ⁺型拡散層１２も同様に形成されるので、
電荷保時特性の低下が発生しないという２つの利点を同
時に実現可能な構造を得ることができる。又、この２つ
の利点を有する構造を得るための製造工程を従来と比較
してほとんど増やすことなく実現できる。

【００１７】次に、本発明の第３の実施例について図１
２〜図１７を参照して詳細に説明する。図１２〜図１７
は本発明の第３の実施例を説明するため図であり、製造
工程順に示している。図１７は第３の実施例における完
成したダイナミックＲＡＭセルの構造を示した図であ
る。図１１と図１７とを比較した場合、第３の実施例に
おけるダイナミックＲＡＭセルの構造は、ポリシリコン
１５を堆積する時に、堆積反応ガス中に酸素を混入させ
て酸素リッチ領域を形成している点を除いて上記した第
２の実施例と同じ構造である。したがって、第２の実施
例と重複する部分についての説明は省く。図１２に示す
ように、ポリシリコン１５が約１００ｎｍ堆積した所
と、約２００ｎｍ堆積した所の２か所の堆積領域に酸素
を混入させて、酸素リッチ領域１９ａ，１９ｂを形成す
る。このとき酸素リッチ領域１９ａ，１９ｂの厚さは約
１５μｍとする。次に、図１３に示すように第１及び第
２の実施例と同様にコンタクト部６を開孔する。その
後、第２の実施例と同様に、ポリシリコン１５及びコン
タクト部６の全面にリンイオン８（ｐ⁺）を注入してｎ
⁺型拡散層７を形成すると共にポリシリコン１５内部に
ｎ⁺領域１６を形成する。このとき、図１４に示すよう
に、ｎ⁺領域１６が酸素リッチ領域１９ａ，１９ｂの間
に形成されるように前記イオン注入のエネルギーを調節
する。本実施例では、イオン注入の深さが約１３０ｎｍ
となるようにエネルギーを決定した。このような構造と
すると、イオン注入によって形成されたｎ⁺領域１６
は、次工程の熱処理が加えられても、酸素リッチ領域が
リンの拡散のストッパーとなり、ｎ⁺領域が広がること
がない。その結果、羽状のくびれ１７をよりするどく形
成することが可能となり、図１５〜図１７に示すよう
に、より蓄積電極部１８の表面積を増加できるので、蓄
積容量がさらに増加し、ソフトエラーなどの特性が向上
する。これと同時に、リーク電流の少ないｎ⁺型拡散層
１２を形成することができる。

【００１８】

【発明の効果】以上説明したように、本発明によれば、
コンタクト６部の拡散層を、第１の不純物領域（ｎ型拡
散層４）、第２の不純物領域（ｎ⁺型拡散層７）、及び
第３の不純物領域（ｎ⁺型拡散層１１）を用いて形成
し、イオン注入による前記第２の不純物領域の深さ方向
の不純物プロファイルの濃度ピークは、チャネルストッ
パーの深さ方向の不純物プロファイルの濃度ピークと実
質的に同じ深さの所に形成され、また、前記第２の不純
物領域の不純物濃度は、前記チャネルストッパーの不純
物濃度よりも少くとも３倍以上の濃度を有しているの
で、拡散層のリーク電流を従来の約３分の１以下に低減
することができる。特にダイナミックＲＡＭのセルに用
いた場合、キャパシタの電荷保持特性を３倍以上改善す
ることができる。

【００１９】又、前記第２の不純物領域を形成する工程
で、同時にポリシリコン１５内部に第４の不純物領域
（ｎ⁺領域１６）が形成できるので、キャパシタの蓄積
電極として用いた場合、エッチングを不純物濃度により
エッチングレート差を持たせて、蓄積電極１８を形成す
ることにより、蓄積電極１８の表面積を増加させ、蓄積
容量の増加と、リーク電流の低減を同時に実現すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するための図であ
る。

【図２】本発明の第１の実施例を説明するための図であ
る。

【図３】本発明の第１の実施例を説明するための図であ
る。

【図４】本発明の第１の実施例を説明するための図であ
る。

【図５】本発明の第１の実施例のｎ⁺型拡散層の不純物
濃度プロファイルを示したグラフである。

【図６】本発明の第２の実施例を説明するための図であ
る。

【図７】本発明の第２の実施例を説明するための図であ
る。

【図８】本発明の第２の実施例を説明するための図であ
る。

【図９】本発明の第２の実施例を説明するための図であ
る。

【図１０】本発明の第２の実施例を説明するための図で
ある。

【図１１】本発明の第２の実施例を説明するための図で
ある。

【図１２】本発明の第３の実施例を説明するための図で
ある。

【図１３】本発明の第３の実施例を説明するための図で
ある。

【図１４】本発明の第３の実施例を説明するための図で
ある。

【図１５】本発明の第３の実施例を説明するための図で
ある。

【図１６】本発明の第３の実施例を説明するための図で
ある。

【図１７】本発明の第３の実施例を説明するための図で
ある。

【図１８】従来の半導体装置を説明するための図であ
る。

【図１９】従来の半導体装置を説明するための図であ
る。

【図２０】従来の半導体装置を説明するための図であ
る。

【図２１】従来の半導体装置を説明するための図であ
る。

【図２２】従来の半導体装置を説明するための図であ
る。

【図２３】従来例におけるｎ⁺型拡散層の不純物濃度プ
ロファイルを示したグラフである。

【符号の説明】

１ｐ型半導体基板２フィールド酸化膜３ｐ⁺型チャネルストッパー４ｎ型拡散層５絶縁膜６コンタクト部７，１１，１２，２０ｎ⁺型拡散層８リンイオン９ゲート電極１０，１８蓄積電極１３容量絶縁膜１４プレート電極１５ポリシリコン１６ｎ⁺領域１７羽状のくびれ１９ａ，１９ｂ酸素リッチ領域２１ｐ⁺−ｎ⁺接合部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/04 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 H01L 21/28 H01L 21/76 H01L 21/8242 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体基板の主表面に形成
された素子分離領域と、該素子分離領域の直下に形成さ
れた前記第１導電型のチャネルストッパーと、前記素子
分離領域に囲まれるようにして形成された素子形成領域
と、該素子形成領域に形成された第１の不純物領域と、
前記半導体基板の主表面に形成された絶縁膜と、前記第
１の不純物領域へ達するように形成されたコンタクト部
と、前記半導体基板上であって前記該コンタクト部が形
成されている領域に形成された第２の不純物領域と、前
記第１の不純物領域及び前記第２の不純物領域に接続さ
れ、前記コンタクト部内に形成された第１の導体層と、
該第１の導体層から半導体基板への不純物拡散で形成さ
れた第３の不純物領域とからなり、前記第１の不純物領
域、前記第２の不純物領域、及び前記第３の不純物領域
はチャネルストッパーと隣接しており、前記第２の不純
物領域の深さ方向の不純物プロファイルの濃度ピークは
前記チャネルストッパーの深さ方向の不純物プロファイ
ルの濃度ピークと実質的に同じ深さの所に形成されてい
ることを特徴とする半導体装置。
【請求項２】前記第２の不純物領域の濃度は、前記チ
ャネルストッパーの不純物濃度よりも少くとも３倍以上
の濃度を有していることを特徴とする特許請求の範囲第
１項記載の半導体装置。
【請求項３】第１の導電型の半導体基板の主表面に形
成された素子分離領域と、該素子分離領域の直下に形成
された前記第１の導電型のチャネルストッパーと、前記
素子分離領域に囲まれた素子形成領域と、該素子形成領
域に形成された第１の不純物領域と、該第１の不純物領
域へ達するように形成されたコンタクト部と、前記半導
体基板上であって前記コンタクト部が形成されている領
域に形成された第２の不純物領域と、前記第１の不純物
領域及び前記第２の不純物領域に接続され、前記コンタ
クト部内に形成された第１の導体層と、該第１の導体層
から前記半導体基板への不純物拡散で形成された第３の
不純物領域と、前記半導体基板の主表面に形成された絶
縁膜と、該絶縁膜上に形成された第２の導体層と、該第
２の導体層内に形成された第４の不純物領域と、前記第
１の不純物領域、前記第２の不純物領域、及び前記第３
の不純物領域は、前記チャネルストッパーと隣接してお
り、前記第２の不純物領域の深さ方向の不純物プロファ
イルの濃度ピークは、前記チャネルストッパーの深さ方
向の不純物プロファイルの濃度ピークと実質的に同じ深
さの所に形成されており、前記第２の導体層の側壁部の
断面形状が羽状にくびれた形状になっていることを特徴
とする半導体装置。
【請求項４】前記第２の不純物領域の濃度は、前記チ
ャネルストッパーの不純物濃度より少くとも３倍以上の
濃度を有していることを特徴とする特許請求の範囲第３
項記載の半導体装置。
【請求項５】前記第２の導体層内に形成された前記第
４の不純物領域の直上と直下の少くともどちらか一方に
酸素リッチ領域を有しており、前記第２の導体層が前記
第４の不純物領域と前記酸素リッチ領域の積層構造とな
っていることを特徴とする特許請求の範囲第３項又は第
４項記載の半導体装置。
【請求項６】第１の導電型の半導体基板の主表面に素
子分離領域を形成する工程と、該素子分離領域に囲まれ
るように素子形成領域を形成する工程と、前記素子分離
領域の直下に前記第１の導電型のチャネルストッパーを
形成する工程と、前記素子形成領域にイオン注入によっ
て第１の不純物領域を形成する工程と、前記半導体基板
の主表面に絶縁膜を形成する工程と、前記第１の不純物
領域へ達するようにコンタクト部を形成する工程と、前
記半導体基板上であって前記コンタクト部が形成されて
いる領域に、その深さ方向の不純物プロファイルの濃度
ピークが、前記チャネルストッパーの深さ方向の不純物
プロファイルの濃度ピークと実質的に同じ深さになるよ
うに第２の不純物領域を形成する工程と、前記第１の不
純物領域及び前記第２の不純物領域に接続され、前記コ
ンタクト部内に第１の導体層を形成する工程と、該第１
の導体層から半導体基板へ不純物拡散を行って第３の不
純物領域を形成する工程を含むことを特徴とする半導体
装置の製造方法。
【請求項７】前記第２の不純物領域がイオン注入によ
って形成され、前記第３の不純物領域が不純物の熱拡散
で形成されることを特徴とする特許請求の範囲第６項記
載の半導体装置の製造方法。
【請求項８】第１の導電型の半導体基板の主表面に素
子分離領域を形成する工程と、該素子分離領域に囲まれ
るように素子形成領域を形成する工程と、前記素子分離
領域の直下に前記第１の導電型のチャネルストッパーを
形成する工程と、前記素子形成領域に第１の不純物領域
を形成する工程と、前記半導体基板の主表面に絶縁膜を
形成する工程と、該絶縁膜上に第２の導体層を形成する
工程と、前記第１の不純物領域へ達するようにコンタク
ト部を形成する工程と、前記半導体基板上であって前記
コンタクト部が形成されている領域に第２の不純物領域
を形成すると同時に前記第２の導体層内に第４の不純物
領域を形成する工程と、前記第１の不純物領域及び前記
第２の不純物領域に接続され、前記コンタクト部内に第
１の導体層を形成する工程と、該第１の導体層から前記
半導体基板へ不純物拡散を行って第３の不純物領域を形
成する工程と、前記第１の導体層をマスキングして、前
記第２の導体層に、その側壁の断面形状が羽状にくびれ
るように等方性と異方性のエッチングを組み合わせたエ
ッチングを施す工程を含むことを特徴とする半導体装置
の製造方法。
【請求項９】前記第２の不純物領域及び前記第４の不
純物領域がイオン注入によって形成され、前記第３の不
純物領域が不純物の熱拡散で形成されることを特徴とす
る特許請求の範囲第８項記載の半導体装置の製造方法。
【請求項１０】前記第２の導体層の前記絶縁膜上への
堆積途中で、堆積反応ガス中に酸素を混入させて酸素リ
ッチ領域を形成する工程と、酸素を混入させないで形成
する工程を交互に繰返すことを特徴とする特許請求の範
囲第８項又は第９項記載の半導体装置の製造方法。