JP3148602B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3148602B2 JP3148602B2 JP25388495A JP25388495A JP3148602B2 JP 3148602 B2 JP3148602 B2 JP 3148602B2 JP 25388495 A JP25388495 A JP 25388495A JP 25388495 A JP25388495 A JP 25388495A JP 3148602 B2 JP3148602 B2 JP 3148602B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しく述べるとＭＯＳトランジスタと
共にスイッチトキャパシタフィルタ（ＳＣＦ）用のキャ
パシタを形成する技術である。
方法に関し、更に詳しく述べるとＭＯＳトランジスタと
共にスイッチトキャパシタフィルタ（ＳＣＦ）用のキャ
パシタを形成する技術である。
【０００２】
【従来の技術】一般に、ポリシリコン層の２層構造を使
用した容量形成は、大きな容量が得られ、電圧依存性や
ヒステリシスがないことから特性が安定しているため、
スイッチトキャパシタフィルタ（ＳＣＦ）の形成に適し
ている。以下、従来のスイッチトキャパシタフィルタ用
のキャパシタの形成について、例えばＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を使用している半
導体装置の製造方法を示す図７乃至図１２を基に説明す
る。
用した容量形成は、大きな容量が得られ、電圧依存性や
ヒステリシスがないことから特性が安定しているため、
スイッチトキャパシタフィルタ（ＳＣＦ）の形成に適し
ている。以下、従来のスイッチトキャパシタフィルタ用
のキャパシタの形成について、例えばＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を使用している半
導体装置の製造方法を示す図７乃至図１２を基に説明す
る。
【０００３】図７に示すように半導体基板５１上にＬＯ
ＣＯＳ酸化膜５２を形成した後に、全面にポリシリコン
膜５３を形成する。そして、該ポリシリコン膜５３にＮ
型不純物を注入して導電性を持たせる。次に、図示しな
いレジスト膜をマスクとして前記ポリシリコン膜５３を
エッチングして、図８に示すようにＭＯＳトランジスタ
用のゲート電極５３Ａと前記ＬＯＣＯＳ酸化膜５２上に
スイッチトキャパシタフィルタ用の第１のキャパシタ電
極５３Ｂを形成する。続いて、ゲート電極５３Ａをマス
クとして低濃度のＮ型不純物を注入して該ゲート電極５
３Ａの両端に隣接するＮ- 型拡散層５４を形成する。
ＣＯＳ酸化膜５２を形成した後に、全面にポリシリコン
膜５３を形成する。そして、該ポリシリコン膜５３にＮ
型不純物を注入して導電性を持たせる。次に、図示しな
いレジスト膜をマスクとして前記ポリシリコン膜５３を
エッチングして、図８に示すようにＭＯＳトランジスタ
用のゲート電極５３Ａと前記ＬＯＣＯＳ酸化膜５２上に
スイッチトキャパシタフィルタ用の第１のキャパシタ電
極５３Ｂを形成する。続いて、ゲート電極５３Ａをマス
クとして低濃度のＮ型不純物を注入して該ゲート電極５
３Ａの両端に隣接するＮ- 型拡散層５４を形成する。
【０００４】次に、図９に示すようにゲート電極５３Ａ
の両側壁部にサイドスペーサ５５を形成した後に、基板
全面におよそ２００Åの膜厚のＳｉＯ2 膜５６を形成
し、高濃度のＮ型不純物を注入してＮ+ 型拡散層５７を
形成する。尚、このときのＳｉＯ2 膜５６の膜厚は、拡
散層５７形成時に注入する不純物によるゲート電極５３
Ａの突き抜け防止に必要な膜厚であると共に後述するキ
ャパシタ６１の容量値及びキャパシタ特性に大きくかか
わる。
の両側壁部にサイドスペーサ５５を形成した後に、基板
全面におよそ２００Åの膜厚のＳｉＯ2 膜５６を形成
し、高濃度のＮ型不純物を注入してＮ+ 型拡散層５７を
形成する。尚、このときのＳｉＯ2 膜５６の膜厚は、拡
散層５７形成時に注入する不純物によるゲート電極５３
Ａの突き抜け防止に必要な膜厚であると共に後述するキ
ャパシタ６１の容量値及びキャパシタ特性に大きくかか
わる。
【０００５】続いて、図１０に示すように前記ＳｉＯ2
膜５６上にシリコン窒化膜（ＳｉＮ）５８を形成し、パ
イロ酸化してＳｉＯ2 膜５９を形成する。そして、全面
にポリシリコン膜６０を形成した後に、Ｎ型不純物を注
入して導電性を持たせる。次に、前記第１のキャパシタ
電極５３Ｂの上方に図示しないレジスト膜を形成し、該
レジスト膜をマスクとしてエッチングして、図１１に示
すように前記ＬＯＣＯＳ酸化膜５２上に第１のキャパシ
タ電極５３Ｂ、ＳｉＯ2 膜５６Ｂ、シリコン窒化膜５８
Ｂ、ＳｉＯ2 膜５９Ｂ及び第２のキャパシタ電極６０Ｂ
から成るスイッチトキャパシタフィルタ（ＳＣＦ）用の
キャパシタ６１を形成する。尚、ここではキャパシタ６
１用の絶縁膜としてＳｉＯ2 膜５６Ｂ、シリコン窒化膜
５８Ｂ、ＳｉＯ2 ５９Ｂの３層構造としているが、これ
に限らずＳｉＯ2 膜の１層構造でも良いが、周知の通り
３層構造の方がキャパシタの絶縁膜耐圧を向上させるこ
とができる。
膜５６上にシリコン窒化膜（ＳｉＮ）５８を形成し、パ
イロ酸化してＳｉＯ2 膜５９を形成する。そして、全面
にポリシリコン膜６０を形成した後に、Ｎ型不純物を注
入して導電性を持たせる。次に、前記第１のキャパシタ
電極５３Ｂの上方に図示しないレジスト膜を形成し、該
レジスト膜をマスクとしてエッチングして、図１１に示
すように前記ＬＯＣＯＳ酸化膜５２上に第１のキャパシ
タ電極５３Ｂ、ＳｉＯ2 膜５６Ｂ、シリコン窒化膜５８
Ｂ、ＳｉＯ2 膜５９Ｂ及び第２のキャパシタ電極６０Ｂ
から成るスイッチトキャパシタフィルタ（ＳＣＦ）用の
キャパシタ６１を形成する。尚、ここではキャパシタ６
１用の絶縁膜としてＳｉＯ2 膜５６Ｂ、シリコン窒化膜
５８Ｂ、ＳｉＯ2 ５９Ｂの３層構造としているが、これ
に限らずＳｉＯ2 膜の１層構造でも良いが、周知の通り
３層構造の方がキャパシタの絶縁膜耐圧を向上させるこ
とができる。
【０００６】続いて、図１２に示すように全面にＳｉＯ
2 膜６２を形成した後に、例えばＢＰＳＧ膜から成る層
間絶縁膜６３を形成する。このようなＬＤＤ構造を使用
しているデバイスに２層のポリシリコン膜から成るキャ
パシタを形成するプロセスでは、前述したように拡散層
５７形成時に注入する不純物がゲート電極５３Ａを突き
抜けないように形成するＳｉＯ2 膜５６をキャパシタ６
１の絶縁膜として兼用して工程の削減をはかるという利
点があったが、突き抜け防止用に所定の膜厚が必要とな
り、必要以上に薄くすることができず、容量値が律速さ
れること、キャパシタ特性を制御できないという欠点が
あった。これは、デザインルールがサブミクロンの半導
体装置に搭載されるＭＯＳキャパシタにおいて、その容
量不足が顕著であった。また、小容量では大面積のキャ
パシタが必要となるため、チップサイズが大きくなって
いた。
2 膜６２を形成した後に、例えばＢＰＳＧ膜から成る層
間絶縁膜６３を形成する。このようなＬＤＤ構造を使用
しているデバイスに２層のポリシリコン膜から成るキャ
パシタを形成するプロセスでは、前述したように拡散層
５７形成時に注入する不純物がゲート電極５３Ａを突き
抜けないように形成するＳｉＯ2 膜５６をキャパシタ６
１の絶縁膜として兼用して工程の削減をはかるという利
点があったが、突き抜け防止用に所定の膜厚が必要とな
り、必要以上に薄くすることができず、容量値が律速さ
れること、キャパシタ特性を制御できないという欠点が
あった。これは、デザインルールがサブミクロンの半導
体装置に搭載されるＭＯＳキャパシタにおいて、その容
量不足が顕著であった。また、小容量では大面積のキャ
パシタが必要となるため、チップサイズが大きくなって
いた。
【０００７】
【発明が解決しようとする課題】従って、本発明はＭＯ
Ｓトランジスタとスイッチトキャパシタフィルタ用のキ
ャパシタを形成する際に、容量値が律速されないこと、
及び電気的特性を制御できるキャパシタを形成すること
を目的とする。
Ｓトランジスタとスイッチトキャパシタフィルタ用のキ
ャパシタを形成する際に、容量値が律速されないこと、
及び電気的特性を制御できるキャパシタを形成すること
を目的とする。
【０００８】
【課題を解決するための手段】そこで、本発明の半導体
装置の製造方法は、半導体基板上にＬＯＣＯＳ酸化膜を
形成した後に、ＭＯＳトランジスタ形成領域上にゲート
電極及び前記ＬＯＣＯＳ酸化膜上にキャパシタを形成す
る工程と、前記ゲート電極をマスクとして不純物イオン
を注入して該ゲート電極の両端に隣接する拡散層を形成
した後に、全面に層間絶縁膜を形成する工程とを有する
ものである。
装置の製造方法は、半導体基板上にＬＯＣＯＳ酸化膜を
形成した後に、ＭＯＳトランジスタ形成領域上にゲート
電極及び前記ＬＯＣＯＳ酸化膜上にキャパシタを形成す
る工程と、前記ゲート電極をマスクとして不純物イオン
を注入して該ゲート電極の両端に隣接する拡散層を形成
した後に、全面に層間絶縁膜を形成する工程とを有する
ものである。
【０００９】また、本発明の半導体装置の製造方法は、
半導体基板上にＬＯＣＯＳ酸化膜を形成した後に、ＭＯ
Ｓトランジスタ形成領域上にゲート電極及び前記ＬＯＣ
ＯＳ酸化膜上にキャパシタを形成する工程と、前記ゲー
ト電極をマスクとして低濃度の不純物イオンを注入して
該ゲート電極の両端に隣接する低濃度の拡散層を形成
し、続いて前記ゲート電極の両側壁部にサイドスペーサ
を形成した後に全面にＳｉＯ2 膜を形成する工程と、前
記ゲート電極及びサイドスペーサをマスクとして高濃度
の不純物イオンを注入して前記サイドスペーサに隣接す
る高濃度の拡散層を形成した後に、全面に層間絶縁膜を
形成する工程とを有するものである。
半導体基板上にＬＯＣＯＳ酸化膜を形成した後に、ＭＯ
Ｓトランジスタ形成領域上にゲート電極及び前記ＬＯＣ
ＯＳ酸化膜上にキャパシタを形成する工程と、前記ゲー
ト電極をマスクとして低濃度の不純物イオンを注入して
該ゲート電極の両端に隣接する低濃度の拡散層を形成
し、続いて前記ゲート電極の両側壁部にサイドスペーサ
を形成した後に全面にＳｉＯ2 膜を形成する工程と、前
記ゲート電極及びサイドスペーサをマスクとして高濃度
の不純物イオンを注入して前記サイドスペーサに隣接す
る高濃度の拡散層を形成した後に、全面に層間絶縁膜を
形成する工程とを有するものである。
【００１０】更に、本発明の半導体装置の製造方法は、
半導体基板上にＬＯＣＯＳ酸化膜を形成した後に、全面
にポリシリコン膜を形成し、前記ポリシリコン膜をレジ
スト膜をマスクとしてエッチングしてＭＯＳトランジス
タ形成領域上にゲート電極及び前記ＬＯＣＯＳ酸化膜上
に第１のキャパシタ電極を形成する工程と、全面にＳｉ
Ｏ2 膜とシリコン窒化膜とＳｉＯ2 膜及びポリシリコン
膜を積層形成した後に、前記第１のキャパシタ電極上方
にレジスト膜を形成して該レジスト膜をマスクとして前
記ポリシリコン膜とＳｉＯ2 膜とシリコン窒化膜とＳｉ
Ｏ2 膜を順次エッチングして前記ゲート電極を露出させ
ると共に前記第１のキャパシタ電極上にＳｉＯ2 膜とシ
リコン窒化膜とＳｉＯ2 膜から成る絶縁膜を介して第２
のキャパシタ電極を形成する工程と、前記ゲート電極を
マスクとして低濃度の不純物イオンを注入して該ゲート
電極の両端に隣接する低濃度の拡散層を形成し、前記ゲ
ート電極の両側壁部にサイドスペーサを形成した後に全
面にＳｉＯ2 膜を形成する工程と、前記ゲート電極及び
サイドスペーサをマスクとして高濃度の不純物イオンを
注入して前記サイドスペーサに隣接する高濃度の拡散層
を形成した後に、全面に層間絶縁膜を形成する工程とを
有するものである。
半導体基板上にＬＯＣＯＳ酸化膜を形成した後に、全面
にポリシリコン膜を形成し、前記ポリシリコン膜をレジ
スト膜をマスクとしてエッチングしてＭＯＳトランジス
タ形成領域上にゲート電極及び前記ＬＯＣＯＳ酸化膜上
に第１のキャパシタ電極を形成する工程と、全面にＳｉ
Ｏ2 膜とシリコン窒化膜とＳｉＯ2 膜及びポリシリコン
膜を積層形成した後に、前記第１のキャパシタ電極上方
にレジスト膜を形成して該レジスト膜をマスクとして前
記ポリシリコン膜とＳｉＯ2 膜とシリコン窒化膜とＳｉ
Ｏ2 膜を順次エッチングして前記ゲート電極を露出させ
ると共に前記第１のキャパシタ電極上にＳｉＯ2 膜とシ
リコン窒化膜とＳｉＯ2 膜から成る絶縁膜を介して第２
のキャパシタ電極を形成する工程と、前記ゲート電極を
マスクとして低濃度の不純物イオンを注入して該ゲート
電極の両端に隣接する低濃度の拡散層を形成し、前記ゲ
ート電極の両側壁部にサイドスペーサを形成した後に全
面にＳｉＯ2 膜を形成する工程と、前記ゲート電極及び
サイドスペーサをマスクとして高濃度の不純物イオンを
注入して前記サイドスペーサに隣接する高濃度の拡散層
を形成した後に、全面に層間絶縁膜を形成する工程とを
有するものである。
【００１１】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法におけるスイッチトキャパシタフィルタ用のキャパ
シタの形成について、例えば、ＬＤＤ（Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）構造を使用している半導体装
置の製造方法を示す図１乃至図６を基に説明する。
方法におけるスイッチトキャパシタフィルタ用のキャパ
シタの形成について、例えば、ＬＤＤ（Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）構造を使用している半導体装
置の製造方法を示す図１乃至図６を基に説明する。
【００１２】先ず、図１に示すように半導体基板１上に
ＬＯＣＯＳ酸化膜２を形成した後に、全面にポリシリコ
ン膜３を形成する。そして、該ポリシリコン膜３にＮ型
不純物を注入して導電性を持たせる。次に、図示しない
レジスト膜をマスクとして前記ポリシリコン膜３をエッ
チングして、図２に示すようにＭＯＳトランジスタ用の
ゲート電極３Ａと前記ＬＯＣＯＳ酸化膜２上にスイッチ
トキャパシタフィルタ用の第１のキャパシタ電極３Ｂを
形成する。続いて、全面に前述した従来のキャパシタ６
１の容量値を左右するＳｉＯ2 膜５６の膜厚（およそ２
００Å）に比して充分に薄い、およそ５０乃至１００Å
の膜厚のＳｉＯ2 膜４を形成し、該ＳｉＯ2 膜４上にお
よそ１００Åの膜厚のシリコン窒化膜（ＳｉＮ）５を形
成し、更にパイロ酸化しておよそ１００Åの膜厚のＳｉ
Ｏ2 膜６を形成する。これにより、従来のキャパシタ６
１に比して後述する本発明のキャパシタ８の容量値は格
段と向上すると共に、キャパシタ特性を制御できる。
ＬＯＣＯＳ酸化膜２を形成した後に、全面にポリシリコ
ン膜３を形成する。そして、該ポリシリコン膜３にＮ型
不純物を注入して導電性を持たせる。次に、図示しない
レジスト膜をマスクとして前記ポリシリコン膜３をエッ
チングして、図２に示すようにＭＯＳトランジスタ用の
ゲート電極３Ａと前記ＬＯＣＯＳ酸化膜２上にスイッチ
トキャパシタフィルタ用の第１のキャパシタ電極３Ｂを
形成する。続いて、全面に前述した従来のキャパシタ６
１の容量値を左右するＳｉＯ2 膜５６の膜厚（およそ２
００Å）に比して充分に薄い、およそ５０乃至１００Å
の膜厚のＳｉＯ2 膜４を形成し、該ＳｉＯ2 膜４上にお
よそ１００Åの膜厚のシリコン窒化膜（ＳｉＮ）５を形
成し、更にパイロ酸化しておよそ１００Åの膜厚のＳｉ
Ｏ2 膜６を形成する。これにより、従来のキャパシタ６
１に比して後述する本発明のキャパシタ８の容量値は格
段と向上すると共に、キャパシタ特性を制御できる。
【００１３】そして、図３に示すように全面にポリシリ
コン膜７を形成した後に、Ｎ型不純物を注入して導電性
を持たせる。次に、前記第１のキャパシタ電極３Ｂの上
方に図示しないレジスト膜を形成し、該レジスト膜をマ
スクとして周知の技術により前記ポリシリコン膜７、Ｓ
ｉＯ2 膜６、シリコン窒化膜５及びＳｉＯ2 膜４をそれ
ぞれ連続してエッチングして、図４に示すように前記Ｌ
ＯＣＯＳ酸化膜２上に第１のキャパシタ電極３Ｂ、Ｓｉ
Ｏ2 膜４Ｂ、シリコン窒化膜５Ｂ、ＳｉＯ2 膜６Ｂ及び
第２のキャパシタ電極７Ｂから成るスイッチトキャパシ
タフィルタ（ＳＣＦ）用のキャパシタ８を形成する。続
いて、ゲート電極３Ａをマスクとして低濃度のＮ型不純
物として例えば、リンイオン（31Ｐ+ ）をおよそ加速電
圧３０ＫｅＶ、注入量１Ｅ１３／ｃｍ2（１Ｅ１３は、
１掛ける１０の１３乗の意である。以下、同様であ
る。）の条件で注入して該ゲート電極３Ａの両端に隣接
するＮ- 型拡散層９を形成する。
コン膜７を形成した後に、Ｎ型不純物を注入して導電性
を持たせる。次に、前記第１のキャパシタ電極３Ｂの上
方に図示しないレジスト膜を形成し、該レジスト膜をマ
スクとして周知の技術により前記ポリシリコン膜７、Ｓ
ｉＯ2 膜６、シリコン窒化膜５及びＳｉＯ2 膜４をそれ
ぞれ連続してエッチングして、図４に示すように前記Ｌ
ＯＣＯＳ酸化膜２上に第１のキャパシタ電極３Ｂ、Ｓｉ
Ｏ2 膜４Ｂ、シリコン窒化膜５Ｂ、ＳｉＯ2 膜６Ｂ及び
第２のキャパシタ電極７Ｂから成るスイッチトキャパシ
タフィルタ（ＳＣＦ）用のキャパシタ８を形成する。続
いて、ゲート電極３Ａをマスクとして低濃度のＮ型不純
物として例えば、リンイオン（31Ｐ+ ）をおよそ加速電
圧３０ＫｅＶ、注入量１Ｅ１３／ｃｍ2（１Ｅ１３は、
１掛ける１０の１３乗の意である。以下、同様であ
る。）の条件で注入して該ゲート電極３Ａの両端に隣接
するＮ- 型拡散層９を形成する。
【００１４】続いて、図５に示すようにゲート電極３Ａ
の両側壁部にサイドスペーサ１０を形成した後に、基板
全面におよそ２００Åの膜厚のＳｉＯ2 膜１１を形成
し、高濃度のＮ型不純物として例えばヒ素イオン（75Ａ
ｓ+ ）をおよそ加速電圧７０乃至８０ＫｅＶ、注入量５
Ｅ１５／ｃｍ2 の条件で注入してＮ+ 型拡散層１２を形
成する。
の両側壁部にサイドスペーサ１０を形成した後に、基板
全面におよそ２００Åの膜厚のＳｉＯ2 膜１１を形成
し、高濃度のＮ型不純物として例えばヒ素イオン（75Ａ
ｓ+ ）をおよそ加速電圧７０乃至８０ＫｅＶ、注入量５
Ｅ１５／ｃｍ2 の条件で注入してＮ+ 型拡散層１２を形
成する。
【００１５】次に、図６に示すように全面に例えばＢＰ
ＳＧ膜から成る層間絶縁膜１３を形成する。このよう
に、従来ではＬＤＤ構造を形成する際の拡散層５７の形
成時に注入する不純物がゲート電極５３Ａを突き抜けな
いように形成したＳｉＯ2 膜５６をスイッチトキャパシ
タフィルタ（ＳＣＦ）用のキャパシタ６１の絶縁膜に兼
用しているために膜厚の厚みに制限を受け、そのため律
速されていた容量値を、本発明ではキャパシタ８の形成
をＬＤＤ構造形成工程前に独立して行うようにしたた
め、ＳｉＯ2 膜４の膜厚を独立して調整できるので、大
幅な容量増大がはかれると共に、キャパシタ特性の制御
が自由にできる。
ＳＧ膜から成る層間絶縁膜１３を形成する。このよう
に、従来ではＬＤＤ構造を形成する際の拡散層５７の形
成時に注入する不純物がゲート電極５３Ａを突き抜けな
いように形成したＳｉＯ2 膜５６をスイッチトキャパシ
タフィルタ（ＳＣＦ）用のキャパシタ６１の絶縁膜に兼
用しているために膜厚の厚みに制限を受け、そのため律
速されていた容量値を、本発明ではキャパシタ８の形成
をＬＤＤ構造形成工程前に独立して行うようにしたた
め、ＳｉＯ2 膜４の膜厚を独立して調整できるので、大
幅な容量増大がはかれると共に、キャパシタ特性の制御
が自由にできる。
【００１６】尚、本発明はＬＤＤ構造の半導体装置の製
造方法に限られることはなく、ＭＯＳトランジスタと共
にキャパシタを形成するものであれば適用される。
造方法に限られることはなく、ＭＯＳトランジスタと共
にキャパシタを形成するものであれば適用される。
【００１７】
【発明の効果】以上、本発明の半導体装置の製造方法に
よれば、ＭＯＳトランジスタの形成と独立してスイッチ
トキャパシタフィルタ（ＳＣＦ）用のキャパシタの形成
を行うようにしたため、キャパシタの容量値を任意に設
定できると共に、両キャパシタ電極間の絶縁膜としての
ＳｉＯ2 膜、シリコン窒化膜及びＳｉＯ2 膜構造の膜厚
と膜質に依存して変わる電荷保持特性、リーク特性、絶
縁膜耐圧等のキャパシタ特性を任意に設定することがで
きる。
よれば、ＭＯＳトランジスタの形成と独立してスイッチ
トキャパシタフィルタ（ＳＣＦ）用のキャパシタの形成
を行うようにしたため、キャパシタの容量値を任意に設
定できると共に、両キャパシタ電極間の絶縁膜としての
ＳｉＯ2 膜、シリコン窒化膜及びＳｉＯ2 膜構造の膜厚
と膜質に依存して変わる電荷保持特性、リーク特性、絶
縁膜耐圧等のキャパシタ特性を任意に設定することがで
きる。
【００１８】また、ＬＤＤ構造を使用しているプロセス
のデバイス構造を変更することなしに、簡単なプロセス
・フローでスイッチトキャパシタフィルタ（ＳＣＦ）用
のキャパシタを形成することができると共に、サブ・ミ
クロン・デバイスにふさわしい容量の増大が可能であ
る。
のデバイス構造を変更することなしに、簡単なプロセス
・フローでスイッチトキャパシタフィルタ（ＳＣＦ）用
のキャパシタを形成することができると共に、サブ・ミ
クロン・デバイスにふさわしい容量の増大が可能であ
る。
【図１】本発明の半導体装置の製造方法を示す第１の断
面図である。
面図である。
【図２】本発明の半導体装置の製造方法を示す第２の断
面図である。
面図である。
【図３】本発明の半導体装置の製造方法を示す第３の断
面図である。
面図である。
【図４】本発明の半導体装置の製造方法を示す第４の断
面図である。
面図である。
【図５】本発明の半導体装置の製造方法を示す第５の断
面図である。
面図である。
【図６】本発明の半導体装置の製造方法を示す第６の断
面図である。
面図である。
【図７】従来の半導体装置の製造方法を示す第１の断面
図である。
図である。
【図８】従来の半導体装置の製造方法を示す第２の断面
図である。
図である。
【図９】従来の半導体装置の製造方法を示す第３の断面
図である。
図である。
【図１０】従来の半導体装置の製造方法を示す第４の断
面図である。
面図である。
【図１１】従来の半導体装置の製造方法を示す第５の断
面図である。
面図である。
【図１２】従来の半導体装置の製造方法を示す第６の断
面図である。
面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8238 H01L 27/092
Claims (1)
- 【請求項１】 半導体基板上にＬＯＣＯＳ酸化膜を形成
した後に全面にポリシリコン膜を形成する工程と、 前記ポリシリコン膜をレジスト膜をマスクとしてエッチ
ングしてＭＯＳトランジスタ形成領域上にゲート電極及
び前記ＬＯＣＯＳ酸化膜上に第１のキャパシタ電極を形
成する工程と、 全面にＳｉＯ 2 膜とシリコン窒化膜とＳｉＯ 2 膜及びポリ
シリコン膜を積層形成する工程と、 前記第１のキャパシタ電極上方にレジスト膜を形成して
該レジスト膜をマスクとして前記ポリシリコン膜とＳｉ
Ｏ 2 膜とシリコン窒化膜とＳｉＯ 2 膜を順次エッチングし
て前記ゲート電極を露出させると共に前記第１のキャパ
シタ電極上にＳｉＯ 2 膜とシリコン窒化膜とＳｉＯ 2 膜か
ら成る絶縁膜を介して第２のキャパシタ電極を形成する
工程と、 前記ゲート電極をマスクとして低濃度の不純物イオンを
注入して該ゲート電極の両端に隣接する低濃度の拡散層
を形成する工程と、 前記ゲート電極の両側壁部にサイドスペーサを形成した
後に全面にＳｉＯ 2 膜を形成する工程と、 前記ゲート電極及びサイドスペーサをマスクとして高濃
度の不純物イオンを注入して前記サイドスペーサに隣接
する高濃度の拡散層を形成する工程と、 全面に層間絶縁膜を形成する工程とを有することを特徴
とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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| JP25388495A JP3148602B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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| JP25388495A JP3148602B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
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| JPH0997875A JPH0997875A (ja) | 1997-04-08 |
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| JP (1) | JP3148602B2 (ja) |
-
1995
- 1995-09-29 JP JP25388495A patent/JP3148602B2/ja not_active Expired - Fee Related
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| JPH0997875A (ja) | 1997-04-08 |
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