JP3063051B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3063051B2 JP3063051B2 JP7014306A JP1430695A JP3063051B2 JP 3063051 B2 JP3063051 B2 JP 3063051B2 JP 7014306 A JP7014306 A JP 7014306A JP 1430695 A JP1430695 A JP 1430695A JP 3063051 B2 JP3063051 B2 JP 3063051B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- gate insulating
- insulating film
- drain diffusion
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置とその製造方
法に関するものであり、さらに詳しく言えば、オープン
ドレイン形式のＦＬＴ駆動出力トランジスタとして用い
られる高耐圧型ＭＯＳトランジスタの耐圧特性の向上及
び微細化を可能とする技術に関するものである。
法に関するものであり、さらに詳しく言えば、オープン
ドレイン形式のＦＬＴ駆動出力トランジスタとして用い
られる高耐圧型ＭＯＳトランジスタの耐圧特性の向上及
び微細化を可能とする技術に関するものである。
【０００２】
【従来の技術】通常のＭＯＳトランジスタと高耐圧型Ｍ
ＯＳトランジスタとが共存するＬＳＩにおいては、その
微細化及び高集積化に伴い、ゲート酸化膜厚を薄く形成
する必要がある。しかしながら、ゲート酸化膜を薄くす
ると高耐圧型ＭＯＳトランジスタのドレイン端での電界
強度が高まり、耐圧が低下したり、絶縁破壊を起こす等
の問題が発生する。そこで、ドレイン上方のゲート酸化
膜を部分的に厚く形成し、かかる問題に対応している。
ＯＳトランジスタとが共存するＬＳＩにおいては、その
微細化及び高集積化に伴い、ゲート酸化膜厚を薄く形成
する必要がある。しかしながら、ゲート酸化膜を薄くす
ると高耐圧型ＭＯＳトランジスタのドレイン端での電界
強度が高まり、耐圧が低下したり、絶縁破壊を起こす等
の問題が発生する。そこで、ドレイン上方のゲート酸化
膜を部分的に厚く形成し、かかる問題に対応している。
【０００３】以下で、この種の半導体装置について、図
９を参照しながら説明する。図において、Ｐ型の半導体
基板（３１）上に膜厚段差（Ｘ）を有するゲート酸化膜
（３２）が形成されており、その薄い部分（３２Ａ）上
と厚い部分（３２Ｂ）上にゲート電極（３３）が延在さ
れている。そして、ゲート絶縁膜の薄い部分（３２Ａ）
上に延在されたゲート電極の一端に整合するように、Ｎ
＋型ソース拡散層（３４）が形成されており、チャネル
領域（３５）を介してソース拡散層（３４）と対向して
Ｎ−型ドレイン拡散層（３６）が形成され、さらに、ゲ
ート電極（３３）の他端から離間され、かつＮ−型ドレ
イン拡散層（３６）に含まれるようにＮ＋ドレイン拡散
層（３７）が形成されている。
９を参照しながら説明する。図において、Ｐ型の半導体
基板（３１）上に膜厚段差（Ｘ）を有するゲート酸化膜
（３２）が形成されており、その薄い部分（３２Ａ）上
と厚い部分（３２Ｂ）上にゲート電極（３３）が延在さ
れている。そして、ゲート絶縁膜の薄い部分（３２Ａ）
上に延在されたゲート電極の一端に整合するように、Ｎ
＋型ソース拡散層（３４）が形成されており、チャネル
領域（３５）を介してソース拡散層（３４）と対向して
Ｎ−型ドレイン拡散層（３６）が形成され、さらに、ゲ
ート電極（３３）の他端から離間され、かつＮ−型ドレ
イン拡散層（３６）に含まれるようにＮ＋ドレイン拡散
層（３７）が形成されている。
【０００４】上記の半導体装置によれば、ゲート電極
（３３）をゲート絶縁膜の厚い部分（３２）上に載せて
いるので、ゲート・ドレイン間の絶縁破壊が起こりにく
くなっている。
（３３）をゲート絶縁膜の厚い部分（３２）上に載せて
いるので、ゲート・ドレイン間の絶縁破壊が起こりにく
くなっている。
【０００５】
【発明が解決しようとする課題】ところで、マスクの合
わせずれにより、Ｎ−型ドレイン拡散層（３６）の端が
厚い部分（３２Ｂ）側にずれる（図において、矢印の方
向）と、チャネル領域（３５）上にゲート絶縁膜の厚い
部分（３２Ｂ）が現れるために、しきい値電圧が所定の
値より高くなるという問題がある。このため、従来はマ
スク合わせの余裕度を確保するために、Ｎ−型ドレイン
拡散層（３６）を膜厚段差（Ｘ）より、ゲート絶縁膜の
薄い部分（３２Ａ）側にはみ出して位置させていた。
わせずれにより、Ｎ−型ドレイン拡散層（３６）の端が
厚い部分（３２Ｂ）側にずれる（図において、矢印の方
向）と、チャネル領域（３５）上にゲート絶縁膜の厚い
部分（３２Ｂ）が現れるために、しきい値電圧が所定の
値より高くなるという問題がある。このため、従来はマ
スク合わせの余裕度を確保するために、Ｎ−型ドレイン
拡散層（３６）を膜厚段差（Ｘ）より、ゲート絶縁膜の
薄い部分（３２Ａ）側にはみ出して位置させていた。
【０００６】従って、従来の半導体装置では、そのはみ
出し部分だけパターンサイズが大きくなっていた。さら
に、段差部分（Ｘ）下方には、Ｎ−型ドレイン拡散層
（３６）の不純物濃度が比較的高い部分が位置するよう
になるため、ドレインに高電圧を印加すると、その段差
部分（Ｘ）の絶縁膜中の電界が高くなり、耐圧劣化や絶
縁破壊等の問題を生じるおそれがあった。
出し部分だけパターンサイズが大きくなっていた。さら
に、段差部分（Ｘ）下方には、Ｎ−型ドレイン拡散層
（３６）の不純物濃度が比較的高い部分が位置するよう
になるため、ドレインに高電圧を印加すると、その段差
部分（Ｘ）の絶縁膜中の電界が高くなり、耐圧劣化や絶
縁破壊等の問題を生じるおそれがあった。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る半導体装置は、Ｎ−型ドレイン拡散層
の上端をゲート絶縁膜の段差部分と実質的に一致させ、
かつＮ−型ドレイン拡散層の基板表面に近い部分をチャ
ネル領域の反対方向に窪ませたものである。また、本発
明に係る半導体装置の製造方法は、Ｎ−型ドレイン拡散
層を形成した後に段差部分を有するゲート絶縁膜を形成
し、その膜厚差を利用して、ゲート絶縁膜の薄い部分の
みを通してＰ型不純物をチャネル領域にイオン注入する
ことにより、Ｎ−型ドレイン拡散層の上端をゲート絶縁
膜の段差部分と実質的に一致させ、かつＮ−型ドレイン
拡散層の基板表面に近い部分をチャネル領域の反対方向
に窪ませたものである。
に、本発明に係る半導体装置は、Ｎ−型ドレイン拡散層
の上端をゲート絶縁膜の段差部分と実質的に一致させ、
かつＮ−型ドレイン拡散層の基板表面に近い部分をチャ
ネル領域の反対方向に窪ませたものである。また、本発
明に係る半導体装置の製造方法は、Ｎ−型ドレイン拡散
層を形成した後に段差部分を有するゲート絶縁膜を形成
し、その膜厚差を利用して、ゲート絶縁膜の薄い部分の
みを通してＰ型不純物をチャネル領域にイオン注入する
ことにより、Ｎ−型ドレイン拡散層の上端をゲート絶縁
膜の段差部分と実質的に一致させ、かつＮ−型ドレイン
拡散層の基板表面に近い部分をチャネル領域の反対方向
に窪ませたものである。
【０００８】
【作 用】本発明に係る半導体装置とその製造方法によ
れば、Ｎ−型ドレイン拡散層の上端をゲート絶縁膜の段
差部分と実質的に一致させ、かつＮ−型ドレイン拡散層
の基板表面に近い部分をチャネル領域の反対方向に窪ま
せているので、チャネル領域の長さが自己整合的に定ま
り、微細なデザインルールの設定が可能となり、また、
ゲート絶縁膜の段差部分の電界が弱まるので、耐圧劣化
や絶縁破壊等が起こりにくくなる。
れば、Ｎ−型ドレイン拡散層の上端をゲート絶縁膜の段
差部分と実質的に一致させ、かつＮ−型ドレイン拡散層
の基板表面に近い部分をチャネル領域の反対方向に窪ま
せているので、チャネル領域の長さが自己整合的に定ま
り、微細なデザインルールの設定が可能となり、また、
ゲート絶縁膜の段差部分の電界が弱まるので、耐圧劣化
や絶縁破壊等が起こりにくくなる。
【０００９】
【実施例】以下で、本発明の一実施例に係る半導体装置
の製造方法を図面を参照しながら説明する。まず、図１
に示すように、Ｐ型のシリコン基板（１）にリンイオン
（31Ｐ+)を注入量５Ｅ１２／cm2（５掛ける１０の１２
乗の意味である。）の条件でイオン注入し、これを１１
００℃で２時間熱拡散することにより、Ｎ−型ドレイン
拡散層（２）を形成し、その後シリコン基板（１）上の
全面に１０００Å程度の酸化膜（３）を形成する。
の製造方法を図面を参照しながら説明する。まず、図１
に示すように、Ｐ型のシリコン基板（１）にリンイオン
（31Ｐ+)を注入量５Ｅ１２／cm2（５掛ける１０の１２
乗の意味である。）の条件でイオン注入し、これを１１
００℃で２時間熱拡散することにより、Ｎ−型ドレイン
拡散層（２）を形成し、その後シリコン基板（１）上の
全面に１０００Å程度の酸化膜（３）を形成する。
【００１０】次に、図２に示すように、後にチャネルと
なる領域上及びＮ＋型ドレイン拡散層を形成する領域上
の酸化膜（３）をホトレジスト（４）をマスクとしてエ
ッチング除去する。そして、図３に示すように、ホトレ
ジスト（４）を除去した後にもう一度熱酸化を行うこと
により、Ｎ−型ドレイン拡散層（２）の端部上に膜厚段
差（Ｘ）を有するゲート絶縁膜（５）を形成する。すな
わち、このゲート絶縁膜（５）は３００Å程度の薄い部
分（５Ａ）と１１００Å程度の厚い部分（５Ｂ）とを有
する。
なる領域上及びＮ＋型ドレイン拡散層を形成する領域上
の酸化膜（３）をホトレジスト（４）をマスクとしてエ
ッチング除去する。そして、図３に示すように、ホトレ
ジスト（４）を除去した後にもう一度熱酸化を行うこと
により、Ｎ−型ドレイン拡散層（２）の端部上に膜厚段
差（Ｘ）を有するゲート絶縁膜（５）を形成する。すな
わち、このゲート絶縁膜（５）は３００Å程度の薄い部
分（５Ａ）と１１００Å程度の厚い部分（５Ｂ）とを有
する。
【００１１】次に、図４に示すように、二フッ化ボロン
（ＢＦ2+)を加速電圧８０ＫｅＶ、注入量８．５Ｅ１１
／cm2の条件でイオン注入すると、ゲート絶縁膜の薄い
部分（５Ａ）の下のみにＰ型注入層（６）が形成され
る。また、この結果、Ｎ−型ドレイン拡散層（２）端は
ゲート絶縁膜の段差部分（Ｘ）と実質的に一致し、かつ
Ｎ−型ドレイン拡散層（２）の基板表面に近い部分はチ
ャネル領域の反対方向に窪んだ形となる。
（ＢＦ2+)を加速電圧８０ＫｅＶ、注入量８．５Ｅ１１
／cm2の条件でイオン注入すると、ゲート絶縁膜の薄い
部分（５Ａ）の下のみにＰ型注入層（６）が形成され
る。また、この結果、Ｎ−型ドレイン拡散層（２）端は
ゲート絶縁膜の段差部分（Ｘ）と実質的に一致し、かつ
Ｎ−型ドレイン拡散層（２）の基板表面に近い部分はチ
ャネル領域の反対方向に窪んだ形となる。
【００１２】次いで、図５に示すように、ゲート絶縁膜
の薄い部分（５Ａ）上と厚い部分（５Ｂ）上に延在する
ポリシリコン等からなる４０００Å程度のゲート電極
（７）を形成する。そして、図６に示すように、ヒ素イ
オン（75Ａｓ+)を加速電圧７０ＫｅＶ、注入量６Ｅ１５
／cm2の条件でイオン注入し、ゲート絶縁膜の薄い部分
上（５Ａ）に延在された前記ゲート電極（７）の一端に
整合するＮ＋型ソース拡散層（８）と、そのゲート電極
（７）の他端から離間され、かつＮ−型ドレイン拡散層
（２）に含まれるＮ＋型ドレイン拡散層（９）とを形成
する。
の薄い部分（５Ａ）上と厚い部分（５Ｂ）上に延在する
ポリシリコン等からなる４０００Å程度のゲート電極
（７）を形成する。そして、図６に示すように、ヒ素イ
オン（75Ａｓ+)を加速電圧７０ＫｅＶ、注入量６Ｅ１５
／cm2の条件でイオン注入し、ゲート絶縁膜の薄い部分
上（５Ａ）に延在された前記ゲート電極（７）の一端に
整合するＮ＋型ソース拡散層（８）と、そのゲート電極
（７）の他端から離間され、かつＮ−型ドレイン拡散層
（２）に含まれるＮ＋型ドレイン拡散層（９）とを形成
する。
【００１３】上記の製造方法によれば、ゲート絶縁膜の
膜厚差を利用して、ゲート絶縁膜の薄い部分（５Ａ）の
下のみにＰ型注入層（６）を形成しているので、Ｎ−型
ドレイン拡散層（２）端はゲート絶縁膜の段差部分
（Ｘ）に自己整合的に形成される。これにより、チャネ
ル領域（１０）の長さ（Ｌ）は、段差部分（Ｘ）とゲー
ト電極（７）の端によって自己整合的に定まるので、デ
ザインルール上の余裕度が大きくなり、結果として微細
なデザインルールを設定することが可能となる。
膜厚差を利用して、ゲート絶縁膜の薄い部分（５Ａ）の
下のみにＰ型注入層（６）を形成しているので、Ｎ−型
ドレイン拡散層（２）端はゲート絶縁膜の段差部分
（Ｘ）に自己整合的に形成される。これにより、チャネ
ル領域（１０）の長さ（Ｌ）は、段差部分（Ｘ）とゲー
ト電極（７）の端によって自己整合的に定まるので、デ
ザインルール上の余裕度が大きくなり、結果として微細
なデザインルールを設定することが可能となる。
【００１４】また、Ｐ型注入層（６）は、トランジスタ
のしきい値電圧制御のためのチャネルドープ層としても
兼用できる利点がある。さらに、Ｎ−型ドレイン拡散層
（２）の基板表面に近い部分はチャネル領域の反対方向
に窪んだ形となっているので、段差部分（Ｘ）の電界強
度が弱められ、従来に比べて、ゲート絶縁膜の破壊等が
起こりにくくなり、信頼性向上に寄与することができ
る。その効果を定量的に示すため、発明者は、デバイス
シミュレーションを行った。その結果を従来例と比較し
て図７及び図８に示した。これらの図面は、ゲート絶縁
膜の段差部分（Ｘ）の付近の絶縁膜中における断面の２
次元電界分布を表しているものである。従来例に係る電
界分布は図７に示すように、段差部分（Ｘ）で７Ｅ５／
cm2になっているのに対して、本実施例では、５Ｅ５／c
m2と小さくなっていることがわかる。
のしきい値電圧制御のためのチャネルドープ層としても
兼用できる利点がある。さらに、Ｎ−型ドレイン拡散層
（２）の基板表面に近い部分はチャネル領域の反対方向
に窪んだ形となっているので、段差部分（Ｘ）の電界強
度が弱められ、従来に比べて、ゲート絶縁膜の破壊等が
起こりにくくなり、信頼性向上に寄与することができ
る。その効果を定量的に示すため、発明者は、デバイス
シミュレーションを行った。その結果を従来例と比較し
て図７及び図８に示した。これらの図面は、ゲート絶縁
膜の段差部分（Ｘ）の付近の絶縁膜中における断面の２
次元電界分布を表しているものである。従来例に係る電
界分布は図７に示すように、段差部分（Ｘ）で７Ｅ５／
cm2になっているのに対して、本実施例では、５Ｅ５／c
m2と小さくなっていることがわかる。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
本発明に係る半導体装置とその製造方法によれば、Ｎ−
型ドレイン拡散層の上端をゲート絶縁膜の段差部分と実
質的に一致させ、かつＮ−型ドレイン拡散層の基板表面
に近い部分をチャネル領域の反対方向に窪ませているの
で、チャネル領域の長さが自己整合的に定まり、微細な
デザインルールの設定が可能となり、さらに、ゲート絶
縁膜の段差部分の電界が弱まるので、耐圧劣化や絶縁破
壊等が起こりにくくなり、高耐圧ＭＯＳトランジスタの
信頼性を向上することが可能になる。
本発明に係る半導体装置とその製造方法によれば、Ｎ−
型ドレイン拡散層の上端をゲート絶縁膜の段差部分と実
質的に一致させ、かつＮ−型ドレイン拡散層の基板表面
に近い部分をチャネル領域の反対方向に窪ませているの
で、チャネル領域の長さが自己整合的に定まり、微細な
デザインルールの設定が可能となり、さらに、ゲート絶
縁膜の段差部分の電界が弱まるので、耐圧劣化や絶縁破
壊等が起こりにくくなり、高耐圧ＭＯＳトランジスタの
信頼性を向上することが可能になる。
【図１】本発明の一実施例に係る半導体装置の製造方法
を説明する第１の断面図である。
を説明する第１の断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を説明する第２の断面図である。
を説明する第２の断面図である。
【図３】本発明の一実施例に係る半導体装置の製造方法
を説明する第３の断面図である。
を説明する第３の断面図である。
【図４】本発明の一実施例に係る半導体装置の製造方法
を説明する第４の断面図である。
を説明する第４の断面図である。
【図５】本発明の一実施例に係る半導体装置の製造方法
を説明する第５の断面図である。
を説明する第５の断面図である。
【図６】本発明の一実施例に係る半導体装置の製造方法
を説明する第６の断面図である。
を説明する第６の断面図である。
【図７】従来例に係る半導体装置の電界分布を示す図で
ある。
ある。
【図８】本発明の実施例に係る半導体装置の電界分布を
示す図である。
示す図である。
【図９】従来例に係る半導体装置の製造方法を説明する
断面図である。
断面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (1)
- 【請求項１】 一導電型の半導体基板上に低濃度の逆導
電型ドレイン拡散層を形成する工程と、 前記ドレイン拡散層の上方に膜厚段差を有するゲート絶
縁膜を形成する工程と、 前記ゲート絶縁膜の薄い部分から一導電型不純物をチャ
ネル領域にイオン注入することにより、前記ドレイン拡
散層の上端が前記ゲート絶縁膜の段差部分と実質的に一
致させ、かつ該ドレイン拡散層の基板表面に近い部分を
窪ませる工程と、 前記ゲート絶縁膜の薄い部分上と厚い部分上に延在する
ゲート電極を形成する工程と、 前記ゲート絶縁膜の薄い部分上に延在された前記ゲート
電極の一端に整合する高濃度の逆導電型ソース拡散層
と、前記ゲート電極の他端から離間され、かつ前記低濃
度の逆導電型ドレイン拡散層に含まれる高濃度の逆導電
型ドレイン拡散層とをイオン注入により形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014306A JP3063051B2 (ja) | 1995-01-31 | 1995-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014306A JP3063051B2 (ja) | 1995-01-31 | 1995-01-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213601A JPH08213601A (ja) | 1996-08-20 |
| JP3063051B2 true JP3063051B2 (ja) | 2000-07-12 |
Family
ID=11857423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7014306A Expired - Fee Related JP3063051B2 (ja) | 1995-01-31 | 1995-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063051B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060199A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP4717283B2 (ja) * | 2001-08-10 | 2011-07-06 | 三洋電機株式会社 | ゲート絶縁膜の形成方法 |
| JP2008235407A (ja) * | 2007-03-19 | 2008-10-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP5172223B2 (ja) | 2007-06-19 | 2013-03-27 | ローム株式会社 | 半導体装置 |
-
1995
- 1995-01-31 JP JP7014306A patent/JP3063051B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08213601A (ja) | 1996-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5510279A (en) | Method of fabricating an asymmetric lightly doped drain transistor device | |
| KR100221120B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2787908B2 (ja) | 半導体装置の製造方法 | |
| US5565369A (en) | Method of making retarded DDD (double diffused drain) device structure | |
| JPH02250331A (ja) | 半導体装置およびその製造方法 | |
| US5623154A (en) | Semiconductor device having triple diffusion | |
| US6713331B2 (en) | Semiconductor device manufacturing using one element separation film | |
| US6025239A (en) | Method for fabricating an electrostatic discharge device | |
| JP3063051B2 (ja) | 半導体装置の製造方法 | |
| JPH11284178A (ja) | 絶縁ゲートトランジスタ及びその製造方法並びに半導体集積回路装置 | |
| JPH10189951A (ja) | 半導体装置の製造方法 | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| JP2849199B2 (ja) | 半導体装置の製造方法 | |
| JPH06224216A (ja) | トランジスター及びその製造方法 | |
| JP2924947B2 (ja) | 半導体装置の製造方法 | |
| JPH0234936A (ja) | 半導体装置およびその製造方法 | |
| JP2000068499A (ja) | 半導体装置とその製造方法 | |
| JPH0243339B2 (ja) | ||
| KR100334968B1 (ko) | 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법 | |
| JPH0443649A (ja) | 半導体装置及びその製造方法 | |
| JPH08186252A (ja) | 半導体装置 | |
| JPS6057971A (ja) | 半導体装置の製造方法 | |
| KR100487503B1 (ko) | 반도체장치및그의제조방법 | |
| JPH0638428B2 (ja) | 半導体装置の製造方法 | |
| JPH07161985A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080512 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 13 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |